KR100299522B1 - 고속 센스 증폭기 - Google Patents

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Abstract

본 발명은 반도체 메모리 소자에 있어서 고전압 상태 및 저전압 상태에서 고속 동작이 가능한 고속 센스 증폭기에 관한 것이다.
본 발명은 전류 미러형 차동 증폭기와 NMOS 크로스 커플형 차동 증폭기를 병렬로 연결함으로써, 전원 전압이 기준 전압 이상인 고전압 상태와 전원 전압이 기준 전압 이하인 저전압 상태에서 모두 고속 동작이 가능한 센스 증폭기에 있어서, 입력되는 비트 신호를 감지 증폭하는 1차 증폭부; 제 1 감지 증폭기 인에이블 신호가 로우일 때 상기 1차 증폭부의 출력 신호를 등가화 시키는 등가화 수단; 고전압 상태에서 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 고전압 감지 증폭부와 저전압 상태일 때 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 저전압 감지 증폭부가 병렬로 연결된 2차 증폭부; 고전압 상태에서는 상기 고전압 감지 증폭부의 출력 신호를 제공하는 제 1 출력 수단과, 저전압 상태에서는 상기 저전압 감지 증폭부의 출력 신호를 제공하는 제 2 출력 수단으로 이루어진 출력부; 전원 전압 상태 신호를 발생하는 전압 발생부; 및, 상기 전압 발생부에서 발생되는 신호와 제 1 감지 증폭기 인에이블 신호를 이용하여 상기 저전압 감지 증폭부의 출력을 제어하는 저전압 출력 제어부를 포함한다.

Description

고속 센스 증폭기{High-Speed sense amplifier}
본 발명은 반도체 메모리 소자에 관한 것으로서, 전류 미러형 차동 증폭기와 NMOS 크로스 커플형 차동 증폭기를 병렬로 연결함으로써, 전원 전압이 기준 전압 이상인 고전압 상태와 전원 전압이 기준 전압 이하인 저전압 상태에서 모두 고속 동작이 가능한 센스 증폭기에 관한 것이다.
일반적으로 입력 전압의 크기에 따라 출력되는 전압을 증폭하기 위한 전류 미러형(Current Mirror Type) 센스 증폭기는 차동 증폭기(Differential Amplifier)로 구성되는데, 상기의 차동 증폭기는 PMOS 트랜지스터(P-channel Metal Oxide Semiconductor Transistor)와 NMOS 트랜지스터(N-channel Metal Oxide Semiconductor Transistor)로 이루어진다.
도 1은 종래의 전류 미러형 차동 증폭기를 도시한 것이다. 종래의 전류 미러형 차동 증폭기는 소오스(Source)에 전원(Vcc)이 각각 연결된 전류 미러형 제 1 및 제 2 PMOS 트랜지스터(P1, P2)와, 드레인(Drain)이 상기 제 1 및 제 2 PMOS 트랜지스터(P1, P2)의 드레인과 각각 연결된 제 1 및 제 2 NMOS 트랜지스터(N1, N2)로 이루어진다.
상기에서 제 1 PMOS 트랜지스터(P1)의 드레인과 제 2 PMOS 트랜지스터(P2)의 드레인에는 크기가 같은 전류가 흐르게 되어, 제 1 및 제 2 NMOS 트랜지스터(N1, N2)의 소오스가 연결된 제 1 노드(n1)에는 일정한 전류의 정전류(ConstantCurrent: I)가 흐르게 된다.
그리고, 제 1 NMOS 트랜지스터(N1)와 제 2 NMOS 트랜지스터(N2)의 게이트에 인가되는 전압차(Vd)에 의해 출력 전압(Vout)이 정해지는데, 이 때는 입력 전압(Vd)과 제 2 PMOS 트랜지스터(P2)의 출력 저항(rp2) 및 제 2 NMOS 트랜지스터(N2)의 출력 저항(rn2)에 비례하여 출력 전압(Vout)이 나타나게 된다.
상기와 같은 전류 미러형 차동 증폭기를 구성 요소로 하는 종래의 전류 미러형 센스 증폭기를 도 2에 도시하였다. 도 2를 참조하면, 종래의 전류 미러형 센스 증폭기는 입력되는 비트 신호(b1b, b1)를 감지 증폭하는 1차 증폭부(100); 제 1 감지 증폭기 인에이블 신호(pse1)가 로우일 때 상기 1차 증폭부(100)의 출력 신호(sa1ob, sa1o)를 등가화 시키는 등가화 수단(30); 상기 1차 증폭부(100)에서 감지 증폭된 1차 증폭 신호(sa1ob, sa1o)를 다시 감지 증폭하는 2차 증폭부(200); 상기 2차 증폭부(200)에서 감지 증폭된 2차 증폭 신호(sa2ob, sa2o)를 출력하는 출력부(40)를 포함한다.
상기 1차 증폭부(100)는 비트 바 신호(b1b)와 비트 신호(b1)를 감지 증폭하기 위한 제 1 전류 미러형 감지 증폭부(10) 및 제 2 전류 미러형 감지 증폭부(20)를 포함한다. 상기 제 1 전류 미러형 감지 증폭부(10)는 비트 바 신호(b1b)와 비트 신호(b1)를 입력으로 하여 1 쌍의 1차 증폭 신호(sa1ob, sa1o) 중에서 반전 신호(sa1ob)를 출력하고, 제 2 전류 미러형 감지 증폭부(20)는 비트 신호(b1)와 비트 바 신호(b1b)를 입력으로 하여 1 쌍의 1차 증폭 신호(sa1ob, sa1o) 중에서 비반전 신호(sa1o)를 출력하는데, 상기 제 1 및 제 2 전류 미러형 감지 증폭부(10, 20)의 구성 및 동작은 도 1에 도시된 전류 미러형 차동 증폭기의 구성 및 동작과 동일하다.
다만, 상기 제 1 전류 미러형 감지 증폭부(10)에서 NMOS 트랜지스터(N1, N2)의 소오스는 제 3 NMOS 트랜지스터(N3)를 통하여 접지 전원이 연결되고, 제 2 전류 미러형 감지 증폭부(20)에서 NMOS 트랜지스터(N4, N5)의 소오스는 제 6 NMOS 트랜지스터(N6)를 통하여 접지 전원이 연결된다. 제 1 감지 증폭기 인에이블 신호(pse1)가 상기 제 3 및 제 6 NMOS 트랜지스터(N3, N6)의 게이트에 인가되어 상기 제 1 감지 증폭기 인에이블 신호(pse1)가 하이 상태로 인가되는 경우에만 감지 증폭 동작을 수행하게 된다.
상기 등가화 수단(30)은 상기 제 1 전류 미러형 감지 증폭부(10)의 출력 신호(sa10b)와 제 2 전류 미러형 감지 증폭부(20)의 출력 신호(sa1o)가 PMOS 트랜지스터(P7)를 통하여 연결되고, 소오스에 전원이 인가되는 PMOS 트랜지스터(P5, P6)가 상기 출력 신호(sa1ob, sa1o)에 각각 연결되는데, 상기 제 5 내지 제 7 PMOS 트랜지스터(P5, P6, P7)의 게이트에는 제 1 감지 증폭기 인에이블 신호(pse1)가 인가된다. 상기에서, 제 1 감지 증폭기 인에이블 신호(pse1)가 하이(High) 상태로 인가될 때는 상기 제 5 내지 제 7 PMOS 트랜지스터(P5, P6, P7)가 턴-오프(Turn-Off)되어 제 1 및 제 2 전류 미러형 감지 증폭부(10, 20)의 출력 신호인 1차 증폭 신호(sa1ob, sa1o)를 정상적으로 2차 증폭부(200)로 전달한다. 반면에, 제 1 감지 증폭기 인에이블 신호(pse1)가 로우(Low) 상태로 인가될 때는 상기 제 5 내지 제 7 PMOS 트랜지스터(P5, P6, P7)가 턴-온(Turn-On)되어 상기 1차 증폭 신호(sa1ob,sa1o)를 등가화(Equalize)시킴으로써 2차 증폭부(200)는 감지 증폭 동작을 수행하지 않게 된다.
상기 2차 증폭부(200)는 1차 증폭부(100)에서 감지 증폭된 신호(sa1ob, sa1o)를 입력 신호로 하여 2차 증폭 신호(sa2ob)를 발생하는 부분으로 구성 및 동작은 도 1에 도시된 상기 전류 미러형 차동 증폭기 구성 및 동작과 동일하다. 다만, NMOS 트랜지스터(N7, N8)의 소오스는 제 2 감지 증폭기 인에이블 신호(pse2)를 게이트의 입력으로 하는 NMOS 트랜지스터(N9)를 통하여 접지 전원에 연결된다. 따라서, 상기 제 2 감지 증폭기 인에이블 신호(pse2)가 하이 상태로 인가되는 경우에만 감지 증폭 동작을 수행하게 된다.
상기 출력부(40)는 2차 증폭부(200)의 출력 신호(sa2ob)를 그대로 출력하는 단자와 상기 출력 신호(sa2ob)를 반전시켜서 출력하기 위한 인버터(IN1)로 구성된다.
제 1 감지 증폭기 인에이블 신호(pse1)가 하이 상태로 인가되면, 상기 등가화 수단(30)는 PMOS 트랜지스터(P5, P6, P7)가 모두 턴-오프 되어 있고, 상기 1차 증폭부(100)는 입력 신호(b1b, b1)를 1차로 감지 증폭한 신호(sa1ob, sa1o)를 출력한다. 2차 증폭부(200)는 상기 1차 증폭 신호(sa1ob, sa1b)를 다시 감지 증폭한 2차 증폭 신호(sa2ob)를 발생하여 출력부(40)에서는 상기 2차 증폭 신호(sa2ob)와 반전된 2차 증폭 신호(sa2o)를 출력한다.
그러나, 종래의 전류 미러형 센스 증폭기에 있어서, 전원 전압이 기준 전압이하인 저전압 상태로 인가되면 상기 전류 미러형 센스 증폭기는 입력 신호의 변화에 따라 출력 신호가 제대로 따라가지 못하고 동작 속도가 저하되는 단점이 있다.
본 발명은 상기한 바와 같은 문제점을 해결하기 위한 것으로써, 전류 미러형 차동 증폭기와 NMOS 크로스 커플(Cross Couple)형 차동 증폭기를 병렬로 연결함으로써, 전원 전압이 기준 전압 이상인 고전압 상태와 전원 전압이 기준 전압 이하인 저전압 상태에서 모두 고속 동작이 가능한 고속 센스 증폭기를 제공하는 것을 그 목적으로 한다.
도 1은 종래의 전류 미러형 차동 증폭기 회로도,
도 2는 종래의 전류 미러형 센스 증폭기 회로도,
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 고속 센스 증폭기,
도 4는 전원 전압이 1.3 볼트의 저전압 상태일 때, 종래의 센스 증폭기에 있어서 입력 신호의 변화에 대한 출력 신호의 시뮬레이션 결과를 도시한 도면,
도 5는 전원 전압이 1.3 볼트의 저전압 상태일 때, 본 발명의 고속 센스 증폭기에 있어서 입력 신호의 변화에 대한 출력 신호의 시뮬레이션 결과를 도시한 도면,
(도면의 주요 부분에 대한 부호의 명칭)
300, 400: 증폭부 500: 출력부
10, 20: 전류 미러형 감지 증폭부 30: 등가화 수단
50: 저전압 감지 증폭부 60: 고전압 감지 증폭부
80: 전압 발생부 90: 저전압 출력 제어부
P1, ... , P11: PMOS 트랜지스터 N1, ... , N15: NMOS 트랜지스터
T1, T2: 전달 게이트 NA: NAND 게이트
NOR: NOR 게이트 IN1, IN2: 인버터
상기한 본 발명의 목적을 달성하기 위하여, 본 발명은 전류 미러형 차동 증폭기와 NMOS 크로스 커플형 차동 증폭기를 병렬로 연결함으로써, 전원 전압이 기준 전압 이상인 고전압 상태와 전원 전압이 기준 전압 이하인 저전압 상태에서 모두 고속 동작이 가능한 센스 증폭기에 있어서, 입력되는 비트 신호를 감지 증폭하는 1차 증폭부; 제 1 감지 증폭기 인에이블 신호가 로우일 때 상기 1차 증폭부의 출력 신호를 등가화 시키는 등가화 수단; 고전압 상태에서 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 고전압 감지 증폭부와 저전압 상태일 때 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 저전압 감지 증폭부가 병렬로 연결된 2차 증폭부; 고전압 상태일 때는 상기 고전압 감지 증폭부의 출력 신호를 제공하는 제 1 출력 수단과, 저전압 상태일 때는 상기 저전압 감지 증폭부의 출력 신호를 제공하는 제 2 출력 수단으로 이루어진 출력부; 전원 전압 상태 신호를 발생하는 전압 발생부; 및, 상기 전압 발생부에서 발생되는 신호와 제 1 감지 증폭기 인에이블 신호를이용하여 상기 저전압 감지 증폭부의 출력을 제어하는 저전압 출력 제어부로 이루어지는 것을 특징으로 한다.
상기 2차 증폭부의 고전압 감지 증폭부는 전류 미러형 차동 증폭기로 이루어지는 것을 특징으로 한다.
상기 2차 증폭부의 저전압 감지 증폭부는 NMOS 크로스 커플형 차동 증폭기로 이루어지는 것을 특징으로 한다.
상기 제 2 출력 수단은 제 1 및 제 2 전달 게이트(Transmission Gate)로 구성되어 전원 전압이 기준 전압 이하인 저전압 상태에서 상기 제 1 및 제 2 전달 게이트를 턴-온시켜서 저전압 감지 증폭부의 출력 신호를 제공하는 것을 특징으로 한다.
상기 전압 발생부는 전원 전압이 기준 전압 이상인 고전압 상태에서는 로우 상태의 신호를 출력하고, 전원 전압이 기준 전압 이하인 저전압 상태에서는 하이 상태의 신호를 출력하는 것을 특징으로 한다.
상기 저전압 출력 제어부는 전압 발생부에서 제공되는 신호와 제 1 감지 증폭기 인에이블 신호를 입력으로 하여, 전원 전압이 기준 전압 이하인 저전압 상태일 때만 상기 제 2 출력 수단의 전달 게이트를 턴-온시키기 위한 신호를 제공하는 것을 특징으로 한다.
이하, 첨부한 도면에 의거하여 본 발명의 바람직한 실시예를 자세히 설명하도록 한다.
도 3은 본 발명의 실시예에 따른 반도체 메모리 소자의 센스 증폭기를 도시한 것이다. 도 3을 참조하면, 본 발명의 실시예에 따른 고속 센스 증폭기는 입력되는 비트 신호(b1b, b1)를 감지 증폭하는 1차 증폭부(300); 제 1 감지 증폭기 인에이블 신호(pse1)가 로우일 때 상기 1차 증폭부(300)의 출력 신호를 등가화시키는 등가화 수단(30); 고전압 상태에서 상기 1차 증폭 신호(sb1ob, sb1o)를 고속으로 감지 증폭하기 위한 고전압 감지 증폭부(60)와 저전압 상태일 때 상기 1차 증폭 신호(sb1ob, sb1o)를 고속으로 감지 증폭하기 위한 저전압 감지 증폭부(50)가 병렬로 연결된 2차 증폭부(400); 고전압 상태일 때는 상기 고전압 감지 증폭부(60)의 출력 신호(sb2ob, sb2o)를 제공하는 제 1 출력 수단(40)과, 저전압 상태일 때는 상기 저전압 감지 증폭부(50)의 출력 신호(sb2ob, sb2o)를 제공하는 제 2 출력 수단(70)으로 이루어진 출력부(500); 전원 전압 상태 신호(Vg_out)를 발생하는 전압 발생부(80); 및, 상기 전압 발생부(80)에서 발생되는 신호(Vg_out)와 제 1 감지 증폭기 인에이블 신호(pse1, pse1b)를 이용하여 상기 저전압 감지 증폭부(50)의 출력을 제어하는 저전압 출력 제어부(90)로 이루어지는 것을 특징으로 한다.
상기 1차 증폭부(300)와 등가화 수단(30)의 구성 및 동작은 도 2에서 도시된 종래의 전류 미러형 센스 증폭기의 1차 증폭부(100)와 등가화 수단(30)의 구성 및 동작과 동일하다.
상기 고전압 감지 증폭부(60)는 1차 증폭부(300)에서 감지 증폭된 신호(sb1ob, sb1o)를 입력 신호로 하여 2차 증폭 신호(sb2ob)를 발생하는 부분으로 구성 및 동작은 도 1에서 도시된 전류 미러형 차동 증폭기 구성 및 동작과 동일하다. 다만, NMOS 트랜지스터(N7, N8)의 소오스는 제 2 감지 증폭기 인에이블신호(pse2)를 게이트의 입력으로 하는 NMOS 트랜지스터(N9)를 통하여 접지 전원에 연결된다. 따라서, 상기 제 2 감지 증폭기 인에이블 신호(pse2)가 하이 상태로 인가되는 경우에만 감지 증폭 동작을 수행하게 된다.
상기 저전압 감지 증폭부(50)는 도 1에서 도시된 차동 증폭기의 PMOS 트랜지스터(P1, P2)를 NMOS 트랜지스터(N10, N11)로 대체한 형태로서, 상기 NMOS 트랜지스터(N10, N11)의 게이트가 각각 마주보고 있는 NMOS 트랜지스터(N11, N10)의 드레인으로 연결되고 동작을 제어하기 위한 NMOS 트랜지스터(N14)의 게이트에는 제 2 감지 증폭기 인에이블 신호(pse2)가 인가된다. 이 때, 제 2 감지 증폭기 인에이블 신호(pse2)가 하이의 상태인 경우에만, 1차 증폭부(300)의 출력 신호(sb1ob, sb1o)를 감지 증폭하게 된다.
상기 제 1 출력 수단(40)은 고전압 감지 증폭부(60)의 출력 신호(sb2ob)를 반전시키기 위한 인버터(INV1)를 포함하고, 상기 고전압 감지 증폭부(60)의 출력 신호(sb2ob)와 상기 출력 신호(sb2ob)를 반전시킨 신호(sb2o)를 제공한다.
상기 제 2 출력 수단(70)은 제 1 및 제 2 전달 게이트(T1, T2)로 이루어져서 전원 전압이 기준 전압 이하인 저전압 상태에서만 상기 저전압 감지 증폭부(50)의 출력 신호(net4, net3)를 전달한다. 상기 제 2 출력 수단(70)은 PMOS 트랜지스터(P10, P11)와 NMOS 트랜지스터(N14, N15)가 각각 병렬로 연결된 제 1 및 제 2 전달 게이트(T1, T2)가 직렬로 연결되어 있는데, 상기 제 1 및 제 2 전달 게이트(T1, T2)의 PMOS 트랜지스터(P10, P11)의 게이트가 서로 연결되고, 제 1 및 제 2 전달 게이트(T1, T2)의 NMOS 트랜지스터(N14, N15)의 게이트가 서로 연결되어 있다. 상기 제 1 전달 게이트(T1)는 저전압 감지 증폭부(50)의 제 10 NMOS 트랜지스터(N10)의 출력 신호(net4)를 2차 증폭부(400)의 출력 신호(sb2ob)로서 전달하고, 제 2 전달 게이트(T2)는 저전압 감지 증폭부(50)의 제 11 NMOS 트랜지스터(N11)의 출력 신호(net3)를 2차 증폭부(400)의 출력 신호(sb2o)로서 전달한다.
이 때, 상기 제 1 출력 수단(40)에서 제공되는 출력 신호(sb2ob, sb2o)와 제 2 출력 수단(70)에서 제공되는 출력 신호(sb2ob, sb2o)는 연결되어 있다.
상기 전압 발생부(80)는 전원 전압을 감지하여 상기 전원 전압이 기준 전압 이상일 때는 로우의 신호를 내보내고, 전원 전압이 기준 전압 이하일 때는 하이의 신호를 저전압 출력 제어부(90)로 제공한다.
상기 저전압 출력 제어부(90)는 전압 발생부(80)의 출력 신호(Vg_out) 및 제 1 감지 증폭기 인에이블 신호(pse1)을 입력으로 하는 NAND 게이트(NA)와 전압 발생부(80) 출력 신호(Vg_out)가 인버터(IN2)를 통해 반전된 신호(Vg_outb) 및 제 1 감지 증폭기 인에이블 신호(pse1)의 반전 신호(pse1b)를 입력으로 하는 NOR 게이트(NOR)로 이루어진다. 상기 NAND 게이트(NA)의 출력 신호(net1)는 상기 제 2 출력 수단(70)의 PMOS 트랜지스터(P10, 11)의 게이트에 인가되고, NOR 게이트(NOR)의 출력 신호(net2)는 상기 제 2 출력 수단(70)의 NMOS 트랜지스터(N14, N15)의 게이트에 인가된다. 저전압 출력 제어부(90)는 제 1 감지 증폭기 인에이블 신호(pse1)가 하이 상태인 동작 상태에서 전원 전압이 기준 전압 이하(Vg_out이 하이)인 경우에만 상기 출력 신호(net1, net2)가 각각 로우와 하이가 되어 상기 제 1 및 제 2 전달 게이트(T1, T2)를 턴-온시키게 된다.
본 발명의 고속 센스 증폭기는 제 1 감지 증폭기 인에이블 신호(pse1)가 하이 상태로 인가되는 동안에는 상기 등가와 수단(30)의 PMOS 트랜지스터(P5, P6, P7)가 모두 턴-온되어 상기 1차 증폭부(300)는 입력 신호(b1b, b1)의 감지 증폭 동작을 정상적으로 수행하고, 제 2 감지 증폭기 인에이블 신호(pse2)가 하이 상태로 인가되는 동안에는 상기 2차 증폭부(400)가 1차 증폭 신호(sb1ob, sb1o)의 감지 증폭 동작을 정상적으로 수행한다. 상기와 같이 1차 및 2차 증폭부(300, 400)가 정상적으로 동작되는 경우에 있어서, 전원 전압이 기준 전압 이상인 고전압 상태로 되면, 전압 발생부(80)에서는 출력 신호(Vg_out)가 로우 상태가 되고, 저전압 출력 제어부(90)에서는 출력 신호(net1, net2)가 각각 하이와 로우 상태가 되어 제 2 출력 수단(70)의 제 1 및 제 2 전달 게이트(T1, T2)를 턴-오프시킨다. 따라서, 저전압 감지 증폭부(50)의 출력 신호(net3, net4)는 차단되고, 고전압 감지 증폭부(60)의 출력 신호(sb2ob)가 제 1 출력 수단(40)을 통하여 출력된다.
한편, 1차 및 2차 증폭부(300, 400)가 정상적으로 증폭 동작을 수행하고 있는 경우에 있어서, 전원 전압이 기준 전압 이하인 저전압 상태로 되면, 전압 발생부(80)에서는 출력 신호(Vg_out)가 하이 상태로 되고, 저전압 출력 제어부(90)의 출력 신호(net1, net2)는 로우와 하이 상태가 되어 제 2 출력 수단(70)의 제 1 및 제 2 전달 게이트(T1, T2)를 턴-온시킨다. 결국, 제 2 출력 수단(70)은 저전압 상태에서 고속 동작이 이루어지는 저전압 감지 증폭부(50)의 출력 신호(net3, net4)를 출력부(500)를 통하여 출력하게 된다.
상기와 같이 전원 전압이 기준 전압 이상인 고전압 상태에서는 고전압 상태에서 고속 동작이 가능한 전류 미러형 차동 증폭기로 이루어진 고전압 감지 증폭부(60)의 출력 신호가 출력되고, 전원 전압이 기준 전압 이하인 저전압 상태에서는 저전압 상태에서 고속 동작이 가능한 NMOS 크로스 커플형 차동 증폭기로 이루어진 저전압 감지 증폭부(50)의 출력 신호가 출력됨으로써, 고전압과 저전압 상태에서 모두 고속 동작이 가능하다.
그러나, 제 1 감지 증폭기 인에이블 신호(pse1)가 로우 상태로 인가되는 경우에 1차 증폭부(300)의 제 1 및 제 2 전류 미러형 감지 증폭부(10, 20)는 각각 증폭 동작을 수행하지 않고, 등가화 수단(30)은 1차 증폭부(300)의 출력 신호(sb1ob, sb1o)를 서로 연결하여 등가시키게 되어서, 1차 증폭이 이루어지지 않는다. 그리고, 제 2 감지 증폭기 인에이블 신호(pse2)가 로우 상태로 인가되는 경우에, 2차 증폭부(400)의 고전압 감지 증폭부(60)와 저전압 감지 증폭부(50)는 증폭 동작을 수행하지 않게 된다.
상기에서 설명한 본 발명에 따른 효과를 알아보기 위해, 입력되는 비트 신호(b1b, b1)가 기준 전압 1.5 볼트 이하일 때, 종래의 센스 증폭기와 본 발명에 따른 고속 센스 증폭기의 시뮬레이션 결과를 도 4와 도 5에 도시하였다.
도 4는 비트 신호(b1)가 1.3 볼트이고 비트 바 신호(b1b)가 상기 비트 신호(b1)와 20mV 정도의 작은 차이를 갖는 신호로 인가될 때, 종래의 센스 증폭기에 있어서의 출력 신호의 변화를 도시한 것이다.
도 5는 상기의 도 4와 동일한 조건에서, 본 발명에 따른 고속 센스 증폭기에 있어서의 출력 신호의 변화를 도시한 것이다.
도 4를 참조하면, 전원 전압이 1.3 볼트의 저전압 상태에서 제 1 감지 증폭기 인에이블 신호(pse1)가 46ns 순간에 로우에서 하이의 상태로 천이하고, 제 2 감지 증폭기 인에이블 신호(pse2)가 48ns의 순간에 로우에서 하이의 상태로 천이하는 경우에, 2차 증폭부(200)의 출력 신호(sa2ob)는 90ns의 순간에 출력되고, 인버터(IN1)를 통한 출력 신호(sa2o)는 82ns의 순간에 출력되는 것을 알 수 있다.
반면에, 본 발명에 따른 고속 센스 증폭기에 있어서 상기와 동일한 조건에서 제 1 및 제 2 감지 증폭기 인에이블 신호(pse1, pse2)가 인가되면, 제 2 출력 수단(70)을 통과한 저전압 감지 증폭부(50)의 출력 신호(sb2ob, sb2o)는 각각 49ns의 순간과 53ns의 순간에 출력됨을 알 수 있다.
이상에서 자세히 설명된 바와 같이, 본 발명의 고속 센스 증폭기에 따르면, 전원 전압이 기준 전압 이상일 때는 종래의 전류 미러형 차동 증폭기가 동작하지만, 전원 전압이 기준 전압 이하의 저전압 상태에서는 NMOS 크로스 커플형 차동 증폭기가 동작되어 저전압 상태에서도 전압 이득이 감소하지 않고, 고속의 동작이 가능하다.
또한, 본 발명은 8 개의 센스 증폭기를 포함하는 하나의 메모리 셀에 전압 발생부와 저전압 출력 제어부를 하나 씩만 설치하여도 상기의 메모리 셀을 제어할 수 있기 때문에 회로 제작시 면적을 크게 차지하지 않고도 상기의 효과를 얻을 수 있다.
이하, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (11)

  1. 전류 미러형 차동 증폭기와 NMOS 크로스 커플형 차동 증폭기를 병렬로 연결함으로써, 전원 전압이 기준 전압 이상인 고전압 상태와 전원 전압이 기준 전압 이하인 저전압 상태에서 모두 고속 동작이 가능한 센스 증폭기에 있어서,
    입력되는 비트 신호를 감지 증폭하는 1차 증폭부;
    제 1 감지 증폭기 인에이블 신호가 로우일 때 상기 1차 증폭부의 출력 신호를 등가화 시키는 등가화 수단;
    고전압 상태에서 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 고전압 감지 증폭부와 저전압 상태일 때 상기 1차 증폭 신호를 고속으로 감지 증폭하기 위한 저전압 감지 증폭부가 병렬로 연결된 2차 증폭부;
    고전압 상태에서 상기 고전압 감지 증폭부의 출력 신호를 출력하기 위한 제 1 출력 수단과, 저전압 상태에서 상기 저전압 감지 증폭부의 출력 신호를 출력하기 위한 제 2 출력 수단으로 이루어진 출력부;
    전원 전압 상태 신호를 발생하는 전압 발생부; 및,
    상기 전압 발생부에서 발생되는 신호와 제 1 감지 증폭기 인에이블 신호를 이용하여 상기 저전압 감지 증폭부의 출력을 제어하는 저전압 출력 제어부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  2. 제 1 항에 있어서, 상기 1차 증폭부는
    비트 바 신호와 비트 신호를 감지 증폭하기 위한 제 1 전류 미러형 감지 증폭부와 제 2 전류 미러형 감지 증폭부를 포함하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  3. 제 2 항에 있어서, 제 1 전류 미러형 감지 증폭부는
    소오스에 전원이 각각 연결되고 게이트가 서로 연결된 전류 미러형 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 및 제 2 PMOS 트랜지스터와 드레인끼리 서로 연결된 제 1 및 제 2 NMOS 트랜지스터와;
    상기 NMOS 트랜지스터의 소오스에 드레인이 연결된 제 3 NMOS 트랜지스터로 이루어져서,
    상기 제 3 NMOS 트랜지스터의 게이트에는 제 1 감지 증폭기 인에이블 신호가 인가되고, 소오스에는 접지 전원이 연결되며,
    제 1 NMOS 트랜지스터의 게이트와 제 2 NMOS 트랜지스터의 게이트에 비트 바 신호와 비트 신호를 각각 입력받아 이를 감지 증폭하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  4. 제 2 항에 있어서, 제 2 전류 미러형 감지 증폭부는
    소오스에 전원이 각각 연결되고 게이트가 서로 연결된 전류 미러형 제 1 및 제 2 PMOS 트랜지스터와;
    상기 제 1 및 제 2 PMOS 트랜지스터와 드레인끼리 서로 연결된 제 1 및 제 2 NMOS 트랜지스터와;
    상기 NMOS 트랜지스터의 소오스에 드레인이 연결된 제 3 NMOS 트랜지스터로 이루어져서,
    상기 제 3 NMOS 트랜지스터의 게이트에는 제 1 감지 증폭기 인에이블 신호가 인가되고, 소오스에는 접지 전원이 연결되며,
    제 1 NMOS 트랜지스터의 게이트와 제 2 NMOS 트랜지스터의 게이트에 비트 신호와 비트 바 신호를 각각 입력받아 이를 감지 증폭하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  5. 제 1 항에 있어서, 상기 등가화 수단는
    상기 제 1 전류 미러형 감지 증폭부의 출력 신호와 제 2 전류 미러형 감지 증폭부의 출력 신호가 제 1 PMOS 트랜지스터를 통하여 연결되고;
    소오스에 전원이 인가되는 제 2 및 제 3 PMOS 트랜지스터가 상기 제 1 및 제 2 전류 미러형 감지 증폭부의 출력 신호에 각각 연결되며;
    상기 제 1 내지 제 3 PMOS 트랜지스터의 게이트에는 제 1 감지 증폭기 인에이블 신호가 인가되는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기
  6. 제 1 항에 있어서, 2차 증폭부의 고전압 감지 증폭부는
    소오스에 전원이 각각 연결되고 게이트가 서로 연결된 전류 미러형 제 1 및제 2 PMOS 트랜지스터와;
    상기 제 1 및 제 2 PMOS 트랜지스터와 드레인끼리 서로 연결된 제 1 및 제 2 NMOS 트랜지스터와;
    상기 제 1 및 제 2 NMOS 트랜지스터의 소오스에 드레인이 연결된 제 3 NMOS 트랜지스터로 이루어져서,
    상기 제 3 NMOS 트랜지스터의 게이트에는 제 2 감지 증폭기 인에이블 신호가 인가되고, 소오스에는 접지 전원이 연결되며,
    제 1 NMOS 트랜지스터의 게이트와 제 2 NMOS 트랜지스터의 게이트에 제 1 전류 미러형 감지 증폭부의 출력 신호와 제 2 전류 미러형 감지 증폭부의 신호를 각각 입력받아 이를 감지 증폭하는 전류 미러형 차동 증폭기인 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  7. 제 1 항에 있어서, 상기 2차 증폭부의 저전압 감지 증폭부는
    소오스에 전원이 각각 연결되고 게이트가 크로스 형태로 마주하는 NMOS 트랜지스터의 드레인으로 연결된 크로스 커플형 제 1 및 제 2 NMOS 트랜지스터와;
    상기 제 1 및 제 2 NMOS 트랜지스터와 드레인끼리 서로 연결된 제 3 및 제 4 NMOS 트랜지스터와;
    상기 제 3 및 제 4 NMOS 트랜지스터의 소오스에 드레인이 연결된 제 5 NMOS 트랜지스터로 이루어져서,
    상기 제 5 NMOS 트랜지스터의 게이트에는 제 2 감지 증폭기 인에이블 신호가인가되고, 소오스에는 접지 전원이 연결되며,
    제 3 NMOS 트랜지스터의 게이트와 제 4 NMOS 트랜지스터의 게이트에 제 2 전류 미러형 감지 증폭부의 출력 신호와 제 1 전류 미러형 감지 증폭부의 신호를 각각 입력받아 이를 감지 증폭하는 NMOS 크로스 커플형 차동 증폭기인 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  8. 제 1 항에 있어서, 상기 제 1 출력 수단은
    상기 고전압 감지 증폭부의 출력 신호와;
    상기 출력 신호가 인버터를 통해 반전된 신호를 출력하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  9. 제 1 항에 있어서, 상기 제 2 출력 수단은
    제 1 PMOS 트랜지스터 및 제 1 NMOS 트랜지스터가 병렬로 연결된 제 1 전달 게이트와 제 2 PMOS 트랜지스터 및 제 2 NMOS 트랜지스터가 병렬로 연결된 제 2 전달 게이트가 직렬로 연결되어서;
    상기 제 1 및 제 2 전달 게이트의 PMOS 트랜지스터 게이트끼리 서로 연결되고, 제 1 및 제 2 전달 게이트의 NMOS 트랜지스터 게이트끼리 서로 연결되며,
    상기 저전압 감지 증폭부의 출력 신호를 상기 제 1 및 제 2 전달 게이트를 통하여 전달하는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  10. 제 1 항에 있어서, 상기 전압 발생부는
    전원 전압을 감지하여 상기 전원 전압이 기준 전압 이상일 때는 로우의 출력 신호가 저전압 출력 제어부로 제공되고, 전원 전압이 기준 전압 이하일 때는 하이의 출력 신호가 저전압 출력 제어부로 제공되는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
  11. 제 1 항에 있어서, 상기 저전압 출력 제어부는
    상기 전압 발생부의 출력 신호 및 제 1 감지 증폭기 인에이블 신호를 입력으로 하는 NAND 게이트와;
    전압 발생부 출력 신호가 반전된 신호 및 제 1 감지 증폭기 인에이블 신호가 반전된 신호를 입력으로 하는 NOR 게이트로 이루어져서,
    상기 NAND 게이트의 출력 신호는 상기 제 2 출력 수단의 PMOS 트랜지스터의 게이트에 인가되고,
    NOR 게이트의 출력 신호는 상기 제 2 출력 수단의 NMOS 트랜지스터의 게이트에 인가되는 것을 특징으로 하는 반도체 메모리 소자의 고속 센스 증폭기.
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