KR200209387Y1 - 반도체 메모리 소자의 데이타 센싱 증폭기 회로 - Google Patents
반도체 메모리 소자의 데이타 센싱 증폭기 회로 Download PDFInfo
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Abstract
본 고안은 반도체 메모리 소자의 데이타 센싱 증폭기 회로에 관한 것으로, 입력단을 래칭형식이 되도록 구성함으로써, 입력신호를 1단계로 증폭시켜 전체적인 증폭 스피드를 개선하기 위하여, 모스 트랜지스터로 이루어진 입력단; 복수개의 모스 트랜지스터로 이루어진 차동증폭기인 제1, 제2 증폭수단을 구비하는 반도체 메모리 소자의 데이타 센싱 증폭기에 있어서, 제1 데이타 전송 라인에 입력단을 구성하는 제1 입력단 피모스 트랜지스터의 드레인 단자와 입력단을 구성하는 제2 입력단 피모스 트랜지스터의 게이트 단자가 연결되고, 제2 데이타 전송 라인에 제2 입력단 피모스 트랜지스터의 드레인 단자와 제1 입력단 피모스 트랜지스터의 게이트 단자가 연결되며, 공급전원(Vcc)이 입력단을 구성하는 제1, 제2 입력단 피모스 트랜지스터의 소오스단에 연결되어, 입력값을 래치할 수 있도록 한 입력단을 포함하여 구성된다.
Description
제1도는 종래의 반도체 메모리 소자의 데이타 센싱 증폭기의 회로도.
제2도는 본 발명의 반도체 메모리 소자의 데이타 센싱 증폭기의 회로도.
제3도는 종래 및 본 고안의 반도체 메모리 소자의 데이타 센싱 증폭기 회로의 입력단 신호 파형도.
제4도는 종래 및 본 고안의 반도체 메모리 소자의 데이타 센싱 증폭기 회로의 입력단 신호 파형도.
본 고안은 반도체 메모리 소자의 데이타 센싱 증폭기 회로에 관한 것으로, 특히 데이타 전송 라인을 통해 전달되는 데이타를 효율적으로 증폭함으로써 회로의 스피드를 개선하기에 적당하도록 한 입력 래칭 방식의 반도체 메모리 소자의 데이타 센싱 증폭기 회로에 관한 것이다.
제1도는 단순 전류 전달 방식 입력단의 데이타 센싱 증폭기의 회로도이다.
그 구조는 제1도와 같이, 대기 상태시, 필요없는 전류 소모가 발생하지 않도록 형성한 스위칭용 트랜지스터로서, 소오스단이 공급전압(Vcc)에 연결되고, 게이트단이 신호 DBENIB에 공통연결된 피모스 트랜지스터 MP1, MP2가 있고, 입력단 트랜지스터로서 두 피모스 트랜지스터 MP1, MP2의 드레인단에 소오스단이 연결되고, 드레인단과 게이트단이 공통으로 각각 데이타 전송라인 DBLINEA, DBLINEB에 연결된 피모스 트랜지스터 MP3, MP8과,
데이타 전송 라인 DBLINE A에 게이트단이 피모스 트랜지스터 MP3의 게이트단과 공통연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터 MP4와, 데이타 전송 라인 DBLINE B에 게이트단이 피모스 트랜지스터 MP8의 게이트단과 공통연결되고, 소오스단이 공급전압(Vcc)에 연결되며, 드레인단이 출력단(OUT+)에 연결된 피모스 트랜지스터 MP7과, 피모스 트랜지스터 MP4에 게이트단과 드레인단이 연결된 엔모스 트랜지스터 MN1과, 피모스 트랜지스터 MP7에 드레인단이 연결되고, 게이트단이 엔모스 트랜지스터 MN1의 게이트단에 접속된 엔모스 트랜지스터 MN2와, 드레인단이 엔모스 트랜지스터 MN1, MN2의 소오스단에 연결되고, 게이트단에 신호 DBENI가 인가되며, 소오스단에 접지전원(Vss)가 연결되는 엔모스 트랜지스터 MN5로 구성되는 차동증폭기인 제1증폭부와,
데이타 전송 라인 DBLINE A에 게이트단이 연결되고, 소오스단이 공급전압(Vcc)에 연결되며, 드레인단이 출력단(OUT-)에 연결되는 피모스 트랜지스터 MP5와, 데이타 전송 라인 DBLINE B에 게이트단이 연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터 MP6과, 피모스 트랜지스터 MP6에 게이트단과 드레인단이 연결된 엔모스 트랜지스터 MN4와, 피모스 트랜지스터 MP5에 드레인단이 연결되고, 게이트단이 엔모스 트랜지스터 MN4에 접속된 엔모스 트랜지스터 MN3와, 엔모스 트랜지스터 MN3, MN4의 소오스단이 공통으로 드레인단에 연결되고, 게이트단에 신호 DBENI가 인가되며, 소오스단에 접지전원(Vss)가 연결되는 엔모스 트랜지스터 MN6로 구성되는 차동증폭기인 제2증폭부로 구성된다.
이런 데이타 센싱 증폭기는 데이타 전송 라인 DBLINE A와 DBLINE B가 각각 피모스 트랜지스터 MP3, MP8의 드레인-게이트에 연결되어 전류 소스로서의 역할을 수행한다.
따라서, 데이타 전송 라인 DBLINE A와 DBLINE B에서의 전류 차이에 의하여 피모스 트랜지스터 MP3, MP4의 게이트-소오스 전압차이가 발생하며 이러한 전압 차이는 제1, 제2 증폭부의 피모스 트랜지스터 MP4-MP7, MP5-MP6에서도 마찬가지로 나타나며, 이 게이트-소오스 전압 차이에 의해 발생되는 전류가 출력단 OUT+, OUT-에 신호를 증폭시켜 출력하게 해 준다.
이러한 입력단의 단순 전류 전달 방식에서는 데이타 전송라인의 신호를 데이타 센싱 증폭기에 전달만 해 줌으로써, 증폭기의 입력 신호가 작은 크기로서 나타난다. 이로 인해 증폭기 출력에서의 신호도 일정한 시간이 지난 후에야 정상레벨을 갖게 된다. 이로 인해 스피드 측면에서 불리한 문제점이 있다.
본 고안은 반도체 메모리 소자의 데이타 센싱 증폭기의 입력단을 래칭형식이 되도록 구성함으로써, 입력신호를 1단계로 증폭시켜 전체적인 증폭 스피드를 개선한 것이다.
즉, 본 고안은 공급전원(Vcc)과 접지전원(Vss)를 인가받으며, 서로 전압차를 가지는 제1, 제2 데이타 전송라인의 신호를 인가받아 두 입력값의 전압차를 증폭시킨 두개의 출력값을 출력시키기 위하여,
모스 트랜지스터로 이루어진 입력단; 복수개의 모스 트랜지스터로 이루어진 차동증폭기인 제1, 제2 증폭수단을 구비하는 반도체 메모리 소자의 데이타 센싱 증폭기에 있어서,
제1 데이타 전송 라인에 상기 입력단을 구성하는 제1 입력단 피모스 트랜지스터의 드레인 단자와 상기 입력단을 구성하는 제2 입력단 피모스 트랜지스터의 게이트 단자가 연결되고, 상기 제2 데이타 전송 라인에 상기 제2 입력단 피모스 트랜지스터의 드레인 단자와 상기 제1 입력단 피모스 트랜지스터의 게이트 단자가 연결되며, 상기 공급전원(Vcc)이 상기 입력단을 구성하는 제1, 제2 입력단 피모스 트랜지스터의 소오스단에 연결되어, 입력값을 래치할 수 있도록 한 상기 입력단을 가지는 반도체 메모리 소자의 데이타 센싱 증폭기 회로이다.
제2도는 본 고안의 반도체 메모리 소자의 데이타 센싱 회로의 구조를 설명하기 위하여 예시한 회로도이다.
제2도에서 보는 바와 같이, 본 고안의 반도체 메모리 소자의 데이타 센싱 회로는 데이타 전송 라인(DBLINE A)이 입력단의 피모스 트랜지스터(MP13)의 드레인 단자와 입력단의 피모스 트랜지스터(MP18)의 게이트 단자에 연결되고, 데이타 전송 라인(DBLINE B)이 입력단의 피모스 트랜지스터(MP18)의 드레인 단자와 입력단의 피모스 트랜지스터(MP13)의 게이트 단자에 연결되며, 공급전원(Vcc)이 상기 입력단의 두 피모스 트랜지스터(MP13), (MP18)의 소오스단에 연결되어, 입력값을 래치할 수 있도록 한 입력단이 있고, 대기 상태시, 필요없는 전류 소모가 발생하지 않도록 형성한 스위칭 소자로서, 소오스단이 공급전압(Vcc)에 연결되고, 게이트단이 신호(DBELIB)에 연결되며, 드레인단이 입력단의 두 피모스 트랜지스터(MP13), (MP18)의 소오스단에 각각 연결된 피모스 트랜지스터(MP11), (MP12)가 있다.
그리고, 데이타 전송 라인(DBLINE B)이 게이트단에 연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터(MP14)와, 데이타 전송 라인(DBLINE B)이 게이트단에 연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터(MP17)과, 피모스 트랜지스터(MP14)에 게이트단과 드레인단이 연결된 엔모스 트랜지스터 (MN11)과, 피모스 트랜지스터 (MP17)에 드레인단이 연결되고, 게이트단이 엔모스 트랜지스터 (MN11)에 접속된 엔모스 트랜지스터 (MN12)와, 엔모스 트랜지스터 (MN11), (MN12)의 소오스단이 공통으로 드레인단에 연결되고, 게이트단에 신호 DBENI가 인가되며, 소오스단에 접지전원(Vss)가 연결되는 엔모스 트랜지스터 (MN15)로 구성되어, 피모스 트랜지스터(MP17)와 엔모스 트랜지스터(MN12) 사이의 접속점으로 부터 제1출력값(OUT+)이 출력되는 차동증폭기인 제1증폭부가 있고,
데이타 전송 라인(DBLINE A) 게이트단에 연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터 (MP15)와, 데이타 전송 라인 DBLINE B가 게이트단에 연결되고, 소오스단이 공급전압(Vcc)에 연결되는 피모스 트랜지스터 (MP16)과, 피모스 트랜지스터 (MP16)에 게이트단과 드레인단이 연결된 엔모스 트랜지스터 (MN14)와, 피모스 트랜지스터 (MP15)에 드레인단이 연결되고, 게이트단이 엔모스 트랜지스터 (MN14)에 접속된 엔모스 트랜지스터 (MN13)와, 엔모스 트랜지스터 (MN13), (MN14)의 소오스단이 공통으로 드레인단에 연결되고, 게이트단에 신호 DBENI가 인가되며, 소오스단에 접지전원(Vss)가 연결되는 엔모스 트랜지스터 (MN16)로 구성되어, 피모스 트랜지스터(MP15)와 엔모스 트랜지스터(MN13)사이의 접속점으로 부터 제2출력값(OUT-)이 출력되는 차동증폭기인 제2증폭부를 포함하여 이루어진다.
이와같은, 반도체 메모리 소자의 데이타 센싱 증폭기 회로는 두 개의 데이타 전송라인(DBLINE A)와 (DBLINE B)에서의 전류 차이가 트랜지스터 (MP13), (MP18)의 게이트, 소오스 전압 차이를 발생시키게 됨으로써 입력 신호를 두개의 차동 증폭기 회로에 전달하게 된다. 이 구조에서는 DBLINE A가 트랜지스터 (MP13)의 드레인과, (MP18)의 게이트에 연결되고, DBLINE B가 (MP18)의 드레인과 (MP13)의 게이트에 연결되는 레치구조로 되어 있어, 추가적인 게이트 캐패시터에 의한 래칭없이도 입력단 증폭기의 역할을 수행하게 되는 것이다.
제2도의 데이타 전송라인(DBLINE A)와 (DBLINE B)에는 메모리 셀의 데이타에 의해 발생되는 전류가 흐르게 된다. 이 때, 피모스 트랜지스터 (MP13)와 (MP18)의 게이트-소오스 전압차이가 발생함으로써, 그 전압차이에 비례하는 전류가 피모스 트랜지스터 (MP13), (MP18)에 흐르게 된다. 이 전류는 제1 증폭부의 피모스 트랜지스터 (MP14)와 (MP17), 제2 증폭부의 피모스 트랜지스터 (MP16)와 (MP17)에 미러링되어 전류를 증폭하게 함으로써, 제1출력값(OUT+), (OUT-)을 출력하는 출력단에는 입력단의 신호가 증폭되어 나타나게 된다. 이 때, 입력단의 구조가 래치 구조로 되어 있으므로 큰 입력 신호는 더욱 크게 되고, 작은 입력신호는 더욱 작게 됨으로써, 입력신호에 비례하는 출력값(OUT+)와 (OUT-)신호차이가 확대되어 나타나게 된다. 이러한 입력단 레치 구조의 증폭범위는 피모스 트랜지스터(MP13), (MP18)의 포화 영역에서 동작하는 범위로 한정이 되는데, 데이타 전송라인(DBLINE A)와 (DBLINE B)의 전압 차이가 피모스 트랜지스터의 문턱전압(Vtp)이내인 범위에서는 이것을 보장한다. 데이타 전송라인의 전압차이는 300mV-500mV에서 데이타 센싱 증폭기가 증폭을 하게되므로 이러한 구조의 증폭기는 안정한 동작을 하게 된다.
제3도는 반도체 메모리 소자의 데이타 센싱 증폭기의 입력단 신호를 나타낸 파형도로서, 제3a도에 도시된 기존의 단순 전류 전달 방식의 데이타 센싱 증폭에 비하여, 제3b도에 도시된 본 고안의 입력 래칭 방식의 데이타 센싱 증폭기는 최고 261mV정도로 입력단 신호를 더 크게 증폭 시켜 주는 것을 볼 수 있다.
제4도는 반도체 메모리 소자의 데이타 센싱 증폭기의 출력단 신호를 나타낸 파형도로서, 제4a도에 도시된 기존의 단순 전류 전달 방식의 데이타 센싱 증폭에 비하여, 제4b도에 도시된 본 고안의 입력 래칭 방식의 데이타 센싱 증폭기가 더욱 큰 신호 차이를 발생함을 보여주고 있다. 이때, 이로 인한 스피드 개선 효과는 약 0.8ns정도이다.
Claims (3)
- 공급전원(Vcc)과 접지전원(Vss)를 인가받으며, 서로 전압차를 가지는 제1, 제2 데이타 전송라인의 신호를 인가받아 두 입력값의 전압차를 증폭시킨 두개의 출력값을 출력시키기 위하여, 모스 트랜지스터로 이루어진 입력단, 복수개의 모스 트랜지스터로 이루어진 차동증폭기인 제1, 제2 증폭수단을 구비하는 반도체 메모리 소자의 데이타 센싱 증폭기에 있어서, 상기 제1 데이타 전송 라인에 상기 입력단을 구성하는 제1 피모스 트랜지스터의 드레인 단자와 상기 입력단을 구성하는 제2 피모스 트랜지스터의 게이트 단자가 연결되고, 상기 제2 데이타 전송 라인에 상기 입력단을 구성하는 제2 피모스 트랜지스터의 드레인 단자와 상기 입력단을 구성하는 제1 피모스 트랜지스터의 게이트 단자가 연결되며, 상기 공급전원(Vcc)이 상기 입력단을 구성하는 제1, 제2 피모스 트랜지스터의 소오스단에 연결되어, 입력값을 래치할 수 있도록 한 상기 입력단을 가지는 반도체 메모리 소자의 데이타 센싱 증폭기 회로.
- 제1항에 있어서, 상기 입력단의 제1, 제2 피모스 트랜지스터와 공급전원(Vcc)사이에 대기 상태시, 전류소모를 감소시키기 위한 스위치 소자를 부가 형성한 것을 특징으로 하는 반도체 메모리 소자의 데이타 센싱 증폭기 회로.
- 제2항에 있어서, 상기 스위치 소자는 제1, 제2 스위칭용 피모스 트랜지스터를 이용하고, 상기 제1, 제2 스위칭용 피모스 트랜지스터의 게이트단이 외부 입력신호에 연결된 것을 특징으로 하는 반도체 메모리 소자의 데이타 센싱 증폭기 회로.
Priority Applications (1)
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|---|---|---|---|
| KR2019950028909U KR200209387Y1 (ko) | 1995-10-16 | 1995-10-16 | 반도체 메모리 소자의 데이타 센싱 증폭기 회로 |
Applications Claiming Priority (1)
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| KR2019950028909U KR200209387Y1 (ko) | 1995-10-16 | 1995-10-16 | 반도체 메모리 소자의 데이타 센싱 증폭기 회로 |
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ID=60902662
Family Applications (1)
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| KR2019950028909U KR200209387Y1 (ko) | 1995-10-16 | 1995-10-16 | 반도체 메모리 소자의 데이타 센싱 증폭기 회로 |
Country Status (1)
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| KR (1) | KR200209387Y1 (ko) |
-
1995
- 1995-10-16 KR KR2019950028909U patent/KR200209387Y1/ko not_active IP Right Cessation
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| KR970019553U (ko) | 1997-05-26 |
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