KR0163541B1 - 반도체 장치의 의사 래치형 감지 증폭기 - Google Patents

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Abstract

여기서는 입력 신호들의 레벨들이 바뀌면 프리챠지 동작없이도 래치상태로부터 벗어나게 되어 출력 신호들 각각이 입력 신호들 각각의 레벨에 대응되는 레벨을 갖게 되면서도 입력 신호들이 변하지 않는 래치 상태일 때 전류 소모가 없는 의사 래치형 감지 증폭기(peudo latch type sense amplifier)가 개시된다. 이 의사 래치형 감지 증폭기는 작은 스윙 폭을 갖는 두 입력 전압 신호들(IN1, IN2)이 인가되는 입력부(MN1, MN2)와, 입력 전압 신호들(IN1, IN2)을 증폭하여 래치하는 래치부(MP1, MP2, MN3, MN4)와, 이 회로의 구동을 위한 인에이블 신호(PLE)가 소정의 전압 레벨을 갖는 것에 응답하여 이 회로에 전류를 공급하는 전류원(MN5)과, 디스에이블 상태에서 출력 노드들(N1, N2)을 프리챠징하는 프리챠지부(MP3, MP4) 및, 제1 및 제2출력 노드들(N1, N2)과 전원 전압(Vcc) 노드 사이에 연결되고 입력 전압 신호들(IN1, IN2)의 레벨에 따라 전원 전압(Vcc)이 제1 및 제2출력 노드(N1, N2)로 인가되도록 하거나 인가되지 않도록 하는 스위칭부(MP5, MP6)로 구성된다.

Description

반도체 장치의 의사 래치형 감지 증폭기
제1도는 종래의 전형적인 차동 감지 증폭기의 회로도.
제2도는 종래의 래치형 감지 증폭기의 일 예를 나타낸 회로도.
제3도는 본 발명에 따른 의사 래치형 감지 증폭기의 일 실시예를 나타낸 회로도.
제4도는 본 발명에 따른 의사 래치형 감지 증폭기의 다른 실시예를 나타낸 회로도.
본 발명은 반도체 장치(semiconductor device)에 관한 것으로, 특히 그것의 전압 감지 증폭기(voltage sense amplifier) 회로에 관한 것이다.
반도체 장치에 있어서, CMOS 로직(complementary metal-oxide-semiconductor logic)으로 구현되는 전압 감지 증폭기는 크게 두가지 유형으로 분류되는데, 하나는 제1도에 도시된 바와 같은 차동 감지 증폭기(differential sense amplifier)이고, 다른 하나는 제2도에 도시된 바와 같은 래치형 감지 증폭기(latch type sense amplifier)이다. 다음에는 제1도 및 제2도를 참조하면서 이들에 대해 상세히 설명하겠다.
제1도는 전형적인 차동 감지 증폭기 회로를 나타내고 있다. 제1도를 참조하면, 이 차동 감지 증폭기 회로는 작은 스윙(small-swing) 폭을 갖는 두 입력 전압 신호들(IN1, IN2)이 인가되는 입력부(MN21, MN22)와, 액티브 로드(active load)(MP21, MP22)와, 이 회로의 구동을 위한 인에이블 신호(DE)가 소정의 전압 레벨(voltage level)을 갖는 것에 응답하여 이 회로에 전류를 공급하는 전류원(current source)(MN23)으로 구성된다. 이 차동 감지 증폭기 회로에서는, 풀 스윙(full-swing) 폭으로 증폭된 두 출력 전압 신호들(OUT1, OUT2)이 상기 액티브 로드(MP21, MP22)와 상기 입력부(MN21, MN22) 사이에서 얻어진다. 이와 같은 구성을 갖는 차동 감지 증폭기 회로의 동작에 대해 설명하면 다음과 같다.
먼저, 이 회로에서, 감지 증폭 동작이 수행되는 경우에는, 인에이블 신호(DE)가 '하이 레벨(high level)'로 되어 전류원 트랜지스터(MN23)가 도통(turn-on)됨으로써 바이어스 전류의 공급이 시작된다. 이런 상태에서, 예컨대, 입력부의 제1트랜지스터(MN21)로 인가되는 제1입력 신호(IN1)의 전압 레벨이 상기 입력부의 제2트랜지스터(MN22)로 인가되는 제2입력신호(IN2)의 그것보다 더 높은 경우에는, 제1출력 노드(N21)의 전압 레벨이 제2출력 노드(N22)의 그것보다 더 낮아지게 된다. 이로써, 상기 제1노드(N21)로부터는 '로우 레벨(low level)'의 제1출력 신호(OUT1)가 출력되고, 상기 제2출력노드(N22)로부터는 '하이 레벨'의 제2출력 신호(OUT2)가 출력된다.
위와는 반대로, 입력부의 제1트랜지스터(MN21)로 인가되는 제1입력 신호(IN1)의 전압 레벨이 상기 입력부의 제2트랜지스터(MN22)로 인가되는 제2입력 신호(IN2)의 그것보다 더 낮은 경우에는, 제1출력 노드(N21)의 전압 레벨이 제2출력 노드(N22)의 그것보다 더 높아지게 된다. 이로써, 상기 제1노드(N21)로부터는 '하이 레벨'의 제1출력 신호(OUT1)가 출력되고 상기 제2출력노드(N22)로부터는 '로우 레벨'의 제2출력 신호(OUT2)가 출력된다.
이상과 같은 차동 전압 감지 증폭기 회로는 동작 속도가 빠르고 높은 이득(gain)을 가지므로, 작은 스윙 폭의 차동 입력 전압(differential input voltage)을 효율적으로 풀 스윙 레벨(full swing level)의 전압으로 증폭한다. 이 회로에서는, 입력이 인가된 상태에서 전원 전압(supply voltage)(Vcc)으로부터 접지(Vss)로 바이어스 전류가 계속적으로 흐르게 되므로, 입력 신호들(IN1, IN2)의 전압 레벨의 변화는 곧 바로 출력 신호들(OUT1, OUT2)의 전압 레벨의 변화를 가져오게 되어 연속적인 작은 입력 신호(small input signal)의 증폭이 가능한 장점을 갖는 반면, 이 회로는 인에이블 상태에서 바이어스 전류가 지속적으로 흐르게 됨으로 인해 전류 소모가 커지게 되는 단점이 있다.
제2도는 종래의 래치형 감지 증폭기 회로의 일 예를 나타내고 있다. 제2도를 참조하면, 이 래치형 감지 증폭기 회로는 작은 스윙 폭을 갖는 두 입력 신호들(IN1, IN2)이 인가되는 입력부(MN31, MN32)와, 상기 입력 신호들(IN1, IN2)을 증폭하여 래치하는 래치부(MP31, MP32, MN33, MN34)와, 이 회로의 구동을 위한 인에이블 신호(LE)가 소정의 전압 레벨을 갖는 것에 응답하여 이 회로에 전류를 공급하는 전류원(MN35) 및, 디스에이블 상태에서 출력 노드들(N31, N32)을 프리챠징(precharging)하는 프리챠지부(MP33, MP34)로 구성된다. 이 래치형 감지 증폭기 회로에서는, 풀 스윙 폭으로 증폭된 두 출력 전압 신호들이 래치부에 얻어진다. 이상과 같은 구성을 갖는 래치형 감지 증폭기 회로의 동작에 대해 설명하면 다음과 같다.
먼저, 디스에이블 상태에서는, 이 회로의 구동을 위한 인에이블 신호(LE)가 '로우 레벨'을 유지하게 된다. 이로써, 전류원 트랜지스터(MN35)는 부도통(turn-off)되고, 프리챠지용 트랜지스터들(MP33, MP34)은 도통된다. 그 결과, 제1 및 제2출력 노드들(N1, N2)이 전원 전압(Vcc)에 의해 소정의 레벨로 각각 프리챠징됨으로써, 래치부의 두 NMOS 트랜지스터들(MN33, MN34)이 도통 상태로 된다.
다음, 이 회로에서, 감지 증폭 동작의 수행을 위해 인에이블 신호(LE)가 '하이 레벨'로 되면 프리챠지용 트랜지스터들(MP33, MP34)은 부도통되고 전류원 트랜지스터(MN35)가 도통된다.
이런 상태에서, 예컨대, 입력부의 제1트랜지스터(MN31)로 인가되는 제1입력신호(IN1)의 전압 레벨이 상기 입력부의 제2트랜지스터(MN32)로 인가되는 제2입력 신호(IN2)의 그것보다 더 높은 경우에는, 제1출력 노드(N31)로부터 트랜지스터들(MN34, MN31)을 통하여 접지(Vss)로 흐르는 전류량이 제2출력 노드(N32)로부터 트랜지스터들(MN33, MN32)을 통하여 접지(Vss)로 흐르는 전류량보다 상대적으로 훨씬 많아지게 됨(즉, 제1출력 노드(N31)의 전압 하강(voltage drop)이 제2출력 노드(N32)의 전압 하강보다 더 빨리 일어나게 됨)으로 인해, 제1출력 노드(N31)의 전압 레벨이 제2출력 노드(N32)의 그것보다 순식간에 매우 낮아지게 된다. 이로써, 제1출력 노드(N31)에 각각의 게이트가 연결된 래치부의 제1 PMOS 트랜지스터(MP31)는 도통 상태로 됨과 동시에 제1 NMOS 트랜지스터(MN33)가 부도통 상태로 되어서, 제2출력 노드(N32)는 완전하게 Vcc 레벨(즉, 하이 레벨)로 되고, 이어 제1출력 노드(N31)는 완전하게 Vss 레벨(즉, 로우 레벨)로 된다. 결국, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 그것보다 더 높을 경우에는, 제1출력 신호(OUT1)는 '로우 레벨'로 되고 제2출력 신호(OUT2)는 '하이 레벨'로 되며, 상기 래치부(MP31, MP32, MN33, MN34)는 이런 상태를 유지하게 된다.
한편, 이와 같은 래치 상태에서는, 입력 신호들의 변화가 있다 하더라도 출력 신호들의 변화는 없다. 따라서, 래치 상태를 벗어나기 위해서는 출력 노드들에 대한 프리챠징 동작이 요구되며, 이 프리챠징 동작은 입력 신호들의 변화가 있기 전에 이루어져야 한다. 즉, 앞에서 예로 들어 설명한 바와 같이, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 그것보다 더 높은 상태에서 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 그것보다 더 낮은 상태로 변하도록 하기 위해서는 인에이블 신호(LE)가 우선적으로 '로우 레벨'로 전이되어 제1 및 제2출력 노드들(N31, N32)에 대한 프리챠징 동작이 수행되어야 한다.
이와 같은 프리챠징 동작 후에, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 그것보다 더 낮은 상태로 변하면, 제2출력 노드(N32)로부터 트래지스터들(MN33, MN32)을 통하여 접지(Vss)로 흐르는 전류량이 제1출력 노드(N31)로부터 트랜지스터들(MN34, MN31)을 통하여 접지(Vss)로 흐르는 전류량보다 상대적으로 훨씬 많아지게 됨(즉, 제2출력 노드(N32)의 전압 하강이 제1출력 노드(N31)의 전압 하강보다 더 빨리 일어나게 됨)으로 인해, 제2출력 노드(N32)의 전압 레벨이 제1출력 노드(N31)의 그것보다 순식간에 매우 낮아지게 된다. 이로써, 제2출력 노드(N32)에 각각의 게이트가 연결된 래치부의 제2 PMOS 트랜지스터(MP32)는 도통 상태로 됨과 동시에 제2 NMOS 트랜지스터(MN34)가 부도통 상태로 되어서, 제2출력 노드(N32)는 완전하게 Vss 레벨(즉, 로우 레벨)로 되고 제1출력 노드(N31)는 완전하게 Vcc 레벨(즉, 하이 레벨)로 된다. 결구, 제2입력 신호(IN2)의 전압 레벨이 제1입력 신호(IN1)의 그것보다 더 높은 경우에는, 제1출력 신호(OUT1)는 '하이 레벨'로 되고 제2출력 신호(OUT2)는 '로우 레벨'로 되며, 상기 래치부(MN33, MN34, MP31, MP32)는 이런 상태를 유지하게 된다.
이상에서 상세히 설명된 래치형 감지 증폭기에서는, 작은 스윙 폭을 갖는 입력 전압 신호들에 대응되는 출력 전압 신호들의 레벨이 결정되면, 래치 구조의 특성으로 인해, 전원 전압(Vcc)으로부터 접지(Vss)로 흐르는 전류가 존재하지 않으므로 앞에서 설명된 차동 감지 증폭기에 비해 전류 소모가 훨씬 작다. 그러나, 입력 전압 신호들이 바뀌어도 출력 전압 신호들은 래치 상태로 있게 되어 입력의 변화에 따른 출력의 변화가 없으므로, 이 회로에서, 출력 노드들이 래치 상태를 벗어나도록 하기 위해서는 입력 신호들의 인가 전에 프리챠징 동작이 항상 선행되어야 한다. 또한, 무효한 입력 신호들(invalid input signals)이 래치되는 것을 방지하기 위해 이 회로의 인에이블 입력부로 유효한 입력 신호들(valid input signals)이 인가된 후에 이루어질 수 있으므로, 이 회로는 전체적인 감지 동작(sensign time)이 앞에서 설명한 차동 감지 증폭기의 그것에 비해 길어지게 되는 단점을 갖고 있다.
따라서, 본 발명은 차동 감지 증폭기와 래치형 감지 증폭기의 장점들만을 갖는 증폭기를 제공하는데 그 목적이 있다.
이와 같은 목적을 달성하기 위해, 여기서는 입력 신호들의 레벨들이 바뀌면 프리챠지 동작없이도 래치 상태로부터 벗어나게 되어 출력 신호들 각각이 입력 신호들 각각의 레벨에 대응되는 레벨을 갖게 되면서도 입력 신호들이 변하지 않는 래치 상태일 때 전류 소모가 없는 의사 래치형 감지 증폭기를 제시한다.
본 발명에 따른 의사 래치형 감지 증폭기 회로는: 제1전원 전압이 인가되는 제1전원 전압 노드와 제2전원 전압이 인가되는 제2전원 전압 노드 사이에 연결되고, 서로 상이한 레벨들을 각각 갖는 제1 및 제2입력 전압 신호들을 각각 받아 들이기 위한 제1 및 제2입력 노드들과 상기 제1 및 제2입력 전압 신호들에 대응되게 증폭된 두 전압 신호들을 제1 및 제2출력 신호들로서 각각 출력하기 위한 제1 및 제2출력 노드들을 갖는 래치형 감지 증폭 수단과; 상기 제1 및 제2출력 노드들과 상기 제1전원 전압 사이에 연결되고, 상기 제1입력 전압 신호가 제1레벨을 갖고 상기 제2입력 전압 신호가 제2레벨을 가지는 것에 응답하여 상기 제1 및 제2출력 노드들이 상기 제1전원 전압 노드와 전기적으로 절연되게 하고, 상기 제1입력 전압 신호가 상기 제2레벨을 갖고 상기 제2입력 전압 신호가 상기 제1레벨을 가지는 것에 응답하여 상기 제1 및 제2출력 노드들이 상기 제1전원 전압 노드와 전기적으로 연결되게 하는 스위칭 수단을 포함하는데 그 특징이 있다.
이 특징의 회로의 일 실시예에 있어서, 상기 제1전원 전압은 Vcc이고, 제2전원 전압은 Vss이며; 상기 스위칭 수단은 상기 제1입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제1출력 노드에 연결되는 드레인을 갖는 제1 PMOS 트랜지스터와, 상기 제2입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제2출력 노드에 연결되는 드레인을 갖는 제2 PMOS 트랜지스터를 포함하며, 상기 제1 및 제2레벨들 중 어느 하나는 적어도 Vcc-VTP(여기서, VTP는 PMOS의 드레솔드 전압) 이상의 레벨이고, 다른 하나는 적어도 Vcc-VTP이하의 레벨이다.
이 특징의 회로의 다른 실시예에 있어서, 상기 제1전원 전압은 Vss이고, 제2전원 전압은 Vcc이며; 상기 스위칭 수단은 상기 제1입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제1출력 노드에 연결되는 드레인을 갖는 제1 NMOS 트랜지스터와, 상기 제2입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제2출력 노드에 연결되는 드레인을 갖는 제2 NMOS 트래지스터를 포함하며, 상기 제1 및 제2레벨들 중 어느 하나는 적어도 VTN(여기서, VTN은 NMOS의 드레솔드 전압) 이상의 레벨이고, 다른 하나는 적어도 VTN이하의 레벨이다.
이제부터는 첨부된 제3도 내지 제5도를 참조하면서 본 발명에 대해 상세히 설명하겠다.
제3도는 본 발명에 따른 의사 래치형 감지 증폭기 회로의 바람직한 제1실시예를 나타내고 있다. 제3도를 참조하면, 본 실시예의 의사 래치형 감지 증폭기는 작은 스윙 폭을 갖는 두 입력 전압 신호들(IN1, IN2)이 인가되는 입력부(MN1, MN2)와, 상기 입력 전압 신호들(IN1, IN2)을 증폭하여 래치하는 래치부(MP1, MP2, MN3, MN4)와, 이 회로의 구동을 위한 인에이블 신호(PLE)가 소정의 전압 레벨을 갖는 것에 응답하여 이 회로에 전류를 공급하는 전류원(MN5)과, 디스에이블 상태에서 출력 노드들(N1, N2)을 프리챠징하는 프리챠지부(MP3, MP4) 및 상기 제1 및 제2출력 노드들(N1, N2)과 전원 전압(Vcc) 노드 사이에 연결되고 입력 전압 신호들(IN1, IN2)의 레벨에 따라 상기 전원 전압(Vcc)이 상기 제1 및 제2출력 노드들(N1, N2)로 인가되도록 하거나 인가되지 않도록 하는 스위칭부(MP5, MP6)로 구성된다. 이 의사 래치형 감지 증폭기 회로에서, 풀 스윙 폭으로 증폭된 두 출력 전압 신호들(OUT1, OUT2)은 제2도에서와 마찬가지로 래치부에서 얻어진다.
이와 같은 구성을 갖는 회로에서, 상기 스위칭부(MP5, MP6)는 제1 및 제2입력 전압 신호들(IN1) 각각이 '하이 레벨'을 가지는 것에 응답하여 제1 및 제2출력 노드들(N1, N2)이 Vcc 노드와 전기적으로 절연되게 하고, 제1 및 제2입력 전압 신호들(IN1, IN2) 각각이 '로우 레벨'을 가지는 것에 응답하여 제1 및 제2출력 노드들(N1, N2)이 Vcc 노드와 전기적으로 연결되게 한다. 이에 대해 상세히 설명하면 다음과 같다.
먼저, 이 실시예의 구동을 위한 인에이블 신호(PLE)가 '로우 레벨'을 유지하게 되면, 전류원 트랜지스터(MN5)는 부도통되고 프리챠지용 트랜지스터들(MP3, MP4)이 도통된다. 이로써, 제1 및 제2 출력 노드들(N1, N2)이 전원 전압(Vcc)에 의해 소정의 레벨로 각각 프리챠징됨으로써, 래치부의 두 NMOS 트랜지스터들(MN3, MN4)이 도통 상태로 된다.
다음, 이 회로에서, 감지 증폭 동작의 수행을 위해 인에이블 신호(PLE)가 '하이 레벨'로 되면, 프리챠지용 트랜지스터들(MP3, MP4)이 부도통되고 전류원 트랜지스터(MN5)는 도통된다.
여기서, 각 입력 신호들(IN1, IN2)의 '하이 레벨'이 적어도 Vcc-VTP이상되게 하고, 그것의 '로우 레벨'이 적어도 Vcc-VTP이하로 되게 할 때에는 다음의 동작들이 이루어 진다.
초기에 출력 노드들이 프리챠징된 후 인에이블 신호가(PLE)가 '하이 레벨'일 때, 예컨대, 입력부의 제1 NMOS 트랜지스터(MN1)로 인가되는 제1 입력 신호(IN1)가 '하이 레벨(적어도, Vcc-VTP이상)'을 갖고 입력부의 제2 NMOS 트랜지스터(MN2)로 인가되는 제2입력 신호(IN2)이 '로우 레벨(적어도, Vcc-VTP이하)'을 가지면(즉, 제1입력 신호(IN1)가 제2입력 신호(IN2)보다 더 높은 경우에는), 스위칭부의 제1 PMOS 트랜지스터(MP5)는 부도통되고 그것의 제2 PMOS 트랜지스터(MP6)는 도통된다. 이때에는, 스위칭부의 제2 PMOS 트랜지스터(MP6)에 의해 제2출력 노드(N2)가 Vcc 레벨로 상승된다. 이로써, 제1출력 노드(N1)로부터 트랜지스터들(MN4, MN1)을 통하여 접지(Vss)로 흐르는 전류량이 제2출력 노드(N2)로부터 트랜지스터들(MN3, MN2)을 통하여 접지(Vss)로 흐르는 전류량보다 상대적으로 훨씬 많아지게 되고, 이로 인해, 제1출력 노드(N1)의 전압 레벨이 제2출력 노드(N2)의 그것보다 순식간에 매우 낮아지게 된다. 그 결과, 제1출력 노드(N1)에 각각의 게이트가 연결된 래치부의 제1 PMOS 트랜지스터(MP1)는 도통 상태로 됨과 동시에 제1 NMOS 트랜지스터(MN3)가 부도통 상태로 되어서, 제2출력 노드(N2)는 완전하게 Vcc 레벨로 되고 제1출력 노드(N1)는 완전하게 Vss 레벨로 된다. 이와 같이, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 전압 레벨보다 더 높은 경우에는, 제1출력 신호(OUT1)는 '로우 레벨'로 되고 제2출력 신호(OUT2)는 '하이 레벨'로 되고, 래치부(MN3, MN4, MP1, MP2)는 이런 상태를 유지하게 된다.
이와 같은 상태에서, 인에이블 신호(PLE)의 변화 없이, 제1입력 신호(IN1)가 '로우 레벨(Vcc-VTP이하)'을 갖고 제2입력 신호(IN2)이 '하이 레벨(Vcc-VTP이상)'을 가지면(즉, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 그것보다 더 낮은 상태로 변하면), 스위칭부의 제1트랜지스터(MP5)는 도통되고 그것의 제2트랜지스터(MP6)는 부도통된다. 이때에는, 스위칭부의 제1 PMOS 트랜지스터(MP5)에 의해 제1출력 노드(N1)가 Vcc 레벨로 상승된다. 이로써, 제2출력 노드(N2)로부터 트랜지스터들(MN3, MN2)을 통하여 접지(Vss)로 흐르는 전류량이 제1출력 노드(N1)로부터 트랜지스터들(MN4, MN1)을 통하여 접지(Vss)로 흐르는 전류량보다 상대적으로 훨씬 많아지게 된다. 이로 인해, 제2출력 노드(N2)의 전압 레벨이 제1출력 노드(N1)의 그것보다 순식간에 매우 낮아지게 된다. 결국, 제2출력 노드(N2)에 각각의 게이트가 연결된 래치부의 제2 PMOS 트랜지스터(MP2)는 도통 상태로 됨과 동시에 제2 NMOS 트랜지스터(MN4)가 부도통 상태로 되어서, 제2출력 노드(N2)는 완전하게 Vss 레벨(즉, 로우 레벨)로 되고 제1출력 노드(N1)는 완전하게 Vcc 레벨(즉, 하이 레벨)로 된다.
이와 같이, 제2입력 신호(IN2)의 전압 레벨이 제1입력 신호(IN1)의 그것보다 더 높은 경우에는, 제1출력 신호(OUT1)는 '하이 레벨'로 되고 제2출력 신호(OUT2)는 '로우 레벨'로 되며, 상기 래치부(MP1, MP2, MN3, MN4)는 이런 상태를 유지하게 된다.
이상에서 상세히 설명된 본 실시예에서, 각 입력 신호들(IN1, IN2)의 '하이레벨'이 적어도 Vcc-VTP이상되게 하고, 그것의 '로우 레벨'이 적어도 Vcc-VTP이하로 되게 하면, 래치 상태에서의 전류 소모가 없게 된다. 또한, 이 실시예의 회로는 래치 상태를 벗어나기 위한 출력 노드들에 대한 프리챠징 동작이 필요없어 종래의 회로에 비해 훨씬 빠른 감지 동작을 수행한다.
제4도에는 본 발명에 따른 의사 래치형 감지 증폭기 회로의 바람직한 제2실시예가 도시되어 있다. 제4도를 참조하면, 본 실시예의 의사 래치형 감지 증폭기는 두 입력 신호들(IN1, IN2)이 인가되는 입력부(MP11, MP12)와, 상기 입력 전압 신호들(IN1, IN2)을 증폭하여 래치하는 래치부(MN11, MN12, MP13, MP14)와, 이 회로의 구동을 위한 인에이블 신호(PLE)가 소정의 전압 레벨을 갖는 것에 응답하여 이 회로에 전류를 공급하는 전류원(MP15)과, 디스에이블 상태에서 출력 노드들(N1, N2)을 프리챠징하는 프리챠지부(MN13, MN14) 및, 상기 제1 및 제2출력 노드들(N1, N2)과 전원 전압 노드 사이에 연결되고 입력 전압 신호들(IN1, IN2)의 레벨에 따라 전원 전압(Vcc)이 상기 제1 및 제2출력 노드들(N1, N2)로 인가되도록 하거나 인가되지 않도록 하는 스위칭부(MN15, MN16)로 구성된다. 이 의사 래치형 감지 증폭기 회로에서, 풀 스윙 폭으로 증폭된 두출력 전압 신호들(OUT1, OUT2)은 앞의 실시예에서와 마찬가지로 래치부에서 얻어진다.
이와 같은 구성을 갖는 회로에서, 상기 스위칭부(MN15, MN16)는 제1실시예의 스위칭용 트랜지스터들(MP5, MP6)과 동일한 기능을 수행한다. 다음에는 이 회로의 동작에 대해 상세히 설명하겠다.
먼저, 인에이블 신호(PLE)가 '하이 레벨'을 유지하게 디면, 전류원 트랜지스터(MP15)는 부도통되고 프리챠지용 트랜지스터들(MN13, MN14)이 도통된다. 이로써, 제1 및 제2출력 노드들(N1, N2)이 접지 전압(Vss)으로 각각 프리챠징됨으로써, 래치부의 두 PMOS 트랜지스터들(MP13, MP14)이 도통 상태로 된다.
다음, 이 회로에서, 감지 증폭 동작의 수행을 위해 인에이블 신호(PLE)가 '로우 레벨'로 되면, 프리챠지용 트랜지스터들(MN13, MN14)이 부도통되고 전류원 트랜지스터(MP15)는 도통된다.
여기서, 각 입력 신호들(IN1, IN2)의 '하이 레벨'이 적어도VTP이상되게 하고, 그것의 '로우 레벨'이 적어도 VTN이하로 되게 할 때에는 다음의 동작들이 이루어 진다.
초기에 출력 노드들이 프리챠징된 후 인에이블 신호(PLE)가 '로우 레벨'일 때, 예컨대, 입력부의 제1 PMOS 트랜지스터(MP11)로 인가되는 제1입력신호(IN1)가 '하이 레벨(적어도, VTP이상)'을 갖고 입력부의 제2 PMOS 트랜지스터(MP12)로 인가되는 제2입력 신호(IN2)가 '로우 레벨(적어도, VTP이하)'을 가지면, 입력부의 제1 PMOS 트랜지스터(MP11)는 부도통되고 그것의 제2 PMOS 트랜지스터(MP12)는 도통된다. 이로써, 제2출력 노드(N2)는 Vcc 레벨로 되고, 제1출력 노드(N1)는 Vss 레벨을 유지하게 된다. 이와 같이, 제1입력 신호(IN1)의 전압 레벨이 제2입력 신호(IN2)의 전압 레벨보다 더 높은 경우에는, 제1출력 신호(OUT1)는 '로우 레벨'로 되고 제2출력 신호(OUT2)는 '하이 레벨'로 되고, 래치부(MN11, MN12, MP13, MP14)는 이런 상태를 유지하게 된다.
이와 같은 상태에서, 인에이블 신호(PLE)의 변화 없이, 제1입력 신호(IN1)가 '로우 레벨(VTP이하)'을 갖고 제2입력 신호(IN2)이 '하이 레벨(VTP이상)'을 가지면, 스위칭부의 제2트랜지스터(MN16)와 입력부의 제1트랜지스터(MP11)는 도통된다. 따라서, 제2출력 노드(N2)는 스위칭부의 제2 NMOS 트랜지스터(MN16)에 의해 Vss 레벨을 유지하게 되고, 제1출력 노드(N1)는 입력부의 제1트랜지스터(MP11)에 의해 Vcc 레벨로 된다.
이와 같이, 제2입력 신호(IN2)의 전압 레벨이 제1입력 신호(IN1)의 그것보다 더 높은 경우에는, 제1출력 신호(OUT1)는 '하이 레벨'로 되고 제2출력 신호(OUT2)는 '로우 레벨'로 되며, 상기 래치부(MN11, MN12, MP13, MP14)는 이런 상태를 유지하게 한다.
이상과 같은 이 실시예에서, 각 입력 신호들(IN1, IN2)의 '하이 레벨'이 적어도 VTN이상되게 하고, 그것의 '로우 레벨'이 적어도 VTN이하로 되게하면, 래치 상태에서의 전류 소모가 없게 된다. 또한, 이 실시예의 회로는 래치 상태를 벗어나기 위한 출력 노드들에 대한 프리챠징 동작이 필요없어 종래의 회로에 비해 훨씬 빠른 감지 동작을 수행한다.

Claims (7)

  1. 제1전원 전압이 인가되는 제1전원 전압 노드와 제2전원 전압이 인가되는 제2전원 전압 노드 사이에 연결되고, 서로 상이한 레벨들을 각각 갖는 제1 및 제2입력 전압 신호들을 각각 받아 들이기 위한 제1 및 제2입력 노드들과 상기 제1 및 제2입력 전압 신호들에 대응되게 증폭된 두 전압 신호들을 제1 및 제2출력 신호들로서 각각 출력하기 위한 제1 및 제2출력 노드들을 갖는 래치형 감지 증폭 수단과; 상기 제1 및 제2출력 노드들과 상기 제1전원 전압 사이에 연결되고, 상기 제1입력 전압 신호가 제1레벨을 갖고 상기 제2입력 전압 신호가 제2레벨을 가지는 것에 응답하여 상기 제1 및 제2출력 노드들이 상기 제1전원 전압 노드와 전기적으로 절연되게 하고, 상기 제1입력 전압 신호가 상기 제2레벨을 갖고 상기 제2입력 전압 신호가 상기 제1레벨을 가지는 것에 응답하여 상기 제1 및 제2출력 노드들이 상기 제1전원 전압 노드와 전기적으로 연결되게 하는 스위칭 수단을 포함하는 반도체 장치의 의사 래치형 감지 증폭기.
  2. 제1항에 있어서, 상기 제1전원 전압은 Vcc이고, 제2전원 전압은 Vss인 반도체 장치의 의사 래치형 감지 증폭기.
  3. 제2항에 있어서, 상기 스위칭 수단은 상기 제1입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제1출력 노드에 연결되는 드레인을 갖는 제1 PMOS 트랜지스터와, 상기 제2입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제2출력 노드에 연결되는 드레인을 갖는 제2 PMOS 트랜지스터를 포함하는 반도체 장치의 의사 래치형 감지 증폭기.
  4. 제3항에 있어서, 상기 제1 및 제2레벨들 중 어느 하나는 적어도 Vcc-VTP(여기서, VTP는 PMOS의 드레솔드 전압) 이상의 레벨이고, 다른 하나는 적어도 Vcc-VTP이하의 레벨인 반도체 장치의 의사 래치형 감지 증폭기.
  5. 제1항에 있어서, 상기 제1전원 전압은 Vss이고, 제2전원 전압은 Vcc인 반도체 장치의 의사 래치형 감지 증폭기.
  6. 제5항에 있어서, 상기 스위칭 수단은 상기 제1입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제1출력 노드에 연결되는 드레인을 갖는 제1 NMOS 트랜지스터와, 상기 제2입력 노드에 연결되는 게이트와 상기 제1전원 전압 노드에 연결되는 소오스 및 상기 제2출력 노드에 연결되는 드레인을 갖는 제2 NMOS 트랜지스터를 포함하는 반도체 장치의 의사 래치형 감지 증폭기.
  7. 제6항에 있어서, 상기 제1 및 제2레벨들 중 어느 하나는 적어도 VTN(여기서, VTN은 NMOS의 드레솔드 전압) 이상의 레벨이고, 다른 하나는 적어도 VTN이하의 레벨인 반도체 장치의 의사 래치형 감지 증폭기.
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