JP2694810B2 - 演算増幅器 - Google Patents
演算増幅器Info
- Publication number
- JP2694810B2 JP2694810B2 JP6318398A JP31839894A JP2694810B2 JP 2694810 B2 JP2694810 B2 JP 2694810B2 JP 6318398 A JP6318398 A JP 6318398A JP 31839894 A JP31839894 A JP 31839894A JP 2694810 B2 JP2694810 B2 JP 2694810B2
- Authority
- JP
- Japan
- Prior art keywords
- level
- signal
- control signal
- mos
- internal control
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Expired - Fee Related
Links
- 230000007704 transition Effects 0.000 description 9
- 238000010586 diagram Methods 0.000 description 8
- 230000007257 malfunction Effects 0.000 description 8
- 230000007423 decrease Effects 0.000 description 2
- 230000001934 delay Effects 0.000 description 1
- 230000003111 delayed effect Effects 0.000 description 1
- 238000007562 laser obscuration time method Methods 0.000 description 1
- 229920006395 saturated elastomer Polymers 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/181—Low-frequency amplifiers, e.g. audio preamplifiers
- H03F3/183—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only
- H03F3/187—Low-frequency amplifiers, e.g. audio preamplifiers with semiconductor devices only in integrated circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03F—AMPLIFIERS
- H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
- H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal
Landscapes
- Engineering & Computer Science (AREA)
- Power Engineering (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Multimedia (AREA)
- Amplifiers (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明は演算増幅器に関し、特に
制御信号に応答して動作を停止し、出力端子をハイイン
ピーダンス状態とすることのできる演算増幅器に関す
る。
制御信号に応答して動作を停止し、出力端子をハイイン
ピーダンス状態とすることのできる演算増幅器に関す
る。
【０００２】
【従来の技術】演算増幅器は、反転入力端子および非反
転入力端子から入力される信号を差動増幅し、これを出
力端子から出力するというのが基本的な動作であるが、
さらに制御信号入力端子を設け、ここに入力される制御
信号に応じて動作を停止させることにより不必要時にお
ける消費電力の低減を図るものがある（特開昭６３−１
５７５１３号公報参照）。以下に、かかる従来の演算増
幅器の回路構成およびその動作を説明する。
転入力端子から入力される信号を差動増幅し、これを出
力端子から出力するというのが基本的な動作であるが、
さらに制御信号入力端子を設け、ここに入力される制御
信号に応じて動作を停止させることにより不必要時にお
ける消費電力の低減を図るものがある（特開昭６３−１
５７５１３号公報参照）。以下に、かかる従来の演算増
幅器の回路構成およびその動作を説明する。
【０００３】図４は、ＣＭＯＳにより構成される従来の
演算増幅器４０００を示す回路図であり、図において１
は制御信号入力端子、２は反転入力端子、３は非反転入
力端子、４は出力端子である。この演算増幅器４０００
は、制御信号入力端子１に入力される制御信号がローレ
ベルであると通常動作を行い（以下、活性状態とい
う）、ハイレベルであると動作を停止する（以下、非活
性状態という）ので、以下、制御信号がローレベルであ
る場合と、ハイレベルである場合とに分けて動作を説明
する。
演算増幅器４０００を示す回路図であり、図において１
は制御信号入力端子、２は反転入力端子、３は非反転入
力端子、４は出力端子である。この演算増幅器４０００
は、制御信号入力端子１に入力される制御信号がローレ
ベルであると通常動作を行い（以下、活性状態とい
う）、ハイレベルであると動作を停止する（以下、非活
性状態という）ので、以下、制御信号がローレベルであ
る場合と、ハイレベルである場合とに分けて動作を説明
する。
【０００４】まず、制御信号がローレベルである場合、
すなわち活性状態の場合、ＮチャネルＭＯＳトランジス
タ（以下、Ｎ−ＭＯＳという）１８がオンし、Ｎ−ＭＯ
Ｓ１９がオフするので、ダイオード接続のＰチャネルＭ
ＯＳトランジスタ（以下、Ｐ−ＭＯＳという）１７およ
びＮ−ＭＯＳ２０からなるバイアス部に電流が流れ、バ
イアス電圧がＮ−ＭＯＳ２１、２７のゲートに供給され
る。これにより、Ｐ−ＭＯＳ２２、２３およびＮ−ＭＯ
Ｓ２１、２４、２５からなる差動増幅器に定電流が供給
され、接点５３には、反転入力端子２および非反転入力
端子３に供給される入力信号のレベルに応じた電圧が現
れる。一方、Ｐ−ＭＯＳ２８およびＮ−ＭＯＳ３４はオ
フし、Ｐ−ＭＯＳ３２はオンしているので、Ｐ−ＭＯＳ
２６およびＮ−ＭＯＳ２７からなる第１の出力回路、Ｐ
−ＭＯＳ２９およびＮ−ＭＯＳ３０からなる第２の出力
回路、Ｐ−ＭＯＳ３１およびＮ−ＭＯＳ３３からなる第
３の出力回路、Ｐ−ＭＯＳ３５およびＮ−ＭＯＳ３６か
らなる第４の出力回路、Ｐ−ＭＯＳ３７およびＮ−ＭＯ
Ｓ３８からなる第５の出力回路を介して、接点５３の電
圧レベルに応じた信号が出力端子４から出力されること
になる。これにより、反転入力端子２の電位が非反転入
力端子３の電位よりも低ければ、出力端子４はＰ−ＭＯ
Ｓ３７を介して電源端子５に接続され、反転入力端子２
の電位が非反転入力端子３の電位よりも高ければ、出力
端子４はＮ−ＭＯＳ３８を介して接地端子５に接続され
ることになるが、通常の使用状態において、出力端子４
と反転入力端子２とを接続することにより負帰還がかけ
られることが多いので、出力端子４は、電源電位若しく
は接地電位に飽和することなく、反転入力端子２および
非反転入力端子３に供給される信号のレベルに応じた電
圧が現れる。
すなわち活性状態の場合、ＮチャネルＭＯＳトランジス
タ（以下、Ｎ−ＭＯＳという）１８がオンし、Ｎ−ＭＯ
Ｓ１９がオフするので、ダイオード接続のＰチャネルＭ
ＯＳトランジスタ（以下、Ｐ−ＭＯＳという）１７およ
びＮ−ＭＯＳ２０からなるバイアス部に電流が流れ、バ
イアス電圧がＮ−ＭＯＳ２１、２７のゲートに供給され
る。これにより、Ｐ−ＭＯＳ２２、２３およびＮ−ＭＯ
Ｓ２１、２４、２５からなる差動増幅器に定電流が供給
され、接点５３には、反転入力端子２および非反転入力
端子３に供給される入力信号のレベルに応じた電圧が現
れる。一方、Ｐ−ＭＯＳ２８およびＮ−ＭＯＳ３４はオ
フし、Ｐ−ＭＯＳ３２はオンしているので、Ｐ−ＭＯＳ
２６およびＮ−ＭＯＳ２７からなる第１の出力回路、Ｐ
−ＭＯＳ２９およびＮ−ＭＯＳ３０からなる第２の出力
回路、Ｐ−ＭＯＳ３１およびＮ−ＭＯＳ３３からなる第
３の出力回路、Ｐ−ＭＯＳ３５およびＮ−ＭＯＳ３６か
らなる第４の出力回路、Ｐ−ＭＯＳ３７およびＮ−ＭＯ
Ｓ３８からなる第５の出力回路を介して、接点５３の電
圧レベルに応じた信号が出力端子４から出力されること
になる。これにより、反転入力端子２の電位が非反転入
力端子３の電位よりも低ければ、出力端子４はＰ−ＭＯ
Ｓ３７を介して電源端子５に接続され、反転入力端子２
の電位が非反転入力端子３の電位よりも高ければ、出力
端子４はＮ−ＭＯＳ３８を介して接地端子５に接続され
ることになるが、通常の使用状態において、出力端子４
と反転入力端子２とを接続することにより負帰還がかけ
られることが多いので、出力端子４は、電源電位若しく
は接地電位に飽和することなく、反転入力端子２および
非反転入力端子３に供給される信号のレベルに応じた電
圧が現れる。
【０００５】次に、制御信号がハイレベルである場合、
すなわち非活性状態である場合を説明する。制御信号が
ハイレベルであると、Ｎ−ＭＯＳ３４がオンするため接
点５１は接地され、これにより、Ｐ−ＭＯＳ３５がオン
し、Ｐ−ＭＯＳ３７がオフする。つまり、出力端子４は
電源端子５と切り離される。また、Ｐ−ＭＯＳ２８がオ
ンするため接点４９は電源電位となり、これによって、
Ｎ−ＭＯＳ３０がオンし、Ｎ−ＭＯＳ３８がオフする。
つまり、出力端子４は接地端子６とも切り離される。こ
のように、第５の出力回路を構成するトランジスタであ
る、Ｐ−ＭＯＳ３７およびＮ−ＭＯＳ３８がともにオフ
するので、出力端子４はハイインピーダンス状態とな
る。この時、接点５０は接地されているのでＰ−ＭＯＳ
３１はオンしているが、Ｐ−ＭＯＳ３２がオフとなって
いるので、Ｐ−ＭＯＳ３１およびＮ−ＭＯＳ３４を介し
て電源端子５から接地端子６へ貫通電流が流れることは
ない。一方、バイアス部は、Ｎ−ＭＯＳ１９のオンによ
り接点４８が接地されるため動作を停止する。これによ
り、反転入力端子２および非反転入力端子３にいかなる
信号を供給してもＮ−ＭＯＳ２１、２７は電流を流さな
くなり、またＮ−ＭＯＳ１８がオフするのでバイアス部
も完全にカットオフ状態となる。このように、非活性状
態であれば、反転入力端子２および非反転入力端子３に
供給される信号のレベルにかかわらず、出力端子４はハ
イインピーダンス状態となるので次段に接続される回路
と切り離されるとともに、電源端子５から接地端子６へ
の電流経路がすべて遮断されるので消費電力をほとんど
ゼロにすることができる。
すなわち非活性状態である場合を説明する。制御信号が
ハイレベルであると、Ｎ−ＭＯＳ３４がオンするため接
点５１は接地され、これにより、Ｐ−ＭＯＳ３５がオン
し、Ｐ−ＭＯＳ３７がオフする。つまり、出力端子４は
電源端子５と切り離される。また、Ｐ−ＭＯＳ２８がオ
ンするため接点４９は電源電位となり、これによって、
Ｎ−ＭＯＳ３０がオンし、Ｎ−ＭＯＳ３８がオフする。
つまり、出力端子４は接地端子６とも切り離される。こ
のように、第５の出力回路を構成するトランジスタであ
る、Ｐ−ＭＯＳ３７およびＮ−ＭＯＳ３８がともにオフ
するので、出力端子４はハイインピーダンス状態とな
る。この時、接点５０は接地されているのでＰ−ＭＯＳ
３１はオンしているが、Ｐ−ＭＯＳ３２がオフとなって
いるので、Ｐ−ＭＯＳ３１およびＮ−ＭＯＳ３４を介し
て電源端子５から接地端子６へ貫通電流が流れることは
ない。一方、バイアス部は、Ｎ−ＭＯＳ１９のオンによ
り接点４８が接地されるため動作を停止する。これによ
り、反転入力端子２および非反転入力端子３にいかなる
信号を供給してもＮ−ＭＯＳ２１、２７は電流を流さな
くなり、またＮ−ＭＯＳ１８がオフするのでバイアス部
も完全にカットオフ状態となる。このように、非活性状
態であれば、反転入力端子２および非反転入力端子３に
供給される信号のレベルにかかわらず、出力端子４はハ
イインピーダンス状態となるので次段に接続される回路
と切り離されるとともに、電源端子５から接地端子６へ
の電流経路がすべて遮断されるので消費電力をほとんど
ゼロにすることができる。
【０００６】次に、制御入力端子１に供給される制御信
号の変化の前後における演算増幅器４０００の動作の様
子を、タイミング図である図５を用いて説明する。ま
ず、制御信号がローレベルであるとき（期間Ｔ１０）、
すなわち活性状態においては、接点４９、５１および出
力端子４は、反転入力端子２および非反転入力端子３に
供給される入力信号のレベルに基づく電位となってい
る。その後、タイミングｔ１３において制御入力端子１
に供給される制御信号がハイレベルに変化すると、それ
に応じて内部制御信号２０１および２０２も反転する
が、内部制御信号２０２はインバータ２００を介した信
号であるので、図５に示すように内部制御信号２０１よ
りも反転するのが遅れる。その結果、接点４９が電源電
位に上昇するよりも早く接点５１が接地されるので、Ｐ
−ＭＯＳ３７とＮ−ＭＯＳ３８とでは、Ｐ−ＭＯＳ３７
が先にオフすることになり、かかる時点ではまだＮ−Ｍ
ＯＳ３８は入力信号のレベルに応じて導通しているの
で、出力端子４はいったん接地電位に下がってからハイ
インピーダンス状態となる。その後、制御信号がハイレ
ベルである間（非活性状態）はハイインピーダンス状態
を保つ（期間Ｔ１１）。タイミングｔ１４において制御
信号が再びローレベルに変化すると、内部制御信号２０
１、２０２も反転するが、前述のとおりインバータ２０
０の存在により内部制御信号２０２の反転は遅れる。そ
の結果、接点４９が電源電位に保たれたまま、すなわち
Ｐ−ＭＯＳ３１がオンしたままの状態で先にＮ−ＭＯＳ
３２がオンし、且つＮ−ＭＯＳ３４がオフするので、接
点５１は電源電位まで上昇する。これにより接点５２は
接地電位となり、Ｐ−ＭＯＳ３７はオンするが、Ｎ−Ｍ
ＯＳ３８はまだオフしている。すなわち、タイミングｔ
１４においては、入力信号のレベルにかかわらず、Ｎ−
ＭＯＳ３８がオフした状態のままでＰ−ＭＯＳ３７がオ
ンすることになり、したがって、図５に示すように出力
端子４はいったん電源電位まで上昇することになる。そ
の後、Ｐ−ＭＯＳ２８がオフして接点４９の電位は入力
信号に応じたものとなるので、出力端子４も同様に入力
信号に応じたものとなる。
号の変化の前後における演算増幅器４０００の動作の様
子を、タイミング図である図５を用いて説明する。ま
ず、制御信号がローレベルであるとき（期間Ｔ１０）、
すなわち活性状態においては、接点４９、５１および出
力端子４は、反転入力端子２および非反転入力端子３に
供給される入力信号のレベルに基づく電位となってい
る。その後、タイミングｔ１３において制御入力端子１
に供給される制御信号がハイレベルに変化すると、それ
に応じて内部制御信号２０１および２０２も反転する
が、内部制御信号２０２はインバータ２００を介した信
号であるので、図５に示すように内部制御信号２０１よ
りも反転するのが遅れる。その結果、接点４９が電源電
位に上昇するよりも早く接点５１が接地されるので、Ｐ
−ＭＯＳ３７とＮ−ＭＯＳ３８とでは、Ｐ−ＭＯＳ３７
が先にオフすることになり、かかる時点ではまだＮ−Ｍ
ＯＳ３８は入力信号のレベルに応じて導通しているの
で、出力端子４はいったん接地電位に下がってからハイ
インピーダンス状態となる。その後、制御信号がハイレ
ベルである間（非活性状態）はハイインピーダンス状態
を保つ（期間Ｔ１１）。タイミングｔ１４において制御
信号が再びローレベルに変化すると、内部制御信号２０
１、２０２も反転するが、前述のとおりインバータ２０
０の存在により内部制御信号２０２の反転は遅れる。そ
の結果、接点４９が電源電位に保たれたまま、すなわち
Ｐ−ＭＯＳ３１がオンしたままの状態で先にＮ−ＭＯＳ
３２がオンし、且つＮ−ＭＯＳ３４がオフするので、接
点５１は電源電位まで上昇する。これにより接点５２は
接地電位となり、Ｐ−ＭＯＳ３７はオンするが、Ｎ−Ｍ
ＯＳ３８はまだオフしている。すなわち、タイミングｔ
１４においては、入力信号のレベルにかかわらず、Ｎ−
ＭＯＳ３８がオフした状態のままでＰ−ＭＯＳ３７がオ
ンすることになり、したがって、図５に示すように出力
端子４はいったん電源電位まで上昇することになる。そ
の後、Ｐ−ＭＯＳ２８がオフして接点４９の電位は入力
信号に応じたものとなるので、出力端子４も同様に入力
信号に応じたものとなる。
【０００７】
【発明が解決しようとする課題】このように、上述した
従来の演算増幅器においては、制御入力端子１に供給さ
れる制御信号の変化により、活性状態から非活性状態に
変化するときには出力端子４が接地電位まで下がり、逆
に非活性状態から活性状態に変化するときには電源電位
まで上がるように動作する。したがって、出力端子４に
接続される次段の回路は、反転入力端子２および非反転
入力端子３に供給される入力信号のレベルとは無関係
に、演算増幅器４０００が非活性状態となる度にローレ
ベルの信号を受け、活性状態となる度にハイレベルの信
号を受けるので、かかる次段の回路が誤動作を起こすお
それがある。
従来の演算増幅器においては、制御入力端子１に供給さ
れる制御信号の変化により、活性状態から非活性状態に
変化するときには出力端子４が接地電位まで下がり、逆
に非活性状態から活性状態に変化するときには電源電位
まで上がるように動作する。したがって、出力端子４に
接続される次段の回路は、反転入力端子２および非反転
入力端子３に供給される入力信号のレベルとは無関係
に、演算増幅器４０００が非活性状態となる度にローレ
ベルの信号を受け、活性状態となる度にハイレベルの信
号を受けるので、かかる次段の回路が誤動作を起こすお
それがある。
【０００８】そのため、次段の回路は、かかる出力信号
の変化によって誤動作しないよう構成する必要がある
が、演算増幅器４０００が非活性状態に変わる時と、活
性状態に変わる時とでは、出力端子４から一時的に出力
される信号は前述のとおり異なるので、このような演算
増幅器に対して誤動作しないようにするためには、次段
の回路は複雑なものとならざるを得なかった。
の変化によって誤動作しないよう構成する必要がある
が、演算増幅器４０００が非活性状態に変わる時と、活
性状態に変わる時とでは、出力端子４から一時的に出力
される信号は前述のとおり異なるので、このような演算
増幅器に対して誤動作しないようにするためには、次段
の回路は複雑なものとならざるを得なかった。
【０００９】したがって、本発明の目的は、活性状態か
ら非活性状態に変化する場合も、非活性状態から活性状
態に変化する場合も、出力端子から一時的に出力される
信号が同電位となる演算増幅器を提供することにある。
ら非活性状態に変化する場合も、非活性状態から活性状
態に変化する場合も、出力端子から一時的に出力される
信号が同電位となる演算増幅器を提供することにある。
【００１０】
【課題を解決するための手段】本発明の演算増幅器は、
制御入力端子から入力される制御信号のレベルに基づ
き、活性状態から非活性状態に移行する際、および非活
性状態から活性状態に移行する際に出力端子から出力さ
れる信号のレベルを制御する制御シーケンス部を備えて
いる。
制御入力端子から入力される制御信号のレベルに基づ
き、活性状態から非活性状態に移行する際、および非活
性状態から活性状態に移行する際に出力端子から出力さ
れる信号のレベルを制御する制御シーケンス部を備えて
いる。
【００１１】これにより、活性状態から非活性状態に移
行する際に出力端子から出力される信号のレベルも、非
活性状態から活性状態に移行する際に出力される信号の
レベルも、かかる制御シーケンス部により任意に設定す
ることができるので、活性状態から非活性状態に変化す
る場合と、非活性状態から活性状態に変化する場合と
で、出力端子から出力される信号のレベルを同電位とす
ることができ、かかる出力信号を受ける次段の回路が誤
動作を起こしにくくなる。
行する際に出力端子から出力される信号のレベルも、非
活性状態から活性状態に移行する際に出力される信号の
レベルも、かかる制御シーケンス部により任意に設定す
ることができるので、活性状態から非活性状態に変化す
る場合と、非活性状態から活性状態に変化する場合と
で、出力端子から出力される信号のレベルを同電位とす
ることができ、かかる出力信号を受ける次段の回路が誤
動作を起こしにくくなる。
【００１２】
【実施例】以下、本発明の実施例につき図面を参照して
説明する。
説明する。
【００１３】図１は、本発明の一実施例による演算増幅
器１０００の回路図であり、従来の演算増幅器４０００
と同じ部分には同一の番号を付してある。本実施例によ
る演算増幅器１０００は、従来の演算増幅器４０００に
制御シーケンス部１００を付加したものであり、かかる
制御シーケンス部１００により、演算増幅器１０００が
活性状態から非活性状態に、および非活性状態から活性
状態に移行する際の内部制御信号の変化の順序を制御
し、これにより演算増幅器１０００が活性状態から非活
性状態に移行する際も、非活性状態から活性状態に移行
する際も、出力端子４から一時的に出力される信号が同
電位となるようにしたものである。
器１０００の回路図であり、従来の演算増幅器４０００
と同じ部分には同一の番号を付してある。本実施例によ
る演算増幅器１０００は、従来の演算増幅器４０００に
制御シーケンス部１００を付加したものであり、かかる
制御シーケンス部１００により、演算増幅器１０００が
活性状態から非活性状態に、および非活性状態から活性
状態に移行する際の内部制御信号の変化の順序を制御
し、これにより演算増幅器１０００が活性状態から非活
性状態に移行する際も、非活性状態から活性状態に移行
する際も、出力端子４から一時的に出力される信号が同
電位となるようにしたものである。
【００１４】図１に示すとおり、制御シーケンス部１０
０は３つのインバータからなり、これらインバータの入
力部は制御入力端子１に共通に接続されている。以下、
Ｐ−ＭＯＳ１１、Ｎ−ＭＯＳ１２および抵抗４１からな
るインバータを「第１シーケンス部」、Ｐ−ＭＯＳ１
３、Ｎ−ＭＯＳ１４および抵抗４２、４３からなるイン
バータを「第２シーケンス部」、Ｐ−ＭＯＳ１５、Ｎ−
ＭＯＳ１６および抵抗４４からなるインバータを「第３
シーケンス部」という。図のように、第１シーケンス部
は内部制御信号４５を出力し、第２シーケンス部は内部
制御信号４６を出力し、第３シーケンス部は内部制御信
号４７を出力する。内部制御信号４５はＮ−ＭＯＳ１８
およびインバータ３９に供給され、内部制御信号４６は
Ｐ−ＭＯＳ２８に供給され、内部制御信号４７はインバ
ータ４０を介してＰ−ＭＯＳ３２およびＮ−ＭＯＳ３４
に供給されている。これによって、以下に詳述するが、
第１シーケンス部はバイアス部を制御し、第２シーケン
ス部は間接的にＮ−ＭＯＳ３８を制御し、第３シーケン
ス部は間接的にＰ−ＭＯＳ３７を制御することになる。
また、本実施例による演算増幅器１０００は、従来の演
算増幅器４０００と同様、制御信号入力端子１に入力さ
れる制御信号がローレベルであれば通常動作を行い（活
性状態）、ハイレベルであれば動作を停止する（非活性
状態）ので、以下、制御信号がローレベルである場合
と、ハイレベルである場合とに分けて動作を説明する。
０は３つのインバータからなり、これらインバータの入
力部は制御入力端子１に共通に接続されている。以下、
Ｐ−ＭＯＳ１１、Ｎ−ＭＯＳ１２および抵抗４１からな
るインバータを「第１シーケンス部」、Ｐ−ＭＯＳ１
３、Ｎ−ＭＯＳ１４および抵抗４２、４３からなるイン
バータを「第２シーケンス部」、Ｐ−ＭＯＳ１５、Ｎ−
ＭＯＳ１６および抵抗４４からなるインバータを「第３
シーケンス部」という。図のように、第１シーケンス部
は内部制御信号４５を出力し、第２シーケンス部は内部
制御信号４６を出力し、第３シーケンス部は内部制御信
号４７を出力する。内部制御信号４５はＮ−ＭＯＳ１８
およびインバータ３９に供給され、内部制御信号４６は
Ｐ−ＭＯＳ２８に供給され、内部制御信号４７はインバ
ータ４０を介してＰ−ＭＯＳ３２およびＮ−ＭＯＳ３４
に供給されている。これによって、以下に詳述するが、
第１シーケンス部はバイアス部を制御し、第２シーケン
ス部は間接的にＮ−ＭＯＳ３８を制御し、第３シーケン
ス部は間接的にＰ−ＭＯＳ３７を制御することになる。
また、本実施例による演算増幅器１０００は、従来の演
算増幅器４０００と同様、制御信号入力端子１に入力さ
れる制御信号がローレベルであれば通常動作を行い（活
性状態）、ハイレベルであれば動作を停止する（非活性
状態）ので、以下、制御信号がローレベルである場合
と、ハイレベルである場合とに分けて動作を説明する。
【００１５】まず、制御信号がローレベルである場合、
すなわち活性状態の場合、内部制御信号４５、４６およ
び４７はすべてハイレベルである。これにより、Ｎ−Ｍ
ＯＳ１８がオン、Ｎ−ＭＯＳ１９がオフであるので、ダ
イオード接続のＰ−ＭＯＳ１７およびＮ−ＭＯＳ２０か
らなるバイアス部に電流が流れ、バイアス電圧がＮ−Ｍ
ＯＳ２１、２７のゲートに供給される。これにより、Ｐ
−ＭＯＳ２２、２３およびＮ−ＭＯＳ２１、２４、２５
からなる差動増幅器に定電流が供給され、接点５３に
は、反転入力端子２および非反転入力端子３に供給され
る入力信号のレベルに応じた電圧が現れる。また、Ｐ−
ＭＯＳ２８およびＮ−ＭＯＳ３４はオフし、Ｐ−ＭＯＳ
３２はオンしているので、Ｐ−ＭＯＳ２６およびＮ−Ｍ
ＯＳ２７からなる第１の出力回路、Ｐ−ＭＯＳ２９およ
びＮ−ＭＯＳ３０からなる第２の出力回路、Ｐ−ＭＯＳ
３１およびＮ−ＭＯＳ３３からなる第３の出力回路、Ｐ
−ＭＯＳ３５およびＮ−ＭＯＳ３６からなる第４の出力
回路、Ｐ−ＭＯＳ３７およびＮ−ＭＯＳ３８からなる第
５の出力回路を介して、接点５３の電圧レベルに応じた
信号が出力端子４から出力されることになる。これによ
り、反転入力端子２の電位が非反転入力端子３の電位よ
りも低ければ、出力端子４はＰ−ＭＯＳ３７を介して電
源端子５に接続され、反転入力端子２の電位が非反転入
力端子３の電位よりも高ければ、出力端子４はＮ−ＭＯ
Ｓ３８を介して接地端子５に接続されることになるが、
通常の使用状態において、出力端子４と反転入力端子２
とを接続することにより負帰還がかけられることが多い
ので、出力端子４は、電源電位若しくは接地電位に飽和
することなく、反転入力端子２および非反転入力端子３
に供給される信号のレベルに応じた電圧が現れる。
すなわち活性状態の場合、内部制御信号４５、４６およ
び４７はすべてハイレベルである。これにより、Ｎ−Ｍ
ＯＳ１８がオン、Ｎ−ＭＯＳ１９がオフであるので、ダ
イオード接続のＰ−ＭＯＳ１７およびＮ−ＭＯＳ２０か
らなるバイアス部に電流が流れ、バイアス電圧がＮ−Ｍ
ＯＳ２１、２７のゲートに供給される。これにより、Ｐ
−ＭＯＳ２２、２３およびＮ−ＭＯＳ２１、２４、２５
からなる差動増幅器に定電流が供給され、接点５３に
は、反転入力端子２および非反転入力端子３に供給され
る入力信号のレベルに応じた電圧が現れる。また、Ｐ−
ＭＯＳ２８およびＮ−ＭＯＳ３４はオフし、Ｐ−ＭＯＳ
３２はオンしているので、Ｐ−ＭＯＳ２６およびＮ−Ｍ
ＯＳ２７からなる第１の出力回路、Ｐ−ＭＯＳ２９およ
びＮ−ＭＯＳ３０からなる第２の出力回路、Ｐ−ＭＯＳ
３１およびＮ−ＭＯＳ３３からなる第３の出力回路、Ｐ
−ＭＯＳ３５およびＮ−ＭＯＳ３６からなる第４の出力
回路、Ｐ−ＭＯＳ３７およびＮ−ＭＯＳ３８からなる第
５の出力回路を介して、接点５３の電圧レベルに応じた
信号が出力端子４から出力されることになる。これによ
り、反転入力端子２の電位が非反転入力端子３の電位よ
りも低ければ、出力端子４はＰ−ＭＯＳ３７を介して電
源端子５に接続され、反転入力端子２の電位が非反転入
力端子３の電位よりも高ければ、出力端子４はＮ−ＭＯ
Ｓ３８を介して接地端子５に接続されることになるが、
通常の使用状態において、出力端子４と反転入力端子２
とを接続することにより負帰還がかけられることが多い
ので、出力端子４は、電源電位若しくは接地電位に飽和
することなく、反転入力端子２および非反転入力端子３
に供給される信号のレベルに応じた電圧が現れる。
【００１６】次に、制御信号がハイレベルである場合、
すなわち非活性状態の場合は、内部制御信号４５、４６
および４７はすべてローレベルとなる。これにより、Ｎ
−ＭＯＳ１８がオフ、Ｎ−ＭＯＳ１９がオンとなるの
で、バイアス部に流れる電流は遮断され、接点４８は接
地される。したがって、差動増幅器および第１の出力回
路には電流が流れなくなる。さらに、Ｎ−ＭＯＳ３４が
オンするためＰ−ＭＯＳ３７がオフし、出力端子４は電
源端子５と切り離されるとともに、Ｐ−ＭＯＳ２８がオ
ンするためＮ−ＭＯＳ３８がオフし、出力端子４は接地
端子６とも切り離される。このように、第５の出力回路
を構成するトランジスタである、Ｐ−ＭＯＳ３７および
Ｎ−ＭＯＳ３８がともにオフするので、出力端子４はハ
イインピーダンス状態となる。この時、接点５０は接地
されているのでＰ−ＭＯＳ３１はオンしているが、Ｐ−
ＭＯＳ３２がオフであるので、Ｐ−ＭＯＳ３１およびＮ
−ＭＯＳ３４を介して電源端子５から接地端子６へ貫通
電流が流れることはない。このように、非活性状態であ
れば、反転入力端子２および非反転入力端子３に供給さ
れる信号のレベルにかかわらず、出力端子４はハイイン
ピーダンス状態となるので次段に接続される回路と切り
離されるとともに、電源端子５から接地端子６への電流
経路がすべて遮断されるので消費電力をほとんどゼロに
することができる。
すなわち非活性状態の場合は、内部制御信号４５、４６
および４７はすべてローレベルとなる。これにより、Ｎ
−ＭＯＳ１８がオフ、Ｎ−ＭＯＳ１９がオンとなるの
で、バイアス部に流れる電流は遮断され、接点４８は接
地される。したがって、差動増幅器および第１の出力回
路には電流が流れなくなる。さらに、Ｎ−ＭＯＳ３４が
オンするためＰ−ＭＯＳ３７がオフし、出力端子４は電
源端子５と切り離されるとともに、Ｐ−ＭＯＳ２８がオ
ンするためＮ−ＭＯＳ３８がオフし、出力端子４は接地
端子６とも切り離される。このように、第５の出力回路
を構成するトランジスタである、Ｐ−ＭＯＳ３７および
Ｎ−ＭＯＳ３８がともにオフするので、出力端子４はハ
イインピーダンス状態となる。この時、接点５０は接地
されているのでＰ−ＭＯＳ３１はオンしているが、Ｐ−
ＭＯＳ３２がオフであるので、Ｐ−ＭＯＳ３１およびＮ
−ＭＯＳ３４を介して電源端子５から接地端子６へ貫通
電流が流れることはない。このように、非活性状態であ
れば、反転入力端子２および非反転入力端子３に供給さ
れる信号のレベルにかかわらず、出力端子４はハイイン
ピーダンス状態となるので次段に接続される回路と切り
離されるとともに、電源端子５から接地端子６への電流
経路がすべて遮断されるので消費電力をほとんどゼロに
することができる。
【００１７】以下、制御信号の変化の前後における演算
増幅器１０００の動作の様子を、タイミング図である図
２を用いて説明するが、その前に、第１、第２および第
３シーケンス部について説明する。
増幅器１０００の動作の様子を、タイミング図である図
２を用いて説明するが、その前に、第１、第２および第
３シーケンス部について説明する。
【００１８】第１シーケンス部は、図１にあるとおり、
接地側にのみ抵抗４１が接続されている。このため、制
御入力端子１に供給される制御信号がハイレベルからロ
ーレベルに変化したときは、内部制御信号４５は速やか
にハイレベルに反転するが、ローレベルからハイレベル
に変化したときには、抵抗４１の抵抗値と、Ｎ−ＭＯＳ
１８およびインバータ３９の入力容量や配線容量にもと
づく時定数をもってローレベルに反転することになる。
また、第２シーケンス部は、電源側に抵抗４２が、接地
側に抵抗４３がそれぞれ接続されているので、内部制御
信号４６がハイレベルに反転するときは、抵抗４２の抵
抗値と、Ｐ−ＭＯＳ２８の入力容量および配線容量にも
とづく時定数をもって反転し、ローレベルに反転すると
きは、抵抗４３の抵抗値と、Ｐ−ＭＯＳ２８の入力容量
および配線容量にもとづく時定数をもって反転すること
になる。さらに、第３シーケンス部は、電源端子側にの
み抵抗４４が接続されているので、内部制御信号４７が
ローレベルに反転するときは速やかに反転するが、ハイ
レベルに反転するときには、インバータ４０の入力容量
および配線容量にもとづく時定数をもって反転すること
になる。したがって、第１、第２および第３シーケンス
部とも、抵抗値の設定により、ハイレベルからローレベ
ルへの反転およびローレベルからハイレベルへの反転そ
れぞれの反転速度を任意に設定することができる。
接地側にのみ抵抗４１が接続されている。このため、制
御入力端子１に供給される制御信号がハイレベルからロ
ーレベルに変化したときは、内部制御信号４５は速やか
にハイレベルに反転するが、ローレベルからハイレベル
に変化したときには、抵抗４１の抵抗値と、Ｎ−ＭＯＳ
１８およびインバータ３９の入力容量や配線容量にもと
づく時定数をもってローレベルに反転することになる。
また、第２シーケンス部は、電源側に抵抗４２が、接地
側に抵抗４３がそれぞれ接続されているので、内部制御
信号４６がハイレベルに反転するときは、抵抗４２の抵
抗値と、Ｐ−ＭＯＳ２８の入力容量および配線容量にも
とづく時定数をもって反転し、ローレベルに反転すると
きは、抵抗４３の抵抗値と、Ｐ−ＭＯＳ２８の入力容量
および配線容量にもとづく時定数をもって反転すること
になる。さらに、第３シーケンス部は、電源端子側にの
み抵抗４４が接続されているので、内部制御信号４７が
ローレベルに反転するときは速やかに反転するが、ハイ
レベルに反転するときには、インバータ４０の入力容量
および配線容量にもとづく時定数をもって反転すること
になる。したがって、第１、第２および第３シーケンス
部とも、抵抗値の設定により、ハイレベルからローレベ
ルへの反転およびローレベルからハイレベルへの反転そ
れぞれの反転速度を任意に設定することができる。
【００１９】次に、制御信号の変化の前後における演算
増幅器１０００の動作の様子を説明する。図２におい
て、まず、制御信号がローレベルであるとき（期間Ｔ
１）、すなわち活性状態においては、接点４９、５１お
よび出力端子４は、反転入力端子２および非反転入力端
子３に供給される入力信号のレベルに基づく電位となっ
ている。また、接点４８にはバイアス電圧が現れてい
る。その後、タイミングｔ１において制御入力端子１に
供給される制御信号がハイレベルに変化すると、それに
応じて内部制御信号４５、４６および４７はローレベル
に反転するが、説明したように、これら内部制御信号４
５、４６および４７が反転する速度は抵抗値の設定によ
り任意であるので、内部制御信号４５、４６および４７
がハイレベルからローレベルに反転する時間を、それぞ
れＴａ１、Ｔａ２およびＴａ３とし、Ｔａ１＞Ｔａ２＞
Ｔａ３となるように抵抗４１および４３の抵抗値を設定
すれば、図２に示すように、内部制御信号４７、４６、
４５の順でローレベルに変化する。ここで、インバータ
３９および４０の反転速度を、第１、第２および第３シ
ーケンス部の反転速度より十分速くなるよう設定する
と、まずはじめにＰ−ＭＯＳ３２がオフ、Ｎ−ＭＯＳ３
６がオンとなる。これにより、接点５１は接地され、接
点５２がハイレベルとなるので、Ｐ−ＭＯＳ３７はオフ
する。しかしながら、この時まだ内部制御信号４５と４
６は完全にローレベルに反転していないので、接点５０
には反転入力端子２および非反転入力端子３に入力され
る入力信号のレベルに応じた電圧が現れている。つま
り、この時点ではＮ−ＭＯＳ３８は、入力信号のレベル
に応じて導通しており、したがって出力端子４は接地電
位に下げられる。続いて内部制御信号４６がローレベル
に反転し、Ｐ−ＭＯＳ２８がオンするので、Ｎ−ＭＯＳ
３８がオフする。これにより、出力端子４はハイインピ
ーダンス状態となる。さらに続いて、内部制御信号４５
がローレベルとなるとバイアス部は動作を停止し、制御
入力端子１に供給される制御信号がハイレベルである間
（期間Ｔ２）、かかる状態を保持する。その後、タイミ
ングｔ２において制御信号が再びローレベルに変化する
と、内部制御信号４５、４６および４７もハイレベルに
反転するが、前述のように、これら内部制御信号４５、
４６および４７が反転する速度は抵抗値により決定され
るので、内部制御信号４５、４６および４７がハイレベ
ルに反転する時間を、それぞれＴｂ１、Ｔｂ２およびＴ
ｂ３とし、Ｔｂ１＜Ｔｂ２＜Ｔｂ３となるように抵抗４
２および４４の抵抗値を設定すれば、図２に示すよう
に、内部制御信号４５、４６、４７の順でハイレベルに
なる。したがって、まずはじめにバイアス部に電流が流
れ、これにより差動増幅器に電流が流れるので、接点５
３の電位は入力信号のレベルに応じたものとなる。次
に、内部制御信号４６がハイレベルに反転し、Ｐ−ＭＯ
Ｓ２８がオフするが、この時すでに接点５３には入力信
号のレベルの応じた電位が現れているので、接点４９の
電位も入力信号のレベルに応じたものとなる。これによ
り、Ｎ−ＭＯＳ３８は入力信号のレベルに応じて導通す
るが、この時点ではまだ内部制御信号４７はハイレベル
であり、Ｐ−ＭＯＳ３７がオフ状態であるので、出力端
子４はハイインピーダンス状態から接地電位に変化す
る。続いて、内部制御信号４７がハイレベルとなり、接
点５１および５２も入力信号のレベルに応じた電位とな
るので、これに応じてＰ−ＭＯＳ３７も導通し、したが
って、出力端子４からの出力も入力信号のレベルに応じ
たものとなる。
増幅器１０００の動作の様子を説明する。図２におい
て、まず、制御信号がローレベルであるとき（期間Ｔ
１）、すなわち活性状態においては、接点４９、５１お
よび出力端子４は、反転入力端子２および非反転入力端
子３に供給される入力信号のレベルに基づく電位となっ
ている。また、接点４８にはバイアス電圧が現れてい
る。その後、タイミングｔ１において制御入力端子１に
供給される制御信号がハイレベルに変化すると、それに
応じて内部制御信号４５、４６および４７はローレベル
に反転するが、説明したように、これら内部制御信号４
５、４６および４７が反転する速度は抵抗値の設定によ
り任意であるので、内部制御信号４５、４６および４７
がハイレベルからローレベルに反転する時間を、それぞ
れＴａ１、Ｔａ２およびＴａ３とし、Ｔａ１＞Ｔａ２＞
Ｔａ３となるように抵抗４１および４３の抵抗値を設定
すれば、図２に示すように、内部制御信号４７、４６、
４５の順でローレベルに変化する。ここで、インバータ
３９および４０の反転速度を、第１、第２および第３シ
ーケンス部の反転速度より十分速くなるよう設定する
と、まずはじめにＰ−ＭＯＳ３２がオフ、Ｎ−ＭＯＳ３
６がオンとなる。これにより、接点５１は接地され、接
点５２がハイレベルとなるので、Ｐ−ＭＯＳ３７はオフ
する。しかしながら、この時まだ内部制御信号４５と４
６は完全にローレベルに反転していないので、接点５０
には反転入力端子２および非反転入力端子３に入力され
る入力信号のレベルに応じた電圧が現れている。つま
り、この時点ではＮ−ＭＯＳ３８は、入力信号のレベル
に応じて導通しており、したがって出力端子４は接地電
位に下げられる。続いて内部制御信号４６がローレベル
に反転し、Ｐ−ＭＯＳ２８がオンするので、Ｎ−ＭＯＳ
３８がオフする。これにより、出力端子４はハイインピ
ーダンス状態となる。さらに続いて、内部制御信号４５
がローレベルとなるとバイアス部は動作を停止し、制御
入力端子１に供給される制御信号がハイレベルである間
（期間Ｔ２）、かかる状態を保持する。その後、タイミ
ングｔ２において制御信号が再びローレベルに変化する
と、内部制御信号４５、４６および４７もハイレベルに
反転するが、前述のように、これら内部制御信号４５、
４６および４７が反転する速度は抵抗値により決定され
るので、内部制御信号４５、４６および４７がハイレベ
ルに反転する時間を、それぞれＴｂ１、Ｔｂ２およびＴ
ｂ３とし、Ｔｂ１＜Ｔｂ２＜Ｔｂ３となるように抵抗４
２および４４の抵抗値を設定すれば、図２に示すよう
に、内部制御信号４５、４６、４７の順でハイレベルに
なる。したがって、まずはじめにバイアス部に電流が流
れ、これにより差動増幅器に電流が流れるので、接点５
３の電位は入力信号のレベルに応じたものとなる。次
に、内部制御信号４６がハイレベルに反転し、Ｐ−ＭＯ
Ｓ２８がオフするが、この時すでに接点５３には入力信
号のレベルの応じた電位が現れているので、接点４９の
電位も入力信号のレベルに応じたものとなる。これによ
り、Ｎ−ＭＯＳ３８は入力信号のレベルに応じて導通す
るが、この時点ではまだ内部制御信号４７はハイレベル
であり、Ｐ−ＭＯＳ３７がオフ状態であるので、出力端
子４はハイインピーダンス状態から接地電位に変化す
る。続いて、内部制御信号４７がハイレベルとなり、接
点５１および５２も入力信号のレベルに応じた電位とな
るので、これに応じてＰ−ＭＯＳ３７も導通し、したが
って、出力端子４からの出力も入力信号のレベルに応じ
たものとなる。
【００２０】このように、本実施例による演算増幅器１
０００は、制御シーケンス部１００を備えることによ
り、活性状態から非活性状態に移行するときも、非活性
状態から活性状態に移行するときも、いずれの場合も出
力端子４は接地電位まで下げられるので、次段に接続さ
れる回路が誤動作を起こしにくく、また、かかる移行に
ともなって出力される接地電位の信号により誤動作しな
いよう次段の回路を構成する場合でも、非活性状態に移
行する場合と活性状態に移行する場合とで差がないの
で、これに対応できるよう構成するのは比較的容易であ
り、したがって、次段の回路が特別に複雑となることも
ない。
０００は、制御シーケンス部１００を備えることによ
り、活性状態から非活性状態に移行するときも、非活性
状態から活性状態に移行するときも、いずれの場合も出
力端子４は接地電位まで下げられるので、次段に接続さ
れる回路が誤動作を起こしにくく、また、かかる移行に
ともなって出力される接地電位の信号により誤動作しな
いよう次段の回路を構成する場合でも、非活性状態に移
行する場合と活性状態に移行する場合とで差がないの
で、これに対応できるよう構成するのは比較的容易であ
り、したがって、次段の回路が特別に複雑となることも
ない。
【００２１】また、非活性状態において、出力端子４を
ハイインピーダンス状態とするだけでよく、バイアス部
の動作を停止させて消費電力の低減を図る必要がない場
合には、第１シーケンス部を省略することもできる。
ハイインピーダンス状態とするだけでよく、バイアス部
の動作を停止させて消費電力の低減を図る必要がない場
合には、第１シーケンス部を省略することもできる。
【００２２】次に、本発明の他の実施例による演算増幅
器について説明する。
器について説明する。
【００２３】図３は、本実施例による演算増幅器３００
０の回路図であり、従来の演算増幅器４０００若しくは
前述の演算増幅器１０００と同じ部分には同一の番号を
付してある。本実施例による演算増幅器３０００は、前
述の演算増幅器１０００に比べ、差動増幅器から出力端
子までの回路を構成するトランジスタ数を少なくすると
ともに、制御入力端子に供給される制御信号のレベルの
変化の前後における電流パスをなくし、さらなる低消費
電力化を図ったものである。
０の回路図であり、従来の演算増幅器４０００若しくは
前述の演算増幅器１０００と同じ部分には同一の番号を
付してある。本実施例による演算増幅器３０００は、前
述の演算増幅器１０００に比べ、差動増幅器から出力端
子までの回路を構成するトランジスタ数を少なくすると
ともに、制御入力端子に供給される制御信号のレベルの
変化の前後における電流パスをなくし、さらなる低消費
電力化を図ったものである。
【００２４】すなわち、前述の演算増幅器１０００で
は、非活性状態から活性状態へ移行するとき、インバー
タ３９の存在により、Ｎ−ＭＯＳ１９がオフするより、
Ｎ−ＭＯＳ１８がオンする方が速いので、Ｎ−ＭＯＳ１
９がオンしたままの状態でＮ−ＭＯＳ１８がオンして導
通するので、非活性状態から活性状態へ移行する度にバ
イアス部に貫通電流が流れてしまう。一方、従来の演算
増幅器４０００では逆に活性状態から非活性状態へ移行
する度にバイアス部に貫通電流が流れてしまう。本実施
例による演算増幅器３０００は、かかる問題点をも解決
したものであり、以下にその回路構成および動作を説明
する。
は、非活性状態から活性状態へ移行するとき、インバー
タ３９の存在により、Ｎ−ＭＯＳ１９がオフするより、
Ｎ−ＭＯＳ１８がオンする方が速いので、Ｎ−ＭＯＳ１
９がオンしたままの状態でＮ−ＭＯＳ１８がオンして導
通するので、非活性状態から活性状態へ移行する度にバ
イアス部に貫通電流が流れてしまう。一方、従来の演算
増幅器４０００では逆に活性状態から非活性状態へ移行
する度にバイアス部に貫通電流が流れてしまう。本実施
例による演算増幅器３０００は、かかる問題点をも解決
したものであり、以下にその回路構成および動作を説明
する。
【００２５】本実施例による演算増幅器３０００も、前
述の演算増幅器１０００と同様、反転入力端子２および
非反転入力端子３の他に制御入力端子１を有し、制御入
力端子１に供給される制御信号がローレベルであるとき
は、反転入力端子２および非反転入力端子３に供給され
る入力信号のレベルに基づく出力信号を出力端子４から
出力し、ハイレベルであるときは、入力信号のレベルに
かかわらず出力端子４をハイインピーダンス状態にす
る。以下、制御信号がローレベルである場合（活性状
態）と、ハイレベルである場合（非活性状態）とに分け
て動作を説明する。
述の演算増幅器１０００と同様、反転入力端子２および
非反転入力端子３の他に制御入力端子１を有し、制御入
力端子１に供給される制御信号がローレベルであるとき
は、反転入力端子２および非反転入力端子３に供給され
る入力信号のレベルに基づく出力信号を出力端子４から
出力し、ハイレベルであるときは、入力信号のレベルに
かかわらず出力端子４をハイインピーダンス状態にす
る。以下、制御信号がローレベルである場合（活性状
態）と、ハイレベルである場合（非活性状態）とに分け
て動作を説明する。
【００２６】まず、活性状態においては、内部制御信号
４５、４６および４７はすべてハイレベルであるので、
Ｐ−ＭＯＳ６３および７７、Ｎ−ＭＯＳ８１がオフし、
Ｎ−ＭＯＳ８０がオンしているので、Ｐ−ＭＯＳ６４、
６５およびＮ−ＭＯＳ６６、６７および抵抗８３からな
るバイアス部には電流が流れ、バイアス電圧がＰ−ＭＯ
Ｓ６８および７３のゲートに供給される。これにより、
Ｐ−ＭＯＳ６８、６９、７０およびＮ−ＭＯＳ７１、７
２からなる差動増幅器に定電流が供給されるので、接点
８４には反転入力端子２および非反転入力端子３に供給
される入力信号のレベルに応じた電圧が現れる。この電
圧は、Ｎ−ＭＯＳ８２のゲートに供給されるとともにＮ
−ＭＯＳ７４のゲートにも供給される。かかるＮ−ＭＯ
Ｓ７４に流れる電流は、定電流源として働くＰ−ＭＯＳ
７３から供給されており、Ｐ−ＭＯＳ７３からの電流は
Ｎ−ＭＯＳ７５にも供給されているので、Ｎ−ＭＯＳ７
４に流れる電流が多くなるとＮ−ＭＯＳ７５に流れる電
流が少なくなり、Ｎ−ＭＯＳ７４に流れる電流が少なく
なるとＮ−ＭＯＳ７５に流れる電流が多くなる。Ｎ−Ｍ
ＯＳ７５と７６およびＰ−ＭＯＳ７８と７９はそれぞれ
カレントミラー回路を構成しているので、Ｐ−ＭＯＳ７
９にはＮ−ＭＯＳ７６に流れる電流に応じた電流が流れ
る。これらにより、出力端子４の出力レベルは、反転入
力端子２および非反転入力端子３に供給される入力信号
のレベルに応じたものとなる。
４５、４６および４７はすべてハイレベルであるので、
Ｐ−ＭＯＳ６３および７７、Ｎ−ＭＯＳ８１がオフし、
Ｎ−ＭＯＳ８０がオンしているので、Ｐ−ＭＯＳ６４、
６５およびＮ−ＭＯＳ６６、６７および抵抗８３からな
るバイアス部には電流が流れ、バイアス電圧がＰ−ＭＯ
Ｓ６８および７３のゲートに供給される。これにより、
Ｐ−ＭＯＳ６８、６９、７０およびＮ−ＭＯＳ７１、７
２からなる差動増幅器に定電流が供給されるので、接点
８４には反転入力端子２および非反転入力端子３に供給
される入力信号のレベルに応じた電圧が現れる。この電
圧は、Ｎ−ＭＯＳ８２のゲートに供給されるとともにＮ
−ＭＯＳ７４のゲートにも供給される。かかるＮ−ＭＯ
Ｓ７４に流れる電流は、定電流源として働くＰ−ＭＯＳ
７３から供給されており、Ｐ−ＭＯＳ７３からの電流は
Ｎ−ＭＯＳ７５にも供給されているので、Ｎ−ＭＯＳ７
４に流れる電流が多くなるとＮ−ＭＯＳ７５に流れる電
流が少なくなり、Ｎ−ＭＯＳ７４に流れる電流が少なく
なるとＮ−ＭＯＳ７５に流れる電流が多くなる。Ｎ−Ｍ
ＯＳ７５と７６およびＰ−ＭＯＳ７８と７９はそれぞれ
カレントミラー回路を構成しているので、Ｐ−ＭＯＳ７
９にはＮ−ＭＯＳ７６に流れる電流に応じた電流が流れ
る。これらにより、出力端子４の出力レベルは、反転入
力端子２および非反転入力端子３に供給される入力信号
のレベルに応じたものとなる。
【００２７】次に、非活性状態においては、内部制御信
号４５、４６および４７はすべてローレベルであるの
で、Ｐ−ＭＯＳ７８、７９がオフし、且つＮ−ＭＯＳ８
２がオフするので、出力端子４は電源端子５からも接地
端子６からも切り離され、ハイインピーダンス状態とな
る。また、Ｐ−ＭＯＳ６４、６５がオフするので、バイ
アス部に流れる電流は遮断され、したがって、差動増幅
器の動作が停止するとともに、Ｐ−ＭＯＳ７３に流れる
電流も遮断される。さらに、Ｎ−ＭＯＳ８０がオフする
ので、電源端子５からＰ−ＭＯＳ７７およびＮ−ＭＯＳ
７６を介して接地端子６に流れる電流経路も遮断され
る。これらにより、電源端子５から接地端子６への電流
経路がすべて遮断されるので消費電力はほとんどゼロと
なる。
号４５、４６および４７はすべてローレベルであるの
で、Ｐ−ＭＯＳ７８、７９がオフし、且つＮ−ＭＯＳ８
２がオフするので、出力端子４は電源端子５からも接地
端子６からも切り離され、ハイインピーダンス状態とな
る。また、Ｐ−ＭＯＳ６４、６５がオフするので、バイ
アス部に流れる電流は遮断され、したがって、差動増幅
器の動作が停止するとともに、Ｐ−ＭＯＳ７３に流れる
電流も遮断される。さらに、Ｎ−ＭＯＳ８０がオフする
ので、電源端子５からＰ−ＭＯＳ７７およびＮ−ＭＯＳ
７６を介して接地端子６に流れる電流経路も遮断され
る。これらにより、電源端子５から接地端子６への電流
経路がすべて遮断されるので消費電力はほとんどゼロと
なる。
【００２８】次に、活性状態から非活性状態、および非
活性状態から活性状態への移行の前後における演算増幅
器３０００の動作を様子を説明する。かかる移行は、前
実施例と同様、制御シーケンス部１００によって制御さ
れるのであるが、制御シーケンス部１００は、前述のと
おり、制御入力端子１に供給される制御信号がハイレベ
ルからローレベルに反転すると、内部制御信号４５、４
６、４７の順でハイレベルに反転し、ローレベルからハ
イレベルに反転すると、内部制御信号４７、４６、４５
の順でローレベルに反転するよう、抵抗４１から４４の
抵抗値が設定されている。また、インバータ６１には、
反転速度が十分に速いものを用いる。したがって、演算
増幅器３０００が活性状態から非活性状態に移行する場
合、内部制御信号４７、４６、４５の順でローレベルに
反転するので、まず、Ｐ−ＭＯＳ７９がオフする。この
時、差動増幅器はまだ動作しており、接点８４には入力
信号のレベルに応じた電圧が現れているので、これに応
じてＮ−ＭＯＳ８２が導通し、したがって出力端子４は
接地電位となる。続いてＮ−ＭＯＳ８２がオフして出力
端子４がハイインピーダンスとなった後、Ｐ−ＭＯＳ６
３がオンするのでバイアス部に流れる電流は遮断され
る。逆に、演算増幅器３０００が非活性状態から活性状
態に移行する場合、内部制御信号４５、４６、４７の順
でハイレベルに反転するので、まず、バイアス部に電流
が流れ始める。これによって、接点８４には入力信号の
レベルに応じた電圧が現れるので、続く内部制御信号４
６のハイレベルへの反転により、Ｎ−ＭＯＳ８２が導通
し、出力端子４は接地電位となる。その後、内部制御信
号４７がハイレベルに反転し、Ｐ−ＭＯＳ７９が導通す
るので、出力端子４の出力レベルは入力信号のレベルに
応じたものとなる。
活性状態から活性状態への移行の前後における演算増幅
器３０００の動作を様子を説明する。かかる移行は、前
実施例と同様、制御シーケンス部１００によって制御さ
れるのであるが、制御シーケンス部１００は、前述のと
おり、制御入力端子１に供給される制御信号がハイレベ
ルからローレベルに反転すると、内部制御信号４５、４
６、４７の順でハイレベルに反転し、ローレベルからハ
イレベルに反転すると、内部制御信号４７、４６、４５
の順でローレベルに反転するよう、抵抗４１から４４の
抵抗値が設定されている。また、インバータ６１には、
反転速度が十分に速いものを用いる。したがって、演算
増幅器３０００が活性状態から非活性状態に移行する場
合、内部制御信号４７、４６、４５の順でローレベルに
反転するので、まず、Ｐ−ＭＯＳ７９がオフする。この
時、差動増幅器はまだ動作しており、接点８４には入力
信号のレベルに応じた電圧が現れているので、これに応
じてＮ−ＭＯＳ８２が導通し、したがって出力端子４は
接地電位となる。続いてＮ−ＭＯＳ８２がオフして出力
端子４がハイインピーダンスとなった後、Ｐ−ＭＯＳ６
３がオンするのでバイアス部に流れる電流は遮断され
る。逆に、演算増幅器３０００が非活性状態から活性状
態に移行する場合、内部制御信号４５、４６、４７の順
でハイレベルに反転するので、まず、バイアス部に電流
が流れ始める。これによって、接点８４には入力信号の
レベルに応じた電圧が現れるので、続く内部制御信号４
６のハイレベルへの反転により、Ｎ−ＭＯＳ８２が導通
し、出力端子４は接地電位となる。その後、内部制御信
号４７がハイレベルに反転し、Ｐ−ＭＯＳ７９が導通す
るので、出力端子４の出力レベルは入力信号のレベルに
応じたものとなる。
【００２９】このように、本実施例においては、制御シ
ーケンス部１００により、活性状態から非活性状態に移
行するときも、非活性状態から活性状態に移行するとき
も、いずれも出力端子４は接地電位まで下げられるの
で、次段に接続される回路が誤動作を起こしにくくなる
ばかりでなく、バイアス部の動作を停止させるトランジ
スタを１つとしたので、活性状態から非活性状態へ、若
しくは非活性状態から活性状態への移行に伴うバイアス
部での貫通電流がなく、したがって消費電力がさらに抑
えられる。
ーケンス部１００により、活性状態から非活性状態に移
行するときも、非活性状態から活性状態に移行するとき
も、いずれも出力端子４は接地電位まで下げられるの
で、次段に接続される回路が誤動作を起こしにくくなる
ばかりでなく、バイアス部の動作を停止させるトランジ
スタを１つとしたので、活性状態から非活性状態へ、若
しくは非活性状態から活性状態への移行に伴うバイアス
部での貫通電流がなく、したがって消費電力がさらに抑
えられる。
【００３０】なお、両実施例とも、活性状態から非活性
状態に移行するときも、非活性状態から活性状態に移行
するときも、いずれの場合も出力端子４がいったん接地
電位まで下がるようにしたが、次段に接続される回路に
応じ、逆にいずれの場合も、出力端子４がいったん電源
電圧まで上がるようにすることも可能である。
状態に移行するときも、非活性状態から活性状態に移行
するときも、いずれの場合も出力端子４がいったん接地
電位まで下がるようにしたが、次段に接続される回路に
応じ、逆にいずれの場合も、出力端子４がいったん電源
電圧まで上がるようにすることも可能である。
【００３１】また、演算増幅器が複数存在する場合に
は、制御シーケンス部１００を備える演算増幅器をひと
つだけとし、かかる制御シーケンス部１００からの内部
制御信号４５、４６および４７を他の演算増幅器に共通
に供給することにより、素子数の増加を最小限に抑える
ことができる。
は、制御シーケンス部１００を備える演算増幅器をひと
つだけとし、かかる制御シーケンス部１００からの内部
制御信号４５、４６および４７を他の演算増幅器に共通
に供給することにより、素子数の増加を最小限に抑える
ことができる。
【００３２】
【発明の効果】以上説明したように、本発明によれば、
活性状態から非活性状態に変化する場合も、非活性状態
から活性状態に変化する場合も、出力端子から一時的に
出力される信号が同電位となる演算増幅器が提供される
ので、次段に接続される回路が誤動作を起こしにくく、
また、かかる移行にともなって出力される接地電位の信
号により誤動作しないよう次段の回路を構成する場合で
も、特別に複雑な回路を必要としない。
活性状態から非活性状態に変化する場合も、非活性状態
から活性状態に変化する場合も、出力端子から一時的に
出力される信号が同電位となる演算増幅器が提供される
ので、次段に接続される回路が誤動作を起こしにくく、
また、かかる移行にともなって出力される接地電位の信
号により誤動作しないよう次段の回路を構成する場合で
も、特別に複雑な回路を必要としない。
【００３３】さらに、本発明によれば、活性状態から非
活性状態に変化する場合にも、非活性状態から活性状態
に変化する場合にも貫通電流が流れない演算増幅器が提
供されるので、消費電力が小さくすることができる。
活性状態に変化する場合にも、非活性状態から活性状態
に変化する場合にも貫通電流が流れない演算増幅器が提
供されるので、消費電力が小さくすることができる。
【図１】本発明の一実施例による演算増幅器の回路図で
ある。
ある。
【図２】本発明の一実施例による演算増幅器の動作を示
すタイミング図である。
すタイミング図である。
【図３】本発明の他の実施例による演算増幅器の回路図
である。
である。
【図４】従来の演算増幅器の回路図である。
【図５】従来の演算増幅器の動作を示すタイミング図で
ある。
ある。
１……制御信号入力端子、 ２……反転入力端子、 ３
……非反転入力端子、４……出力端子、 ５……電源端
子、 ６……接地端子、 １１，１３，１５，１７，２
２，２３，２６，２８，２９，３１，３２，３５，３
７，６３〜６５，６８〜７０，７３，７７〜７９……Ｐ
チャネルＭＯＳトランジスタ、 １２，１４，１６，１
８〜２１，２４，２５，２７，３０，３３，３４，３
６，３８，６６，６７，７１，７２，７４〜７６，８０
〜８２……ＮチャネルＭＯＳトランジスタ、 ３９，４
０，６１，２００……インバータ、 ４１〜４４，８３
……抵抗、 ４５〜４７，２００，２０１……内部制御
信号、 ４８〜５３，８４……接点、 １００……制御
シーケンス部、 １０００，２０００，４０００……演
算増幅器
……非反転入力端子、４……出力端子、 ５……電源端
子、 ６……接地端子、 １１，１３，１５，１７，２
２，２３，２６，２８，２９，３１，３２，３５，３
７，６３〜６５，６８〜７０，７３，７７〜７９……Ｐ
チャネルＭＯＳトランジスタ、 １２，１４，１６，１
８〜２１，２４，２５，２７，３０，３３，３４，３
６，３８，６６，６７，７１，７２，７４〜７６，８０
〜８２……ＮチャネルＭＯＳトランジスタ、 ３９，４
０，６１，２００……インバータ、 ４１〜４４，８３
……抵抗、 ４５〜４７，２００，２０１……内部制御
信号、 ４８〜５３，８４……接点、 １００……制御
シーケンス部、 １０００，２０００，４０００……演
算増幅器
Claims (5)
- 【請求項１】 入力端子に供給される信号を増幅して出
力端子から出力する演算増幅器において、制御入力信号
がアクティブレベルからインアクティブレベルに変化す
ると第１の内部制御信号をアクティブレベルからインア
クティブレベルに変化させた後第２の制御入力信号をア
クティブレベルからインアクティブレベルに変化させ、
制御入力信号がインアクティブレベルからアクティブレ
ベルに変化すると前記第２の内部制御信号をインアクテ
ィブレベルからアクティブレベルに変化させた後前記第
１の制御入力信号をインアクティブレベルからアクティ
ブレベルに変化させる制御シーケンス部を備え、前記第
１の内部制御信号がインアクティブレベルであれば前記
出力端子と第１の電源端子とが切り離され、前記第２の
内部制御信号がインアクティブレベルであれば前記出力
端子と第２の電源端子とが切り離されることを特徴とす
る演算増幅器。 - 【請求項２】 入力信号に基づき第１および第２の内部
出力信号を生成する増幅手段と、出力端子と第１の電源
端子との間に接続されゲートに前記第１の内部出力信号
が供給される一導電形の第１のトランジスタと、前記出
力端子と第２の電源端子との間に接続されゲートに前記
第２の内部出力信号が供給される逆導電形の第２のトラ
ンジスタと、制御入力信号が第１の論理レベルから第２
の論理レベルに変化したことに応答して第１の内部制御
信号、第２の内部制御信号の順にアクティブに変化さ
せ、前記制御入力信号が前記第２の論理レベルから前記
第１の論理レベルに変化したことに応答して前記第２の
内部制御信号、前記第１の内部制御信号の順にインアク
ティブに変化させる制御シーケンス部と、前記第１の内
部制御信号がアクティブであることに応答して前記第１
のトランジスタを非導通状態とし、前記第２の内部制御
信号がアクティブであることに応答して前記第２のトラ
ンジスタを非導通状態とする制御手段とを備える演算増
幅器。 - 【請求項３】 前記制御シーケンス部は、制御入力信号
が第１の論理レベルから第２の論理レベルに変化したこ
とに応答して前記第１の内部制御信号、前記第２の内部
制御信号、第３の内部制御信号の順にアクティブに変化
させ、前記制御入力信号が前記第２の論理レベルから前
記第１の論理レベルに変化したことに応答して前記第３
の内部制御信号、前記第２の内部制御信号、前記第１の
内部制御信号の順にインアクティブに変化させるもので
あり、前記増幅手段は、前記第３の内部制御信号がアク
ティブであると動作を停止することを特徴とする請求項
２記載の演算増幅器。 - 【請求項４】 前記増幅手段は、ソースが前記第１の電
源端子に接続された前記一導電形の第３のトランジスタ
と、ソースが前記第１の電源端子に接続されゲートが前
記第３のトランジスタのゲートおよびドレインに共通に
接続された前記一導電形の第４のトランジスタと、ソー
スが前記第２の電源端子に接続されゲートおよびドレイ
ンが前記第４のトランジスタのドレインに共通に接続さ
れた前記逆導電形の第５のトランジスタと、ソースが前
記第２の電源端子に接続されドレインが前記第３のトラ
ンジスタのドレインに接続されゲートが前記第５のトラ
ンジスタのゲートに接続された前記逆導電形の第６のト
ランジスタと、ソースが前記第１の電源端子に接続され
ドレインが前記第３のトランジスタのゲートに接続され
ゲートに前記第３の内部制御信号が供給される前記一導
電形の第７のトランジスタとからなるバイアス部を含む
ことを特徴とする請求項３記載の演算増幅器。 - 【請求項５】 制御入力信号が第１の論理レベルである
ときには入力信号を増幅した出力信号を出力端子から出
力し、前記制御入力信号が第２の論理レベルであるとき
には入力信号にかかわらず前記出力端子をハイインピー
ダンス状態とする演算増幅器であって、前記制御入力信
号が前記第１の論理レベルから前記第２の論理レベルに
変化したときには、前記出力端子を所定の電位とした後
にハイインピーダンス状態と、前記制御入力信号が前記
第２の論理レベルから前記第１の論理レベルに変化した
ときには、前記出力端子を前記所定の電位とした後に前
記出力信号を出力させる手段を備える演算増幅器。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318398A JP2694810B2 (ja) | 1994-12-21 | 1994-12-21 | 演算増幅器 |
| US08/574,728 US5608350A (en) | 1994-12-21 | 1995-12-19 | Operational amplifier with control sequence circuit |
| NL1001944A NL1001944C2 (nl) | 1994-12-21 | 1995-12-20 | Operationele versterker met besturingsvolgordeketen |
| KR1019950052828A KR0158781B1 (ko) | 1994-12-21 | 1995-12-20 | 시퀀스 제어회로를 구비한 연산증폭기 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP6318398A JP2694810B2 (ja) | 1994-12-21 | 1994-12-21 | 演算増幅器 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH08181597A JPH08181597A (ja) | 1996-07-12 |
| JP2694810B2 true JP2694810B2 (ja) | 1997-12-24 |
Family
ID=18098716
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP6318398A Expired - Fee Related JP2694810B2 (ja) | 1994-12-21 | 1994-12-21 | 演算増幅器 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US5608350A (ja) |
| JP (1) | JP2694810B2 (ja) |
| KR (1) | KR0158781B1 (ja) |
| NL (1) | NL1001944C2 (ja) |
Families Citing this family (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2001284985A (ja) * | 2000-01-25 | 2001-10-12 | Denso Corp | オペアンプ |
| US6380804B1 (en) * | 2000-06-08 | 2002-04-30 | Mitsubishi Electric & Electronics U.S.A. | Method and apparatus for switching stages of a multistage amplifier quickly between operational modes |
| US6930561B2 (en) * | 2002-09-24 | 2005-08-16 | Honeywell International, Inc. | Multi-band voltage controlled oscillator |
| AU2003279068A1 (en) * | 2003-09-24 | 2005-05-11 | Honeywell International Inc. | Multi-band voltage controlled oscillator |
| JP4982830B2 (ja) * | 2009-01-05 | 2012-07-25 | 三菱電機株式会社 | 半導体集積回路 |
| US9225293B2 (en) * | 2011-07-10 | 2015-12-29 | Triune Systems, LLC | Pop and click noise reduction |
| US10574297B2 (en) | 2009-11-25 | 2020-02-25 | Triune Ip, Llc | Multi-use wireless power and data system |
| CN115021742B (zh) * | 2022-07-22 | 2024-05-10 | 苏州浪潮智能科技有限公司 | 一种高速串行信号非对称失真的自纠正电路和装置 |
Family Cites Families (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5839409B2 (ja) * | 1978-11-17 | 1983-08-30 | 富士通株式会社 | 増幅回路 |
| US4379267A (en) * | 1980-06-25 | 1983-04-05 | Mostek Corporation | Low power differential amplifier |
| JPS63157513A (ja) * | 1986-12-22 | 1988-06-30 | Nec Corp | 演算増幅器 |
| JP2665754B2 (ja) * | 1987-12-21 | 1997-10-22 | セイコー電子工業株式会社 | 増幅回路 |
| JP2753433B2 (ja) * | 1992-12-04 | 1998-05-20 | アルプス電気株式会社 | Ｔｄｍａ通信機の送信制御回路 |
| US5363059A (en) * | 1993-06-17 | 1994-11-08 | Texas Instruments Incorporated | Transconductance amplifier |
-
1994
- 1994-12-21 JP JP6318398A patent/JP2694810B2/ja not_active Expired - Fee Related
-
1995
- 1995-12-19 US US08/574,728 patent/US5608350A/en not_active Expired - Fee Related
- 1995-12-20 NL NL1001944A patent/NL1001944C2/nl not_active IP Right Cessation
- 1995-12-20 KR KR1019950052828A patent/KR0158781B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| JPH08181597A (ja) | 1996-07-12 |
| NL1001944C2 (nl) | 1997-04-15 |
| KR960027255A (ko) | 1996-07-22 |
| KR0158781B1 (ko) | 1999-03-20 |
| US5608350A (en) | 1997-03-04 |
| NL1001944A1 (nl) | 1996-06-21 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| KR100322540B1 (ko) | 입출력 센스앰프가 차지하는 면적을 최소화하는 메모리 장치 | |
| JPH11261400A (ja) | 電力消費抑止回路 | |
| KR20040084722A (ko) | 동작 범위가 넓은 차동 증폭기 | |
| JPH02224436A (ja) | バス・ドライバ | |
| JP3474068B2 (ja) | 差動増幅器 | |
| JP2000207887A (ja) | ラッチ型センス増幅器 | |
| JP2694810B2 (ja) | 演算増幅器 | |
| JP2611022B2 (ja) | 増幅器 | |
| JPH10302480A (ja) | メモリの出力回路 | |
| JP4109998B2 (ja) | スイッチングポイント感知回路及びそれを用いた半導体装置 | |
| JP3076258B2 (ja) | 入力初段回路 | |
| JP2000306385A (ja) | 半導体メモリ装置の相補型差動入力バッファ | |
| JPH04115622A (ja) | カレントミラー型増幅回路及びその駆動方法 | |
| JPH11250686A (ja) | 半導体メモリ装置のための電流ミラ―タイプの感知増幅器 | |
| JP3134991B2 (ja) | ディレィ回路 | |
| JPH0513360B2 (ja) | ||
| JP3968818B2 (ja) | アンプ | |
| JPH05152936A (ja) | 論理回路 | |
| JP2809932B2 (ja) | 入力バッファ回路 | |
| JP3821308B2 (ja) | 半導体メモリ装置の入力バッファ | |
| JP3712993B2 (ja) | センスアンプ回路 | |
| JP4030388B2 (ja) | 増幅回路 | |
| JP4105865B2 (ja) | センスアンプ回路 | |
| JP3498451B2 (ja) | 半導体記憶装置 | |
| JPH06268456A (ja) | 差動増幅器 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19970812 |
|
| LAPS | Cancellation because of no payment of annual fees |