JPS5839409B2 - 増幅回路 - Google Patents

増幅回路

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JPS5839409B2
JPS5839409B2 JP53142533A JP14253378A JPS5839409B2 JP S5839409 B2 JPS5839409 B2 JP S5839409B2 JP 53142533 A JP53142533 A JP 53142533A JP 14253378 A JP14253378 A JP 14253378A JP S5839409 B2 JPS5839409 B2 JP S5839409B2
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JP
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inverter
amplifier circuit
transistor
input
transistors
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文孝 浅見
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Fujitsu Ltd
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    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
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    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/34—DC amplifiers in which all stages are DC-coupled
    • H03F3/343—DC amplifiers in which all stages are DC-coupled with semiconductor devices only
    • H03F3/345—DC amplifiers in which all stages are DC-coupled with semiconductor devices only with field-effect devices
    • H—ELECTRICITY
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    • H03F—AMPLIFIERS
    • H03F3/00—Amplifiers with only discharge tubes or only semiconductor devices as amplifying elements
    • H03F3/72—Gated amplifiers, i.e. amplifiers which are rendered operative or inoperative by means of a control signal

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Description

【発明の詳細な説明】 本発明はインバータを用いた増幅回路の改良に関するも
のである。
インバータを用いた増幅回路は、縦続に接続された２個
のインバータからなる回路において、第１のインパーク
の入出力端子間を抵抗（抵抗Ｏの場合を含む）で短絡す
ることによって、第２のインバータを最も利得の高い状
態にバイアスして使用するものである。
第１図は従来のインバータを用いた増幅回路の構成を示
す回路図、第２図は第１図の増幅回路における入出力の
関係を示す特性図である。
第１図において、端子Ｔ１の入力信号はコンデンサＣ１
を経てインバータ■１の入力に加えられる。
インバータ■１はその入出力端の間を抵抗Ｒ１によって
短絡されている。
インバータ■１の出力はインバータ■２を経て端子Ｔ。
に出力される。第２図において、Ａは第１図の状態にお
けるインバータ■１の入力ＶＩ−１と出力■。
−１との関係を示している。
インバータ■１は負帰還がかかつているのでその入出力
特性Ａは一般に直線であり、特に抵抗Ｒ１の値がＯのと
きはＶニー１ ” ｖｏ−１であって特性Ａは４５°の
傾斜を有する直線である。
一方、Ｂはインバータ■２の入力ｖＩ−２と出力Ｖ。
−２の関係を示している。
インバータ■２は負帰還を有しないのでその利得は非常
に高い。
また第１図の接続から■。
７ｌ−Ｖｉ−２である。今、両特性Ａ、Ｂの交点をＣと
すると、Ｃ点はインバータ■２の入力がバイアスされる
点を示している。
抵抗Ｒ１をＯにすることによって、Ｃ点は特性Ｂの中央
の最も利得の高い部分に設定される。
従って入力■ の小さな変化によって出力Ｖ。
−２■−１ に大きな変化を取り出すことができる。
このようにしてインバータをその利得が最大の状態で用
いた入力アンプ回路を実現することができる。
両インバータに同一の特性を与えることは、例えはＣＭ
Ｏ８の場合その利得定数βを等しくすることによって容
易に遠戚される。
このような入力アンプ回路ＣＭＯ８で構成し、た場合、
各インバータおよび内部回路において、ｐチャネルトラ
ンジスタとｎチャネルトランジスタとが同時に導通状態
になるため、定常的に電流が流れて電力消費が増大する
ことが起り得る。
このような増幅回路はラジオ受信機の位相同期（ＰＬＬ
）回路の入力増幅部に用いられることが多い。
しかしながら、時計と共用のラジオで、そのＰＬＬ回路
にこのような入力アンプ回路を用いた場合、入力アンプ
回路の電流が大きいため、時計だけを使用している場合
にも全体として電力消費が大きくなるという問題があっ
た。
これは自動車用等のごとく、休止時にも時計だけは蓄電
池から動作させなければならない場合、重大な欠点とな
るものであった。
本発明はこのような従来技術の欠点を除去しようとする
ものであって、その目的は不使用時、増幅回路を制御す
ることによって、その消費電力を減少させることができ
るような増幅回路を提供することにある。
この目的を達成するため本発明の増幅回路においては、
ｐチャネルのトランジスタとｎチャネルのトランジスタ
とを直列に接続してなる第１および第２のインバータを
縦続に接続して構成した増幅回路において、所定の制御
電圧が印加されたとき導通して前記第１のインバータを
構成する両７Ｆランジスタのゲートをそれぞれのドレイ
ンに接続する第１および第２の制御用トランジスタと、
前記所定の制御電圧が印加されないとき導通して前記第
１のインバータを構成する両トランジスタのゲートをそ
れぞれ電源または接地に接続する第３および第４の制御
用トランジスタと、前記所定の制御電圧が印加されない
とき導通して前記第２のインバータを構成する両トラン
ジスタのゲートをともに電源または接地の電位に固定す
る第５のトランジスタとを具えたことを特徴としている
。
以下、実施例について詳細に説明する。
第３図は本発明の増幅回路の一実施例の構成を示す回路
図である。
同図において、Ｐｌ ｔ Ｐ２ ｐ Ｐ ３ ｖＰ４．
Ｐ、はｎチャネルトランジスタ、Ｎ１．Ｎ２゜Ｎｓ
、Ｎ４− Ｎ５ 、Ｎｏはｎチャネルトランジスタ、Ｃ
１はコンデンサ、Ｔ は入力端子、Ｔｏは出力端■ 子、Ｔｏは制御端子、ＶＤＤは正電源である。
第３図においてトランジスタＰ２．Ｎ２とＰ３ｙＮ３と
は利得定数βがそれぞれ等しくなるように構成されてお
り、トランジスタＰ２．Ｎ２は第１のインパークとして
、トランジスタＰ３．Ｎ３は第２のインバータとして動
作する。
今、第３図の回路を増幅器として動作させようとすると
きは制御端子Ｔｃにハイレベルの信号を与える。
これによってトランジスタＮ１． Ｐ４が導通状態とな
って、トランジスタＰ２．Ｎ２のゲートをそれぞれのド
レインと導通させる。
従ってトランジスタＰ２．Ｎ２からなる第１のインバー
タはその入出力端の間が短絡されて、第１図におけるイ
ンバータ■１と同じく入力電圧と出力電圧とが等しくな
る。
トランジスタＰ２．Ｎ２からなる第１のインバータと、
トランジスタＰ３．Ｎ３からなる第２のインパークとは
同じ利得定数βを有するから前述の説明と同様にしてト
ランジスタＰ３．Ｎ３からなる第２のインバータは、最
も利得が高い状態にバイアスされ、所要の入力アンプ回
路として動作する。
次に増幅器として動作させないときは、制御端子Ｔｃに
ローレベルの信号を与える。
これによってトランジスタＰ６． Ｎ５からなるインパ
ークの出力がハイレベルになる。
従ってトランジスタＰ１．Ｎ４は導通し、トランジスタ
Ｎ１． Ｐ４は遮断される。
故にトランジスタＰ２とＮ２のゲートはそれぞれ電源Ｖ
ＤＤと接地に接続されて遮断状態となり、従って、第１
のインバータを通じて電源、接地間に電流が流れない。
同時にトランジスタＮ６が導通して、トランジスタＰ
３ ｔ Ｎ３からなる第２のインバータの入力はローベ
ルとなり、従って端子Ｔ。
における第２のインバータの出力はハイレベルに固定さ
れる。
これによって第２のインバータを通じて電源、接地間に
電流が流れることはなくなる。
さらに出力端子Ｔ。から後に接続される回路にも電流は
流れない。
トランジスタＮ６はこのようにトランジスタＰ２．Ｎ２
の遮断によってトランジスタＰ２１．Ｎ２の中点の電位
が不定となり、トランジスタＰ３．Ｎ３からなる第３の
インバータを通じて電源、接地間に電流が流れることを
防止している。
従ってトランジスタＮ６をトランジスタＰ２．Ｎ２の中
点と電源間に接続して導通時第２のインバータＰ３ ｐ
Ｎ３の入力を電源電圧とし、端子Ｔ。
における第２のインバータの出力をローレベルに固定し
てもよい。
以上説明したように、本発明の増幅回路によれば、制御
端子にハイレベルの信号を印加したときはインバータを
用いた増幅回路として動作し、制御端子にローレベルの
信号を印加したときは、増幅器として動作しなくなると
ともに、増幅回路を構成するインパークを通じて電源、
接地間に電流が流れることを防止でき、従って増幅回路
として使用しないとき無用な電力消費が生じることを防
止することができて、優れた効果が得られる。
【図面の簡単な説明】
第１図は従来の増幅回路の構成を示す回路図、第２図は
増幅回路における入出力の関係を示す図、第３図は本発
明の増幅回路の一実施例の構成を示す回路図である。 ■１．■２・・・・・・インバータ、Ｃ１・・・・・・
コンデンサ、Ｒ１・・・・・・抵抗、Ｔ□・・・・・・
入力端子、Ｔｏ・・・・・・出力端子、ＴＣ−・・−制
御端子、Ｐｉ ｔ Ｐ２ ｙ Ｐ３ ｔ Ｐ４ ｙ Ｐ
５・・・・・・ｐチャネルトランジスタ、Ｎ１ ＋ Ｎ
２ ＋ Ｎｓ ＋Ｎ４ ｙ Ｎ５ ｐ Ｎ６・・・・・
・ｎチャネルトランジスタ。

Claims (1)

    【特許請求の範囲】
  1. １ ｐチャネルトランジスタとｎチャネルトランジスタ
    とを直列に接続してなる第１および第２のインバータを
    縦続に接続して構成］７た増幅回路において、所定の制
    御電圧が印加されたとき導通して前記第１のインバータ
    を構成する両トランジスタのゲートをそれぞれのドレイ
    ンに接続する第１および第２の制御用トランジスタと、
    前記所定の制御電圧が印加されないとき導通して前記第
    １のインバータを構成する両トランジスタのゲートをそ
    れぞれ電源または接地に接続する第３および第４の制御
    用トランジスタと、前記所定の制御電圧が印加されない
    とき導通して前記第２のインバータを構成する両トラン
    ジスタのゲートをともに電源または接地の電位に固定す
    る第５のトランジスタとを具えたことを特徴とする増幅
    回路。
JP53142533A 1978-11-17 1978-11-17 増幅回路 Expired JPS5839409B2 (ja)

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