JP2647276B2 - 定電位発生用半導体装置 - Google Patents

定電位発生用半導体装置

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JP2647276B2
JP2647276B2 JP9922491A JP9922491A JP2647276B2 JP 2647276 B2 JP2647276 B2 JP 2647276B2 JP 9922491 A JP9922491 A JP 9922491A JP 9922491 A JP9922491 A JP 9922491A JP 2647276 B2 JP2647276 B2 JP 2647276B2
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    • G05F3/02—Regulating voltage or current
    • G05F3/08—Regulating voltage or current wherein the variable is dc
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    • G05F3/24—Regulating voltage or current wherein the variable is dc using uncontrolled devices with non-linear characteristics being semiconductor devices using diode- transistor combinations wherein the transistors are of the field-effect type only
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/12—Bit line control circuits, e.g. drivers, boosters, pull-up circuits, pull-down circuits, precharging circuits, equalising circuits, for bit lines

Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明はある回路に定電位を与え
るのに使用される定電位発生用半導体装置に関し、例え
ばメモリ装置のあるセルからのデータを読み出すビット
線の電位を予め定電位に設定するのに用いて好適な定電
位発生用半導体装置に関する。
【０００２】
【従来の技術】図７は従来の定電位発生用半導体装置の
回路図である。この回路は、簡単には、入力端Ｖ１にＬ
（接地）レベル入力を与えた第１動作時には、出力端Ｖ
ｏｕｔから２つの電源電位Ｖｃｃ，Ｖｓｓの中間の任意
の定電位、例えば１／２ Ｖｃｃの定電位が出力され、
入力端Ｖ１にＨレベル入力を与えた第２動作時には出力
端ＶｏｕｔがＬレベルに固定される、回路である。出力
定電位を１／２ Ｖｃｃとした場合には第１動作時にお
いて、出力端Ｖｏｕｔの電位が１／２ Ｖｃｃからずれ
たときには、後述の出力トランジスタＮ１４，Ｐ１４の
オン、オフにより、１／２ Ｖｃｃに調整される。
【０００３】図７において、Ｎｃｈ及びＰｃｈトランジ
スタ（出力トランジスタ）Ｎ１４，Ｐ１４が、電源Ｖｃ
ｃ，Ｖｓｓ間に直列に接続されて出力回路ＯＣを構成し
ている。これらのトランジスタＮ１４，Ｐ１４の接続点
Ｃ１に前記出力端Ｖｏｕｔが接続されている。
【０００４】上記２つのトランジスタＮ１４，Ｐ１４の
ゲートには、ノード１１，１３を介して、基準電位出力
回路ＲＯＣの２つの出力端Ｃ２，Ｃ４がそれぞれ接続さ
れてる。基準電位出力回路ＲＯＣは、上記第１動作時
に、接続点Ｃ１からの出力Ｖｏｕｔを自動的に１／２
Ｖｃｃに制御するためのものである。この回路ＲＯＣ
は、電源Ｖｃｃ，Ｖｓｓ間に、ＰｃｈトランジスタＰ１
１，ＮｃｈトランジスタＮ１１，Ｐチャンネルトランジ
スタＰ１２及びＮｃｈトランジスタＮ１２を直列に接続
したものである。さらに、トランジスタＰ１１，Ｎ１１
の接続点（出力端）Ｃ２をトランジスタＮ１１のゲート
に接続している。トランジスタＮ１１，Ｐ１２の接続点
Ｃ３をノード１２によってトランジスタＰ１２のバック
ゲート（基板）に接続している。このトランジスタＰ１
２のゲートをトランジスタＰ１２，Ｎ１２の接続点（出
力端）Ｃ４に接続している。トランジスタＰ１１，Ｎ１
２のコンダクタンスｇｍをトランジスタＮ１１，Ｐ１２
のそれよりも極端に小さく設定することによりノード１
１の電位は、（Ｖｃ３＋ＶｔｈＮ１１）となっている。
ノード１３の電位は、（Ｖｃ３−ＶｔｈＰ１２）となっ
ている。出力電圧Ｖｏｕｔの設定は、トランジスタＰ１
１，Ｎ１２のレシオで決定される点Ｃ３の電位Ｖｃ３に
より、任意に行なうことが可能である。以下には、Ｖｃ
３が１／２ Ｖｃｃである場合を例にとって説明する。
これにより、上記第１動作時には、出力端Ｖｏｕｔの出
力が１／２ Ｖｃｃのときには、出力トランジスタＮ１
４，Ｐ１４が共にオフし、その出力が１／２ Ｖｃｃか
らずれたときには出力トランジスタＮ１４，Ｐ１４のい
ずれかがオンして、出力を１／２ Ｖｃｃとなるように
制御する。ただし、出力に不感帯を設けて、出力トラン
ジスタＮ１４，Ｐ１４が同時にオンして貫通電流が流れ
るのを防止するため、トランジスタＰ１２，Ｐ１４のし
きい値ＶｔｈＰ１２，ＶｔｈＰ１４を、｜ＶｔｈＰ１２
｜＜｜ＶｔｈＰ１４｜としている。これは、トランジス
タＰ１２のバックゲートを、先述のように、ノード１１
よりも低電位のノード１２に接続することによって達成
される。また、トランジスタＮ１１，Ｎ１４のしきい値
ＶｔｈＮ１１，ＶｔｈＮ１４をＶｔｈＮ１１＜ＶｔｈＮ
１４をして、さらに不感帯を広げることも可能である。
これは、トランジスタＮ１４のチャンネル長をトランジ
スタＮ１１のそれに比べて大きくすることによって達成
される。これにより、出力はＶｔｈｄ（＝ＶｔｈｄＰ＋
ＶｔｈｄＮ）（ただし、ＶｔｈｄＰ＝｜ＶｔｈＰ１４｜
−｜ＶｔｈＰ１２｜，ＶｔｈｄＮ＝ＶｔｈＮ１４−Ｖｔ
ｈＮ１１）だけの不感帯を有することになる。
【０００５】上記第１及び第２動作の切り換えは、制御
回路ＣＣによって行われる。即ち、ノード１１と電源Ｖ
ｓｓとの間に、ＮｃｈトランジスタＮ１３が接続されて
いる。ノード１３と電源Ｖｃｃとの間に、Ｐｃｈトラン
ジスタ１３が接続されている。これらの切り換え用トラ
ンジスタＮ１３，Ｐ１３は常に同時にオン／オフされ
る。つまり、第１動作時には共にオフし、第２動作時に
は共にオンする。これを達成するため、トランジスタＮ
１３はインバータＩＮＶを介して、トランジスタＰ１３
は直接、ノア回路ＮＯＲの出力端に接続されている。こ
のノア回路ＮＯＲの一方の入力端に前記入力端Ｖ１が接
続され、他方の入力端に電源Ｖｓｓが接続されている。
これにより、後述するように、入力端Ｖ１をＬレベル
（Ｖｓｓ）とすれば第１動作状態となり、Ｈレベル（Ｖ
ｃｃ）とすれば第２動作状態となる。さらに、第２動作
状態時は、出力流ＶｏｕｔをＬレベルに固定するため、
出力端Ｖｏｕｔと電源Ｖｓｓとの間にＮｃｈトランジス
タＮ１５を接続し、このゲートを出力端Ｖｏｕｔに接続
している。
【０００６】次に、図７の回路動作を説明する。
【０００７】入力端Ｖ１をＶｓｓレベルとすると第１動
作状態となる。即ち、トランジスタＮ１５のほか、制御
トランジスタＮ１３，Ｐ１３も共にオフし、ノード１
１，１３を電源Ｖｃｃ，Ｖｓｓから切り離した状態とす
る。このとき、ノード１１，１３の電位は基準電位出力
回路ＲＯＣからの出力によって決まる。即ち、前述のよ
うにノード１１の電位は（１／２ Ｖｃｃ＋ＶｔｈＮ１
１）となり、ノード１３の電位は（１／２ Ｖｃｃ−Ｖ
ｔｈＰ１２）となる。このため、出力端Ｖｏｕｔの電位
が（１／２ Ｖｃｃ−ＶｔｈｄＮ）と（１／２ Ｖｃｃ
＋ＶｔｈｄＰ）の間の不感帯にあるときには出力トラン
ジスタＮ１４，Ｐ１４は共にオフする。ただし、出力が
不感帯の範囲を越えて変動した場合には、トランジスタ
Ｎ１４，Ｐ１４のいずれかがオンして、出力を不感帯の
間に制御する。
【０００８】入力端Ｖ１をＶｃｃレベルとすると、第２
動作状態となる。即ち、制御トランジスタＮ１３，Ｐ１
３が共にオンする。これにより、ノード１１はＶｓｓレ
ベルとなり、トランジスタＮ１４はオフする。ノード１
３はＶｃｃレベルとなり、トランジスタＰ１４はオフす
る。これにより、出力端Ｖｏｕｔはノード１１，１３の
影響を受けない状態になる。このとき、トランジスタＮ
１５がオンする。これにより、出力端ＶｏｕｔはＶｓｓ
レベルに固定される。
【０００９】図８は、他の従来例を示す回路図である。
図８の回路は、出力端Ｖｏｕｔの不感帯の幅を狭くする
ために、トランジスタＰ１２のバックゲートのバイアス
をノード１１からとるようにしたものである。即ち、図
８の回路が図７の回路と異なる点は、以下の通りであ
る。即ち、新たにＰｃｈトランジスタＰ２５を設ける。
インバータ回路ＩＮＶの出力をＰｃｈトランジスタＰ２
５のゲートに接続し、ＰｃｈトランジスタＰ２５のソー
スをノード１１に接続し、ドレインをノード２６を介し
てＰｃｈトランジスタＰ１２のバイアスに接続してい
る。これにより、図８の回路では、Ｐｃｈトランジスタ
Ｐ１２のバイアス電位レベル（ノード２６の電位レベ
ル）は、ノード１１の電位レベルまで引上げられてい
る。ノード１１はノード１２の電位よりＮｃｈトランジ
スタＮ１１の閾値分だけ電位が高い。このように、ノー
ド２６の電位を引き上げることによって、Ｐｃｈトラン
ジスタＰ１２の閾値が上がり、ＰｃｈトランジスタＰ１
４とＰ１２の閾値差が小さくなる。これにより、図７の
場合よりも、出力端子Ｖｏｕｔの不感帯が狭くなってい
る。
【００１０】
【発明が解決しようとする課題】図７（図８）の回路に
おいて、第２動作状態時には、ノード１５、１１が接地
レベルに固定され、ノード１３、１４が電源電位に固定
される。このとき、ＰｃｈトランジスタＰ１２のバイア
スのノード１２は、ＮｃｈトランジスタＮ１１およびＰ
ｃｈトランジスタＰ１２（Ｐ２５）が非導通状態になっ
ているため、フローティング状態になってしまう。この
トランジスタＰ１２の断面図が図９に示される。上記の
第２動作状態は、ノード１２（２６）のバイアス層であ
るＮウエル１はフローティング状態となっている。一
方、Ｐ＋のドレインＤのノード１３にはＰｃｈトランジ
スタＰ１３を介して電源電位が与えられている。今、ノ
ード１２（２６）の電位がノード１３よりも低いとす
る。この場合には、ＰｃｈトランジスタＰ１３からの電
源電荷が、ノード１３のＰ＋層（ドレインＤ）から、ノ
ード１２（２６）のＮウエル１を介して、Ｐタイプ層３
に注入されてしまう。この場合、電源からＰタイプ層３
に常時電荷が注入されることになり、スタンバイ電流が
増加するという不具合が生じる。
【００１１】またＰタイプ層３は、多くの場合、バイア
ス回路によって負の電位に設定されている。しかし、Ｎ
ウエル１を介しての電荷注入量がバイアス回路のバイア
ス能力を上回る場合は、Ｐタイプ層３に正常なバイアス
電圧がかからなくなる。これにより、Ｐタイプ層３内に
ある他の素子の誤動作を引き起こすこともある。
【００１２】本発明は、上記に鑑みてなされたもので、
その目的は、スタンバイ電流の増加や他の回路の誤動作
を防止可能とした定電位発生用半導体装置を得ることに
ある。
【００１３】
【課題を解決するための手段】本発明の第１の装置は、
第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間に、第１導
電型の第１のトランジスタＮ１４と第２導電型の第２の
トランジスタＰ１４とが直列に接続され、前記第１およ
び第２のトランジスタＮ１４、Ｐ１４の接続点Ｃ１が出
力端Ｖｏｕｔに接続されている、出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
のバックゲートと、前記第３のトランジスタＮ１１と前
記第４のトランジスタＰ１２とを接続している前記第３
の接続点Ｃ３と、が接続されている、基準電位発生回路
と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
ｓｓとを第４の接続点Ｃ１１において接続する第５のト
ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
いて接続する第６のトランジスタＰ１３とを有し、出力
モードを切り換える切換信号が入力される切換入力端Ｖ
１とを有し、前記切換入力端Ｖ１と前記第５および第６
のトランジスタＮ１３、Ｐ１３のゲートが接続され、前
記切換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えら
れた第１の出力モード時には、前記第５及び第６のトラ
ンジスタＮ１３、Ｐ１３は共にオフし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートと前記第１
および第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切
換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた
第２の出力モード時には、前記第５および第６のトラン
ジスタＮ１３、Ｐ１３はともにオンし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートを第５およ
び第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制
御回路と； 第７のトランジスタＰ３５を介して、前記第４のトラン
ジスタＰ１２のバックゲートと第３の電源Ｖｃｃとが接
続され、前記第７のトランジスタＰ３５のゲートは前記
切換端Ｖ１に接続され、前記第２の出力モード時に前記
第７のトランジスタＰ３５がオンすることにより、前記
第４のトランジスタＰ１２の前記ゲートとバックゲート
との間の電位差を抑制する、電位差抑制回路とを備える
ことを特徴とするものとして構成される。また、本発明
による第２の装置は、第１の電源Ｖｃｃと第２の電源Ｖ
ｓｓとの間に、第１導電型の第１のトランジスタＮ１４
と第２導電型の第２のトランジスタＰ１４とが直列に接
続され、前記第１および第２のトランジスタＮ１４、Ｐ
１４の接続点Ｃ１が出力端Ｖｏｕｔに接続されている、
出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
のバックゲートと、前記第３のトランジスタＮ１１と前
記第４のトランジスタＰ１２とを接続している前記第３
の接続点Ｃ３と、が接続されている、基準電位発生回路
と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
ｓｓとを第４の接続点Ｃ１１において接続する第５のト
ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
いて接続する第６のトランジスタＰ１３とを有し、出力
モードを切り換える切換信号が入力される切換入力端Ｖ
１とを有し、前記切換入力端Ｖ１と前記第５および第６
のトランジスタＮ１３、Ｐ１３のゲートが接続され、前
記切換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えら
れた第１の出力モード時には、前記第５及び第６のトラ
ンジスタＮ１３、Ｐ１３は共にオフし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートと前記第１
および第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切
換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた
第２の出力モード時には、前記第５および第６のトラン
ジスタＮ１３、Ｐ１３はともにオンし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートを第５およ
び第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制
御回路と； 第８のトランジスタＰ３５を介して、前記第４のトラン
ジスタＰ１２のバックゲートと、前記第２接続点Ｃ４と
が接続され、前記第８のトランジスタＰ３５のゲートは
前記切換入力端Ｖ１に接続され、前記第２の出力モード
時に前記第８のトランジスタＰ３５がオンすることによ
り、前記第４のトランジスタＰ１２の前記ゲートとバッ
クゲートとの間の電位差を抑制する、電位差抑制回路と
を備えることを特徴とするものとして構成される。ま
た、本発明による第３の装置は、第１の電源Ｖｃｃと第
２の電源Ｖｓｓとの間に、第１導電型の第１のトランジ
スタＮ１４と第２導電型の第２のトランジスタＰ１４と
が直列に接続され、前記第１および第２のトランジスタ
Ｎ１４、Ｐ１４の接続点Ｃ１が出力端Ｖｏｕｔに接続さ
れている、出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
のバックゲートと、前記第３のトランジスタＮ１１と前
記第４のトランジスタＰ１２とを接続している前記第３
の接続点Ｃ３と、が接続されている、基準電位発生回路
と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
ｓｓとを第４の接続点Ｃ１１において接続する第５のト
ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
いて接続する第６のトランジスタＰ１３とを有し、出力
モードを切り換える切換信号が入力される切換入力端Ｖ
１とを有し、前記切換入力端Ｖ１と前記第５および第６
のトランジスタＮ１３、Ｐ１３のゲートが接続され、前
記切換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えら
れた第１の出力モード時には、前記第５及び第６のトラ
ンジスタＮ１３、Ｐ１３は共にオフし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートと前記第１
および第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切
換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた
第２の出力モード時には、前記第５および第６のトラン
ジスタＮ１３、Ｐ１３はともにオンし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートを第５およ
び第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制
御回路と； 第１のスイッチ手段ＳＷ１が前記第１の接続点Ｃ２と第
４の接続点Ｃ１１との間に接続され、第２のスイッチ手
段ＳＷ２が前記第２の接続点Ｃ４と第５の接続点Ｃ１２
との間に接続され、前記第１および第２のスイッチ手段
ＳＷ１、ＳＷ２の各制御端子が前記切換入力端Ｖ１にそ
れぞれ接続され、前記第１の出力モード時には前記第１
および第２のスイッチ手段ＳＷ１、ＳＷ２が共にオン
し、前記第２の出力モード時には前記第１および第２の
スイッチ手段ＳＷ１、ＳＷ２が共にオフするようにして
前記接続点Ｃ２と前記接続点Ｃ１１との間および前記接
続点Ｃ４と前記接続点Ｃ１２との間をそれぞれ電気的に
切り離す、電位差抑制回路とを備えることを特徴とする
ものとして構成される。また、本発明による第４の装置
は、第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間に、第
１導電型の第１のトランジスタＮ１４と第２導電型の第
２のトランジスタＰ１４とが直列に接続され、前記第１
および第２のトランジスタＮ１４、Ｐ１４の接続点Ｃ１
が出力端Ｖｏｕｔに接続されている、出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続されている、基準電位発生回路と前記
第１のトランジスタＮ１４のゲートと第５の電源Ｖｓｓ
とを第４の接続点Ｃ１１において接続する第５のトラン
ジスタＮ１３と、第６の電源Ｖｃｃと前記第２のトラン
ジスタＰ１４のゲートとを第５の接続点Ｃ１２において
接続する第６のトランジスタＰ１３とを有し、出力モー
ドを切り換える切換信号が入力される切換入力端Ｖ１と
を有し、前記切換入力端Ｖ１と前記第５および第６のト
ランジスタＮ１３、Ｐ１３のゲートが接続され、前記切
換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えられた
第１の出力モード時には、前記第５及び第６のトランジ
スタＮ１３、Ｐ１３は共にオフし、前記第１および第２
のトランジスタＮ１４、Ｐ１４のゲートと前記第１およ
び第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切換入
力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた第２
の出力モード時には、前記第５および第６のトランジス
タＮ１３、Ｐ１３はともにオンし、前記第１および第２
のトランジスタＮ１４、Ｐ１４のゲートを第５および第
６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制御回
路と； 第９のトランジスタＰ２５を介して前記第４のトランジ
スタＰ１２のバックゲートが前記第１の接続点Ｃ２に接
続され、前記第９のトランジスタＰ２５のゲートが前記
切換入力端Ｖ１に接続され、前記第１の出力モード時に
前記第９のトランジスタＰ２５がオンし、前記第２の出
力モード時に前記第９のトランジスタＰ２５がオフする
ようにし、第１０のトランジスタＰ４６を介して前記第
４のトランジスタＰ１２の前記バックゲートが第８の電
源Ｖｃｃに接続され、前記第１０のトランジスタＰ４６
のゲートが前記切換入力端Ｖ１に接続され、前記第１の
出力モード時には前記第１０のトランジスタＰ４６がオ
フし、前記第２の出力モード時には前記第１０のトラン
ジスタＰ４６がオンするようにし、前記第４のトランジ
スタＰ１２の前記ゲートとバックゲートとの間の電位差
を抑制する、電位差抑制回路とを備えることを特徴とす
るものとして構成される。また、本発明による第５の装
置は、第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間に、
第１導電型の第１のトランジスタＮ１４と第２導電型の
第２のトランジスタＰ１４とが直列に接続され、前記第
１および第２のトランジスタＮ１４、Ｐ１４の接続点Ｃ
１が出力端Ｖｏｕｔに接続されている、出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続されている、基準電位発生回路と前記
第１のトランジスタＮ１４のゲートと第５の電源Ｖｓｓ
とを第４の接続点Ｃ１１において接続する第５のトラン
ジスタＮ１３と、第６の電源Ｖｃｃと前記第２のトラン
ジスタＰ１４のゲートとを第４の接続点Ｃ１２において
接続する第６のトランジスタＰ１３とを有し、出力モー
ドを切り換える切換信号が入力される切換入力端Ｖ１と
を有し、前記切換入力端Ｖ１と前記第５および第６のト
ランジスタＮ１３、Ｐ１３のゲートが接続され、前記切
換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えられた
第１の出力モード時には、前記第５及び第６のトランジ
スタＮ１３、Ｐ１３は共にオフし、前記第１および第２
のトランジスタＮ１４、Ｐ１４のゲートと前記第１およ
び第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切換入
力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた第２
の出力モード時には、前記第５および第６のトランジス
タＮ１３、Ｐ１３はともにオンし、前記第１および第２
のトランジスタＮ１４、Ｐ１４のゲートを第５および第
６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制御回
路と； 第９のトランジスタＰ２５を介して前記第４のトランジ
スタＰ１２のバックゲートが前記第１の接続点Ｃ２に接
続され、前記第９のトランジスタＰ２５のゲートが前記
切換入力端Ｖ１に接続され、前記第１の出力モード時に
前記第９のトランジスタＰ２５がオンし、前記第２の出
力モード時に前記第９のトランジスタＰ２５がオフし、
第１１のトランジスタＰ４６を介して前記第４のトラン
ジスタＰ１２の前記バックゲートが前記第２の接続点Ｃ
４に接続され、前記第１１のトランジスタＰ４６のゲー
トが前記切換入力端Ｖ１に接続され、前記第１の出力モ
ード時には前記第１１のトランジスタＰ４６がオフし、
前記第２の出力モード時には前記第１１のトランジスタ
Ｐ４６がオンするようにし、前記第４のトランジスタＰ
１２の前記ゲートとバックゲートとの間の電位差を抑制
する、電位差抑制回路とを備えることを特徴とするもの
として構成される。また、本発明による第６の装置は、
第１の電源Ｖｃｃと第２の電源Ｖｓｓとの間に、第１導
電型の第１のトランジスタＮ１４と第２導電型の第２の
トランジスタＰ１４とが直列に接続され、前記第１およ
び第２のトランジスタＮ１４、Ｐ１４の接続点Ｃ１が出
力端Ｖｏｕｔに接続されている、出力回路と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
電流制限手段Ｐ１１と、第１導電型の第３のトランジス
タＮ１１と、第２導電型の第４のトランジスタＰ１２お
よび第２の電流制限手段Ｎ１２とが直列に接続され、前
記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
ンジスタＮ１４のゲートとが接続され、前記第４のトラ
ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
続している第２の接続点Ｃ４と前記第２のトランジスタ
Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
前記第３のトランジスタＮ１１のゲートとが接続され、
前記第４のトランジスタＰ１２のゲートと前記第２の接
続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
のバックゲートが前記第１の接続点Ｃ２に接続されてい
る、基準電位発生回路と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
ｓｓとを第４の接続点Ｃ１１において接続する第５のト
ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
いて接続する第６のトランジスタＰ１３とを有し、出力
モードを切り換える切換信号が入力される切換入力端Ｖ
１とを有し、前記切換入力端Ｖ１と前記第５および第６
のトランジスタＮ１３、Ｐ１３のゲートが接続され、前
記切換入力端Ｖ１に第１のレベルの信号Ｖｓｓが加えら
れた第１の出力モード時には、前記第５及び第６のトラ
ンジスタＮ１３、Ｐ１３は共にオフし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートと前記第１
および第２の接続点Ｃ２、Ｃ４の接続を維持し、前記切
換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加えられた
第２の出力モード時には、前記第５および第６のトラン
ジスタＮ１３、Ｐ１３はともにオンし、前記第１および
第２のトランジスタＮ１４、Ｐ１４のゲートを第５およ
び第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、切換制
御回路と； 前記第１および第４の接続点Ｃ２、Ｃ１１の間に第１ス
イッチ手段ＳＷ１が接続され、前記第２および第５の接
続点Ｃ４、Ｃ１２の間に第２のスイッチ手段ＳＷ２が接
続され、前記第１および第２のスイッチ手段ＳＷ１、Ｓ
Ｗ２の各制御端子が前記切換入力端Ｖ１にそれぞれ接続
され、前記第１の出力モード時には前記第１および第２
のスイッチ手段ＳＷ１、ＳＷ２が共にオンし、前記第２
の出力モード時には前記第１および第２のスイッチ手段
ＳＷ１、ＳＷ２が共にオフするようにして前記接続点Ｃ
２と前記接続点Ｃ１１との間および前記接続点Ｃ４と前
記接続点Ｃ１２との間をそれぞれ電気的に切り離す、電
位差抑制回路とを備えることを特徴とするものとして構
成される。
【００１４】
【作用】入力端にあるレベルの入力を加えると、基準電
位発生回路からの基準電位が出力回路に加えられるのが
阻止され、出力端が出力回路から切り離された第２動作
状態となる。この第２動作状態時において、基準電位発
生回路中のトランジスタのドレインとバックゲートとの
間の電位差が電位差抑制回路によって制御される。これ
により、トランジスタのドレイン側ノードからバックゲ
ート（半導体基板）側ノードに電荷が流入されるのが防
止される。
【００１５】
【実施例】以下、図面を参照しながら本発明の実施例を
説明する。
【００１６】図１は本発明の一実施例の回路図である。
図１の回路は、図７で説明したのと同様の第２動作状態
時において、トランジスタＰ１２のバックゲート（半導
体基板）をＶｃｃレベルとすることにより、バックゲー
ト（ノード１２）とドレイン（ノード１３）の電位差を
小さくして、ノード１３からノード１２への電荷の流入
が生じないようにしたものである。
【００１７】同図において、ＰｃｈトランジスタＰ３５
は、そのドレインがＰｃｈトランジスタＰ１２のバイア
ス点及びノード１２に接続され、ソースが電源に接続さ
れ、ゲートがノード１５に接続されている。その他の構
成は図７と同様である。また、ＰｃｈトランジスタＰ１
２の断面が図９に示されるのも同様である。
【００１８】上記図１の回路の動作を説明する。
【００１９】入力端子Ｖ１の電位を電源電位Ｖｃｃとし
た第２動作時には、前述のように、ノード１５、１１が
接地レベルＶｓｓに、ノード１３、１４が電源電位Ｖｃ
ｃに固定されることになる。これに加えて、従来はフロ
ーティングとなっていたノード１２の電位が、Ｐｃｈト
ランジスタＰ３５により、電源電位Ｖｃｃまで引上げら
れる。つまり、このＰｃｈトランジスタＰ３５のゲート
は、ＰｃｈトランジスタＰ１３のゲート及びノア回路Ｎ
ＯＲの出力端に接続されている。これにより、ノード１
２はノード１３と同じ電源電位の高いレベルになる。こ
のため、ノード１２に接続されているＰｃｈトランジス
タＰ１２のＮウエルの電位がノード１３の電位よりも低
くはならない。このためノード１３から、Ｎウエル１を
介して、Ｐタイプ層３への電荷注入が発生しない。これ
により、従来発生していたスタンバイ電流の増加や他の
回路の誤動作が防止される。
【００２０】図２は、本発明の他の実施例の回路図であ
る。この図２は、動作原理は図１と同じである。同図に
おいて、ＰｃｈトランジスタＰ４６は、そのドレインが
ＰｃｈトランジスタＰ１２のバイアス及びノード２６に
接続され、ソースが電源に接続され、ゲートがノード１
５に接続されている。その他の構成については図８と同
様である。
【００２１】入力端子Ｖ１の電位を電源電位まで引上げ
た第２動作状態時には、先述のようにノード１５、１１
が接地レベルに、ノード１３、１４が電源電位に固定さ
れる。これに加えて、ＰｃｈトランジスタＰ４６によ
り、ノード１２に接続されているＰｃｈトランジスタＰ
１２のＮウエル１の電位を、ドレイン（ノード１３）よ
りも低いレベルにならないようにできる。このため、ド
レイン内（ノード１３）からＰタイプ層３へのＮウエル
１を介しての電荷注入が発生しない。このため、従来発
生していたスタンバイ電流の増加や他の回路の誤動作を
防止することができる。
【００２２】図１におけるトランジスタＰ３５、図２に
おけるトランジスタＰ４６のソースノードを、図３，図
４に示すように、ノード１３に接続しても同様の効果が
得られる。
【００２３】図５は、本発明の別の実施例の回路図であ
る。図５は第２動作状態時に、制御トランジスタＮ１
３，Ｐ１３のオンによるレベル変化が基準電位発生回路
ＲＯＣへの接続点Ｃ２，Ｃ４に伝わらないようにして、
トランジスタＰ１２のバックゲート（ノード１２）とド
レイン（ノード５３）との間に電位差が生じないように
したものである。
【００２４】図５から明らかなように、Ｎｃｈトランジ
スタＮ１４のゲートに接続されるノード５６と、Ｐｃｈ
トランジスタＰ１１とＮｃｈトランジスタＮ１１の接続
点に接続されるノード５１との間に、Ｎｃｈトランジス
タＮ５６とＰｃｈトランジスタＰ５５からなるＭＯＳス
イッチＳＷ１が挿入、接続されている。また、Ｐｃｈト
ランジスタＰ１４のゲートに接続されるノード５７と、
ＰｃｈトランジスタＰ１２とＮｃｈトランジスタＮ１２
の接続点に接続されるノード５３との間に、Ｐｃｈトラ
ンジスタＰ５６とＮｃｈトランジスタＮ５７からなるＭ
ＯＳスイッチＳＷ２が挿入、接続されている。また、ノ
ア回路ＮＯＲの一方の入力端には入力端子Ｖ１が、他方
の入力端には入力端子Ｖ２がそれぞれ接続されている。
その他の構成は図７の回路と同様である。
【００２５】入力端子Ｖ１の電圧を電源電圧Ｖｃｃまで
上昇させた第２動作状態時には、ノード５７はＰｃｈト
ランジスタＰ１３を介して電源電位まで上昇する。しか
し、ノード５３とノード５７の間に接続されているＭＯ
ＳスイッチＳＷ２が閉じているので、ノード５３の電位
は上昇しない。また、この場合、ノード１４の電位は電
源電位となる。これにより、ＮｃｈトランジスタＮ１３
が導通し、ノード５６が接地電位に固定される。しか
し、ノード５１とノード５６の間に介在するＭＯＳスイ
ッチＳＷ１が閉じているのでノード５１は接地電位には
ならない。したがって、ノード１２に接続されているＰ
ｃｈトランジスタＰ１２のＮウエル１の電位はドレイン
Ｄ（ノード５３）よりも低いレベルにはならない。この
ため、ノード５３（ドレインＤ）からＰタイプ層３へ、
Ｎウエル１を介して、電荷が注入されることはない。し
たがって、従来発生していたスタンバイ電流の増加や他
の回路の誤動作は防止される。
【００２６】図６は、本発明の更に別の実施例の回路図
である。図６の動作原理は、図５と同様である。
【００２７】図６から明らかなように、Ｐｃｈトランジ
スタＰ１２のバイアスは、ノード１２からではなく、ノ
ード５１から供給される。その他の構成は図５と同様で
ある。
【００２８】入力端子Ｖ１の電圧を電源電圧まで上昇さ
せた第２動作状態時には、ノード５７はＰｃｈトランジ
スタＰ１３を介して電源電位まで上昇する。しかし、ノ
ード５３とノード５７の間に接続されているＭＯＳスイ
ッチＳＷ２が閉じているので、ノード５３の電位は上昇
しない。また、この場合、ノード１４の電位は電源電位
となる。これにより、ＮｃｈトランジスタＮ１３が導通
し、ノード５６を接地電位に固定する。しかし、ノード
５１とノード５６の間に介在するＭＯＳスイッチＳＷ１
が閉じているのでノード５１は接地電位にはならない。
したがって、ノード５１に接続されているトランジスタ
Ｐ１２のＮウエル１の電位はドレインＤ（ノード５３）
より低いレベルにはならない。このため、ノード５３か
らＰタイプ層３へ、Ｎウエル１を介して、電荷が注入さ
れることはない。
【００２９】したがって、従来発生していたスタンバイ
電流の増加や他の回路の誤動作を防止することができ
る。
【００３０】なお、図５、図６の回路は入力端子Ｖ１，
Ｖ２を有する。入力端子Ｖ２をＶｃｃレベルとして第２
動作状態とすることもできる。この場合には、出力端Ｖ
ｏｕｔはフローティング状態とされる。
【００３１】図１〜６における基準電位出力回路ＲＯＣ
中のトランジスタＰ１１，Ｎ１２に代えて他の限流手
段、例えば、抵抗素子を用いることもできる。
【００３２】
【発明の効果】以上述べたように、本発明によれば、定
電位発生用半導体装置において、スタンバイ電流の増加
や他の回路の誤動作を防止することができる。
【図面の簡単な説明】
【図１】本発明の第１実施例に係る半導体装置の回路図
である。
【図２】本発明の第２実施例に係る半導体装置の回路図
である。
【図３】本発明の第３実施例に係る半導体装置の回路図
である。
【図４】本発明の第４実施例に係る半導体装置の回路図
である。
【図５】本発明の第５実施例に係る半導体装置の回路図
である。
【図６】本発明の第６実施例に係る半導体装置の回路図
である。
【図７】従来の半導体装置の一例の回路図である。
【図８】従来の半導体装置の他の例の回路図である。
【図９】Ｐｃｈトランジスタの断面構造図である。
【符号の説明】
ＯＵＴ 出力端子 Ｖ１，Ｖ２ 入力端子 ＩＮＶ インバータ回路 ＮＯＲ ノア回路 Ｐ１１〜Ｐ１４ Ｐｃｈトランジスタ Ｎ１１〜Ｎ１５ Ｎｃｈトランジスタ Ｐ２６ Ｐｃｈトランジスタ Ｐ３５ Ｎｃｈトランジスタ Ｐ４６ Ｐｃｈトランジスタ Ｎ５６，Ｎ５７ Ｐｃｈトランジスタ Ｐ５５，Ｐ５６ Ｐｃｈトランジスタ １１〜１５ ノード ２６ ノード ５１ ノード ５３ ノード ５６，５７ ノード

Claims (10)

    (57)【特許請求の範囲】
  1. 【請求項１】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
    のバックゲートと、前記第３のトランジスタＮ１１と前
    記第４のトランジスタＰ１２とを接続している前記第３
    の接続点Ｃ３と、が接続されている、基準電位発生回路
    と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
    ｓｓとを第４の接続点Ｃ１１において接続する第５のト
    ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
    ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
    いて接続する第６のトランジスタＰ１３とを有し、出力
    モードを切り換える切換信号が入力される切換入力端Ｖ
    １とを有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 第７のトランジスタＰ３５を介して、前記第４のトラン
    ジスタＰ１２のバックゲートと第３の電源Ｖｃｃとが接
    続され、前記第７のトランジスタＰ３５のゲートは前記
    切換端Ｖ１に接続され、前記第２の出力モード時に前記
    第７のトランジスタＰ３５がオンすることにより、前記
    第４のトランジスタＰ１２の前記ゲートとバックゲート
    との間の電位差を抑制する、電位差抑制回路とを備える
    ことを特徴とする定電位発生用半導体装置。
  2. 【請求項２】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
    のバックゲートと、前記第３のトランジスタＮ１１と前
    記第４のトランジスタＰ１２とを接続している前記第３
    の接続点Ｃ３と、が接続されている、基準電位発生回路
    と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
    ｓｓとを第４の接続点Ｃ１１において接続する第５のト
    ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
    ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
    いて接続する第６のトランジスタＰ１３とを有し、出力
    モードを切り換える切換信号が入力される切換入力端Ｖ
    １とを有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 第８のトランジスタＰ３５を介して、前記第４のトラン
    ジスタＰ１２のバックゲートと、前記第２接続点Ｃ４と
    が接続され、前記第８のトランジスタＰ３５のゲートは
    前記切換入力端Ｖ１に接続され、前記第２の出力モード
    時に前記第８のトランジスタＰ３５がオンすることによ
    り、前記第４のトランジスタＰ１２の前記ゲートとバッ
    クゲートとの間の電位差を抑制する、電位差抑制回路と
    を備えることを特徴とする定電位発生用半導体装置。
  3. 【請求項３】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
    のバックゲートと、前記第３のトランジスタＮ１１と前
    記第４のトランジスタＰ１２とを接続している前記第３
    の接続点Ｃ３と、が接続されている、基準電位発生回路
    と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
    ｓｓとを第４の接続点Ｃ１１において接続する第５のト
    ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
    ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
    いて接続する第６のトランジスタＰ１３とを有し、出力
    モードを切り換える切換信号が入力される切換入力端Ｖ
    １とを有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 第１のスイッチ手段ＳＷ１が前記第１の接続点Ｃ２と第
    ４の接続点Ｃ１１との間に接続され、第２のスイッチ手
    段ＳＷ２が前記第２の接続点Ｃ４と第５の接続点Ｃ１２
    との間に接続され、前記第１および第２のスイッチ手段
    ＳＷ１、ＳＷ２の各制御端子が前記切換入力端Ｖ１にそ
    れぞれ接続され、前記第１の出力モード時には前記第１
    および第２のスイッチ手段ＳＷ１、ＳＷ２が共にオン
    し、前記第２の出力モード時には前記第１および第２の
    スイッチ手段ＳＷ１、ＳＷ２が共にオフするようにして
    前記接続点Ｃ２と前記接続点Ｃ１１との間および前記接
    続点Ｃ４と前記接続点Ｃ１２との間をそれぞれ電気的に
    切り離す、電位差抑制回路とを備えることを特徴とする
    定電位発生用半導体装置。
  4. 【請求項４】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続されている、基準電位発生回路と前記
    第１のトランジスタＮ１４のゲートと第５の電源Ｖｓｓ
    とを第４の接続点Ｃ１１において接続する第５のトラン
    ジスタＮ１３と、第６の電源Ｖｃｃと前記第２のトラン
    ジスタＰ１４のゲートとを第５の接続点Ｃ１２において
    接続する第６のトランジスタＰ１３とを有し、出力モー
    ドを切り換える切換信号が入力される切換入力端Ｖ１と
    を有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 第９のトランジスタＰ２５を介して前記第４のトランジ
    スタＰ１２のバックゲートが前記第１の接続点Ｃ２に接
    続され、前記第９のトランジスタＰ２５のゲートが前記
    切換入力端Ｖ１に接続され、前記第１の出力モード時に
    前記第９のトランジスタＰ２５がオンし、前記第２の出
    力モード時に前記第９のトランジスタＰ２５がオフする
    ようにし、 第１０のトランジスタＰ４６を介して前記第４のトラン
    ジスタＰ１２の前記バックゲートが第８の電源Ｖｃｃに
    接続され、前記第１０のトランジスタＰ４６のゲートが
    前記切換入力端Ｖ１に接続され、前記第１の出力モード
    時には前記第１０のトランジスタＰ４６がオフし、前記
    第２の出力モード時には前記第１０のトランジスタＰ４
    ６がオンするようにし、 前記第４のトランジスタＰ１２の前記ゲートとバックゲ
    ートとの間の電位差を抑制する、電位差抑制回路とを備
    えることを特徴とする定電位発生用半導体装置。
  5. 【請求項５】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続されている、基準電位発生回路と， 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
    ｓｓとを第４の接続点Ｃ１１において接続する第５のト
    ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
    ランジスタＰ１４のゲートとを第４の接続点Ｃ１２にお
    いて接続する第６のトランジスタＰ１３とを有し、出力
    モードを切り換える切換信号が入力される切換入力端Ｖ
    １とを有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 第９のトランジスタＰ２５を介して前記第４のトランジ
    スタＰ１２のバックゲートが前記第１の接続点Ｃ２に接
    続され、前記第９のトランジスタＰ２５のゲートが前記
    切換入力端Ｖ１に接続され、前記第１の出力モード時に
    前記第９のトランジスタＰ２５がオンし、前記第２の出
    力モード時に前記第９のトランジスタＰ２５がオフし、 第１１のトランジスタＰ４６を介して前記第４のトラン
    ジスタＰ１２の前記バックゲートが前記第２の接続点Ｃ
    ４に接続され、前記第１１のトランジスタＰ４６のゲー
    トが前記切換入力端Ｖ１に接続され、前記第１の出力モ
    ード時には前記第１１のトランジスタＰ４６がオフし、
    前記第２の出力モード時には前記第１１のトランジスタ
    Ｐ４６がオンするようにし、 前記第４のトランジスタＰ１２の前記ゲートとバックゲ
    ートとの間の電位差を抑制する、電位差抑制回路とを備
    えることを特徴とする定電位発生用半導体装置。
  6. 【請求項６】第１の電源Ｖｃｃと第２の電源Ｖｓｓとの
    間に、第１導電型の第１のトランジスタＮ１４と第２導
    電型の第２のトランジスタＰ１４とが直列に接続され、
    前記第１および第２のトランジスタＮ１４、Ｐ１４の接
    続点Ｃ１が出力端Ｖｏｕｔに接続されている、出力回路
    と； 第３の電源Ｖｃｃと第４の電源Ｖｓｓとの間に、第１の
    電流制限手段Ｐ１１と、第１導電型の第３のトランジス
    タＮ１１と、第２導電型の第４のトランジスタＰ１２お
    よび第２の電流制限手段Ｎ１２とが直列に接続され、前
    記第１の電流制限手段Ｐ１１と前記第３のトランジスタ
    Ｎ１１とを接続する第１の接続点Ｃ２と前記第１のトラ
    ンジスタＮ１４のゲートとが接続され、前記第４のトラ
    ンジスタＰ１２と前記第２の電流制限手段Ｎ１２とを接
    続している第２の接続点Ｃ４と前記第２のトランジスタ
    Ｐ１４のゲートとが接続され、前記第１の接続点Ｃ２と
    前記第３のトランジスタＮ１１のゲートとが接続され、
    前記第４のトランジスタＰ１２のゲートと前記第２の接
    続点Ｃ４とが接続され、前記第４のトランジスタＰ１２
    のバックゲートが前記第１の接続点Ｃ２に接続されてい
    る、基準電位発生回路と； 前記第１のトランジスタＮ１４のゲートと第５の電源Ｖ
    ｓｓとを第４の接続点Ｃ１１において接続する第５のト
    ランジスタＮ１３と、第６の電源Ｖｃｃと前記第２のト
    ランジスタＰ１４のゲートとを第５の接続点Ｃ１２にお
    いて接続する第６のトランジスタＰ１３とを有し、出力
    モードを切り換える切換信号が入力される切換入力端Ｖ
    １とを有し、 前記切換入力端Ｖ１と前記第５および第６のトランジス
    タＮ１３、Ｐ１３のゲートが接続され、前記切換入力端
    Ｖ１に第１のレベルの信号Ｖｓｓが加えられた第１の出
    力モード時には、前記第５及び第６のトランジスタＮ１
    ３、Ｐ１３は共にオフし、前記第１および第２のトラン
    ジスタＮ１４、Ｐ１４のゲートと前記第１および第２の
    接続点Ｃ２、Ｃ４の接続を維持し、 前記切換入力端Ｖ１に第２のレベルの信号Ｖｃｃが加え
    られた第２の出力モード時には、前記第５および第６の
    トランジスタＮ１３、Ｐ１３はともにオンし、前記第１
    および第２のトランジスタＮ１４、Ｐ１４のゲートを第
    ５および第６の電源Ｖｓｓ、Ｖｃｃの電位に固定する、
    切換制御回路と； 前記第１および第４の接続点Ｃ２、Ｃ１１の間に第１ス
    イッチ手段ＳＷ１が接続され、前記第２および第５の接
    続点Ｃ４、Ｃ１２の間に第２のスイッチ手段ＳＷ２が接
    続され、前記第１および第２のスイッチ手段ＳＷ１、Ｓ
    Ｗ２の各制御端子が前記切換入力端Ｖ１にそれぞれ接続
    され、前記第１の出力モード時には前記第１および第２
    のスイッチ手段ＳＷ１、ＳＷ２が共にオンし、前記第２
    の出力モード時には前記第１および第２のスイッチ手段
    ＳＷ１、ＳＷ２が共にオフするようにして前記接続点Ｃ
    ２と前記接続点Ｃ１１との間および前記接続点Ｃ４と前
    記接続点Ｃ１２との間をそれぞれ電気的に切り離す、電
    位差抑制回路とを備えることを特徴とする定電位発生用
    半導体装置。
  7. 【請求項７】前記出力端Ｖｏｕｔが電位固定用トランジ
    スタＮ１５を介して第９の電源Ｖｓｓに接続され、前記
    電位固定用トランジスタＮ１５のゲートは前記切換入力
    端Ｖ１に接続されて前記第１の出力モード時には前記電
    位固定用トランジスタＮ１５がオフし、前記第２の出力
    モード時には前記電位固定用トランジスタＮ１５がオン
    するようにしたことを特徴とする請求項１〜６のいずれ
    かに記載の半導体装置。
  8. 【請求項８】前記第１および第２の電流制限手段Ｐ１
    １、Ｎ１２は、トランジスタであることを特徴とする請
    求項１〜７のいずれかに記載の半導体装置。
  9. 【請求項９】前記第１導電型はｎ型であり、前記第２導
    電型はｐ型であり、前記第１、第３および第６の電源は
    高電圧側の電源Ｖｃｃであり、前記第２、第４または第
    ５の電源は低電圧側の電源Ｖｓｓであることを特徴とす
    る請求項１〜８のいずれかに記載の半導体装置。
  10. 【請求項１０】前記出力モード切換回路は、前記出力モ
    ードを強制的に前記第２の出力モードとする回路ＮＯＲ
    をさらに備えることを特徴とする請求項１〜９のいずれ
    かに記載の半導体装置。
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