JPH03242035A - フェイルセーフ論理回路 - Google Patents
フェイルセーフ論理回路Info
- Publication number
- JPH03242035A JPH03242035A JP2040160A JP4016090A JPH03242035A JP H03242035 A JPH03242035 A JP H03242035A JP 2040160 A JP2040160 A JP 2040160A JP 4016090 A JP4016090 A JP 4016090A JP H03242035 A JPH03242035 A JP H03242035A
- Authority
- JP
- Japan
- Prior art keywords
- differential input
- resistor
- balanced transmission
- circuit
- transmission line
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
Links
- 230000005540 biological transmission Effects 0.000 claims abstract description 22
- 230000000295 complement effect Effects 0.000 claims abstract description 7
- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000008878 coupling Effects 0.000 description 1
- 238000010168 coupling process Methods 0.000 description 1
- 238000005859 coupling reaction Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
Landscapes
- Logic Circuits (AREA)
- Monitoring And Testing Of Transmission In General (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔産業上の利用分野〕
本発明はフェイルセーフ論理回路に関し、特に直流結合
型平衡伝送のインタフェース障害対策に適用し得るフェ
イルセーフ論理回路に関する。
型平衡伝送のインタフェース障害対策に適用し得るフェ
イルセーフ論理回路に関する。
第２図は従来の直流結合型平衡伝送回路の一例を示す回
路ブロック図で、差動出力型駆動回路よシ構成された送
信回路ｌの相補出力終端抵抗（以下托１ ）２１３に接
続された平衡伝送路４の２線間に、平衡伝送路４の特性
インビタースＺｏに整合した終端抵抗（以下Ｒτ）５ｆ
：挿入接続するとともに、この２線を受信回路８の差動
入力端子６゜７と接続している。また、本例ではＥＣＬ
（エミッタカ１ルドロジック）論理回路を使用している
ため、ＥＣＬの電源ＶＰ、ＥにＲ１２、３を挿入してい
る。
路ブロック図で、差動出力型駆動回路よシ構成された送
信回路ｌの相補出力終端抵抗（以下托１ ）２１３に接
続された平衡伝送路４の２線間に、平衡伝送路４の特性
インビタースＺｏに整合した終端抵抗（以下Ｒτ）５ｆ
：挿入接続するとともに、この２線を受信回路８の差動
入力端子６゜７と接続している。また、本例ではＥＣＬ
（エミッタカ１ルドロジック）論理回路を使用している
ため、ＥＣＬの電源ＶＰ、ＥにＲ１２、３を挿入してい
る。
上述した従来の直流結合型平衡伝送回路では、受信回路
８の差動入力端子６，７間に、整合用のＲＴＳを接続し
ているので、平衡伝送路４の開放障害時に受信回路８の
差動入力端子６，７における差動入力しきい値電位が不
確定となり、受信回路８の出力端子９にかける出力電位
が不確定となる欠点がある。
８の差動入力端子６，７間に、整合用のＲＴＳを接続し
ているので、平衡伝送路４の開放障害時に受信回路８の
差動入力端子６，７における差動入力しきい値電位が不
確定となり、受信回路８の出力端子９にかける出力電位
が不確定となる欠点がある。
本発明のフェイルセーフ論理回路は、送信回路と受信回
路が同一の平衡伝送路に接続される直流結合型平衡伝送
回路にふ・いて、前記平衡伝送路の送信側で相補出力を
終端し、受信側近傍で受信回路の差動入力端子間に整合
用終端抵抗と直列に嵌続された順逆方向結合のタイオー
ド対を接続し、一方の前記差動入力端子と接地間に第１
の抵抗を接続し、他方の前記差動入力端子と電源端子間
に第２の抵抗を接続して横取されることを特徴とする。
路が同一の平衡伝送路に接続される直流結合型平衡伝送
回路にふ・いて、前記平衡伝送路の送信側で相補出力を
終端し、受信側近傍で受信回路の差動入力端子間に整合
用終端抵抗と直列に嵌続された順逆方向結合のタイオー
ド対を接続し、一方の前記差動入力端子と接地間に第１
の抵抗を接続し、他方の前記差動入力端子と電源端子間
に第２の抵抗を接続して横取されることを特徴とする。
次に、本発明について図面を参照して説明する。
第１図は本発明のフェイルセーフ論理回路の一実施例を
示す回路ブロック図であり、従来例の直流結合型平衡伝
送回路と同じ＊放要件には第２図と同じ符号を付しであ
る。すなわち、本実施例では、送信回路ｌ、平衡伝送路
４釦よび受信回路８の相互接続において、送信回路１の
相補出力端子と電源端子間にＲ１１２，３によシ送端終
端ｅれている。相補出力端子は平衡伝送路４に接続憾れ
、受端側にかいて受信回路８の差動入力端子６はＲＴ５
の片側が接続され、几Ｔ５の他端と差動入力端子７の間
に順逆方向結合させたダイオード（Ｊ！下Ｄ）１０ａ、
１０ｂが接続されている。Ｄｌｏａ。
示す回路ブロック図であり、従来例の直流結合型平衡伝
送回路と同じ＊放要件には第２図と同じ符号を付しであ
る。すなわち、本実施例では、送信回路ｌ、平衡伝送路
４釦よび受信回路８の相互接続において、送信回路１の
相補出力端子と電源端子間にＲ１１２，３によシ送端終
端ｅれている。相補出力端子は平衡伝送路４に接続憾れ
、受端側にかいて受信回路８の差動入力端子６はＲＴ５
の片側が接続され、几Ｔ５の他端と差動入力端子７の間
に順逆方向結合させたダイオード（Ｊ！下Ｄ）１０ａ、
１０ｂが接続されている。Ｄｌｏａ。
１０ｂの順逆方向結合によう、差動入力端子６゜７から
ＲＴ５が見える。筐た、差動入力端子６と接地間に第１
の抵抗（地下”ｚ ） １１が接続され、且つ他の差動
入力端子７と電源Ｖ。間に第２の抵抗（以下Ｒ３） １
２が接続されている。
ＲＴ５が見える。筐た、差動入力端子６と接地間に第１
の抵抗（地下”ｚ ） １１が接続され、且つ他の差動
入力端子７と電源Ｖ。間に第２の抵抗（以下Ｒ３） １
２が接続されている。
このような構成にすると、平衡伝送路４の開放障害時、
差動入力端子間６，７にオフセット電位が印加でき、受
信回路８の出力端子９は一定電位となる。
差動入力端子間６，７にオフセット電位が印加でき、受
信回路８の出力端子９は一定電位となる。
以上説明したように本発明によれば、受信回路の差動入
力端子間に整合終端抵抗と順逆方向結合させたタイオー
ド対を直列に接続し、且つ差動入力端子と接地間ふ・よ
び他の差動入力端子と電源端子間にそれぞれ高抵抗’ｔ
ｌｌｆｆすることにより、平衡伝送路の開放障害時にオ
フセント電位を印加できるので、フェイルセーフな受信
回路を提供できる効果がある。
力端子間に整合終端抵抗と順逆方向結合させたタイオー
ド対を直列に接続し、且つ差動入力端子と接地間ふ・よ
び他の差動入力端子と電源端子間にそれぞれ高抵抗’ｔ
ｌｌｆｆすることにより、平衡伝送路の開放障害時にオ
フセント電位を印加できるので、フェイルセーフな受信
回路を提供できる効果がある。
第１図は本発明のフェイルセーフ論理回路の一実施例を
示す回路プロ７り図、第２図は従来の直流結合型平衡伝
送回路の一例を示す回路ブロック図である。 １・・・送信回路、２，３・・・相補出力終端抵抗（Ｒ
１）、４・・・平衡伝送路、５・・・整合用終端抵抗（
”Ｔ）Ｎ ｂ＋７・・・差動入力端子、８・・・受信回
路、９・・・出力端子、１０ａ 、 １０ｂ−＝ダイオ
ードＣＤ）、ｉ １ 、１２−・・抵抗（’２ ＋ ”
３ ）。
示す回路プロ７り図、第２図は従来の直流結合型平衡伝
送回路の一例を示す回路ブロック図である。 １・・・送信回路、２，３・・・相補出力終端抵抗（Ｒ
１）、４・・・平衡伝送路、５・・・整合用終端抵抗（
”Ｔ）Ｎ ｂ＋７・・・差動入力端子、８・・・受信回
路、９・・・出力端子、１０ａ 、 １０ｂ−＝ダイオ
ードＣＤ）、ｉ １ 、１２−・・抵抗（’２ ＋ ”
３ ）。
Claims (1)
- 送信回路と受信回路が同一の平衡伝送路に接続される直
流結合型平衡伝送回路において、前記平衡伝送路の送信
側で相補出力を終端し、受信側近傍で受信回路の差動入
力端子間に整合用終端抵抗と直列に接続された順逆方向
結合のダイオード対を接続し、一方の前記差動入力端子
と接地間に第１の抵抗を接続し、他方の前記差動入力端
子と電源端子間に第２の抵抗を接続して構成されること
を特徴とするフェイルセーフ論理回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040160A JPH03242035A (ja) | 1990-02-20 | 1990-02-20 | フェイルセーフ論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2040160A JPH03242035A (ja) | 1990-02-20 | 1990-02-20 | フェイルセーフ論理回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH03242035A true JPH03242035A (ja) | 1991-10-29 |
Family
ID=12573010
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2040160A Pending JPH03242035A (ja) | 1990-02-20 | 1990-02-20 | フェイルセーフ論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH03242035A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927599B2 (en) * | 2003-11-24 | 2005-08-09 | Fairchild Semiconductor Corporation | Failsafe for differential circuit based on current sense scheme |
-
1990
- 1990-02-20 JP JP2040160A patent/JPH03242035A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US6927599B2 (en) * | 2003-11-24 | 2005-08-09 | Fairchild Semiconductor Corporation | Failsafe for differential circuit based on current sense scheme |
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