JPS59133758A - ラインレシ−バなどと共に使用する電圧オフセツト回路 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 発明の背景 ＥＩＡ　Ｒ８４２２／４２５適用例に用いるデータ伝送
ラインレシーバ（ｔｉｎｏ　ｒｅｃｅｉｖｅｒ）は周知
である。典型的にはラインレシーバは単一の電源で動作
して差動平衡トイストペア（ｔｗｉｓｔｅｄ　ｐａｉｒ
）伝送線上のデジタルデータ伝送を受信する。ラインレ
シーバは一般的には減衰回路を介してラインレシーバの
入力に結合されている１対の入力を有する差動増幅器を
含む。

入力信号故障により問題が起きる可能性があり、これは
ラインレシーバの出力に発振を起こさせるかもしれない
。これは望ましくない。という訳は、発振はラインレシ
ーバに接続されている末端使用者によってデジタルデー
タとして処理され誤った情報を作り出すかもしれないか
らである。信号故障は例えばラインレシーバ・＼の入力
が開いていたり、又は短絡していたりすることによって
起きるおそれがある。

従って、ラインレシーバの入力が開いていたり又は短絡
していてもラインレシーバの出力が所定の出力状態にな
り、それによってレシーバの出力における発振を抑止す
ることを保証できる危険防止回路を具える必要が生じる
。

更に、終端抵抗（ｔｅｒｍｉｎａｔｉｏｎ　ｒｅｓｉｓ
ｔａｎｃｅ　）を用いてレシーバを伝送線に整合する一
方で上記の危険防止特徴を与えることができる危険防止
回路を具えることが望ましい。

発明の要約 従って、本発明の目的は、その第１および第２出力間に
電圧オフセットｖ発生させる改良された回路を提供する
ことである。

本発明のもう１つの目的は、ＥＩＡ　Ｒ８４２２／　４
２３型ラインレシーバとともに用いる危険防止（ｆａｉ
ｔ−ｓａｆｅ）回路を提供することである。

本発明の更にもう１つの目的は、その入力に信号がない
場合にラインレシーバの出力が既知の出力論理状態とな
ることを保証するＥＩＡ　Ｒ８４２２／４２３適用例に
用いられるラインレシーバととも（Ｃ用いる危険防止回
路を提供することである。

上記の、およびその他の目的に従い、第１出力において
第１の大きさく　ｍａｇｎｉｔｕｄｅ　）の電圧を発生
させる第１トランジスタ回路手段と、前記第１トランジ
スタ回路手段と並列に結合していて回路の第２出力にお
いて第２の大ささの電圧を発生させる゛　第２トランジ
スタ回路手段とを含む、第１および第２出力間に電圧オ
フセットを発生させる回路が具えられている。

本発明の特徴は、ラインレシーバの出力に信号がない場
合にはラインレシーバの出力が既知の論理出力状態にな
ることを保証するために、上記の型のラインレシーバの
減衰入力段において上述の回路を使用できることである
。

好ましい実施例の詳細説明 第１図をみると、モノリシック集積回路の形で製造する
のに適しており、好ましい実施例においてはラインレシ
ーバの入力段に用いられ入力に印加される信号のない場
合にはラインレシーバの出力が既知の論理出方状態にな
ることを保証する本発明の危険防止回路１ｏが示されて
いる。この危険防止回路は後述するように出力ノード１
２および１４の間に電圧オフセットを発生させる。第１
および第２電源導線２４および２６の間に下記に挙げる
順序で並列に接続された抵抗１６．ダイオード１８゜ダ
イオード２ｏおよび抵抗２２ヲ含むバイアス回路は、出
力ノード２８および３ｏにおいて第１および第２バイア
ス信号を発生させる。バイアス回路の回路素子を整合す
ることによって、ダイオード１８および２ｏの間の中心
点は電圧レベル ｖｃ０＋ｖ ２（１） にある。従って、出力２８および６ｏに現われるバイア
ス信号は既知電圧レベルにある。

１対のトランジスタ回路３２および３４は、ノード１２
および１４に現われる電圧レベルを設定するバイアス回
路の出力２８および３ｏに電源導線間で結合されている
。トランジスタ回路の各々はそれぞれ１対のトランジス
タ５６．５８　：　４０，４２を含み、それらのトラン
ジスタのエミッタはそれツレの直列接続抵抗４４，４６
　：　４Ｂ、５０を介して相互接続している。各対のト
ランジスタのコレクタはそれぞれの電源導線間に接続さ
れ、出力ノード１２および１４は特定のトランジスタ回
路の直列接続抵抗間に接続されている。トランジスタ６
６および４００ベース電極はバイアス回路の出力２８に
接続されている。

同様に、トランジスタ６８および４２のベー、ス電極は
バイアス回路の出力６０に接続されている。

抵抗４４，４６．４８および５０は整合され、同じ抵抗
値を有する。それぞれのトランジスタ回路のトランジス
タが整合され同じ幾何学的配置（ｇｅｏｍｅｔｒｉｅｓ
）を有すると、（入力５２および５４に入力信号がない
と仮定すると）ノード１２および１４に現われるＶａｃ
＋Ｖ 電圧レベルははゾ同じ、即ち一了一の値になる。

しかし、好ましい実施例ではトランジスタ４２のエミッ
タ領域は゛１トランジスタ６８のエミッタ領域より小さ
く作られており、従って前者のエミッタ接触電位は後者
のそれよりも高くなる。従って、示されている極性の所
定電圧オフセットがノード１２および１４の間に生じる
。

本発明の特徴は、ラインレシーバの入力に印加される信
号がないとレシーバの出力が所定の論理出力段になるこ
とを保証するため、ラインレシーバの減衰人力段に回路
１０を利用できることである。

図示されているように、典型的なラインレシーバは、抵
抗５８および６０を含む減衰回路を介してラインレシー
バの入力５２および５４に結合されている差動入力を有
する差動増幅器５６を含む。この差動増幅器５６はレシ
ーバ（図示されていない）のその他の段を駆動させる出
力６２および６４を有する。

例えば、ＭＣ３４８６は危険防止回路を用いることがで
きるモトローラ社により製造され、参考のため述べであ
る形のモノリシックラインレシーバ集積回路である。

動作すると、入力５２および５４に供給されるデジタル
データ伝送信号がある限りにおいては、端子１２と１４
との間に発生したオフセット電圧は無視されてラインレ
シーバは通常の方法で機能する。

しかし、入力５２および５４に現われる信号がないと、
端子１２および１４において回路１ｏが発生させる電圧
オフセットの大きさは差動増幅器５６の出方の１つを高
出力状態に駆動するのに十分であり、この状態はライン
レシーバの出力を所定の出方論理状態にさせて信号故障
を示す。

危険防止回路１００回路構造は、成端抵抗、例えば代表
的な場合には２００オームを端子５２およヒ５４を横切
って配置できるようになっている。このことＫよりツイ
ストペア伝送線はエネルギーを最も多く転送するための
その特徴的なインピーダンスに終端できるようになる。

従って上述したのは、１対の出力端子間に所定量の電圧
オフセットを与え、出力に信号故障があるとラインレシ
ーバの出力が所定の出力論理状態になることを保証する
ためにラインレシーバ回路に用いるのに適している新規
な回路である。

【図面の簡単な説明】

第１図は好ましい実施例の電圧オフセット発生回路を示
す概略図である。 弔　１　凹

Claims (1)

1. 【特許請求の範囲】 １、　第１端子（１２）に第１の大きさの第１電圧を発
   生させるバイアスされた第１トランジスタ回路と（６２
   ）と、 前記第１トランジスタ回路手段に並列に結合され第２端
   子（１４）に第２の大きさの第２電圧を発生させる第２
   トランジスタ回路（６４）と、を具えることを特徴とす
   る 第１および第２端子間に電圧オフセットを発生させる回
   路。 ２、入力信号がラインレシーバの入力に印加されない場
   合に、ラインレシーバ回路の出力を所定の論理レベル状
   態に切り換えるのに充分なオフセット電圧を第１．第２
   ノード間に発生させるモノリシックラインレシーバ集積
   回路に使用する危険防止回路にして、第１．第２バイア
   ス信号を発生するバイアス回路（１６，１８，２０，２
   ２）　。 その各々が前記第１．第２バイアス信号を受信し、並列
   構′成にて接続され、第１ノードにおいて＄１大きさの
   第１電圧を発生する第１トランジスタ回路と、第２ノー
   ドにおいて、第２大きさの第２電圧を発生する第２トラ
   ンジスタ回路を具える第１゜第２トランジスタ回路（５
   ２，５４）。 を具備する危険防止回路。 ランジスタ（３８；４２）を含み、前記第１および第２
   トランジスタのベース電極は、それぞれ第１および第２
   バイアス信号を受信し、前記の両方の第１トランジスタ
   のコレクタ電極は第１電源導線に結合されており、前記
   の両方の第２トランジスタのコレクタ電極は第２電源錦
   線に結合されており、前記第１トランジスタ回路手段の
   前記第１および第２トランジスタのエミッタ電極は第１
   ノードに結合されており、前記第２トランジスタ回路の
   前記第１および第２トランジスタのエミツメ電極は第２
   ノードに結合されていることを特徴とする特許請求の範
   囲第２項の回路。