JPS598432A - トランジスタ回路 - Google Patents
トランジスタ回路Info
- Publication number
- JPS598432A JPS598432A JP58063116A JP6311683A JPS598432A JP S598432 A JPS598432 A JP S598432A JP 58063116 A JP58063116 A JP 58063116A JP 6311683 A JP6311683 A JP 6311683A JP S598432 A JPS598432 A JP S598432A
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- JP
- Japan
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- transistor
- circuit
- base
- terminal
- resistor
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K5/00—Manipulating of pulses not covered by one of the other main groups of this subclass
- H03K5/01—Shaping pulses
- H03K5/02—Shaping pulses by amplifying
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
-
- H—ELECTRICITY
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- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/0175—Coupling arrangements; Interface arrangements
- H03K19/018—Coupling arrangements; Interface arrangements using bipolar transistors only
- H03K19/01825—Coupling arrangements, impedance matching circuits
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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- Computing Systems (AREA)
- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Nonlinear Science (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
〔技術分野〕
本発明は同じ導電型のトランジスタを用いるオフ・チッ
プ駆動／被駆動（ｒｅｃｅ ｔ ｖｅｒ ）回路及び論
理回路であって、低消費電力及び高速度の動作によって
特徴付けられる回路に係シ、更に具体的に云うと、本発
明は振幅の大きい振れ（Ｂｗｉｎｇ ） ｆ：呈する出
力信号を扱う回路に係る。
プ駆動／被駆動（ｒｅｃｅ ｔ ｖｅｒ ）回路及び論
理回路であって、低消費電力及び高速度の動作によって
特徴付けられる回路に係シ、更に具体的に云うと、本発
明は振幅の大きい振れ（Ｂｗｉｎｇ ） ｆ：呈する出
力信号を扱う回路に係る。
米国特許第４２８３６４０号明細書に於いて、全てがＮ
ＰＮ ）ランジスタからなる駆動及び論理回路が示され
ており、この回路は高速度の応答が可能であって、増加
もしくは減少方向の成る制限された入力信号の遷移に対
して低電力消費を呈する。その回路は大きな振ｆ′Ｌを
呈する信号には通常遭遇しない同じ種類のオン・チップ
の（チップ自体の）内部回路を駆動するのに特に適して
いる、一方、オフ゛・チップ（チップの外部）に起因す
る信管例えば論理信号？受けとる回路（け下被駆動回路
という）あるいはチップの外部（オフ・チップ）に配置
されに回路を駆動するｆｃぬに信号を提供する回路はよ
シ大ぎな振幅の振れを呈する信号があっても動作する様
に適合されねばならない。
ＰＮ ）ランジスタからなる駆動及び論理回路が示され
ており、この回路は高速度の応答が可能であって、増加
もしくは減少方向の成る制限された入力信号の遷移に対
して低電力消費を呈する。その回路は大きな振ｆ′Ｌを
呈する信号には通常遭遇しない同じ種類のオン・チップ
の（チップ自体の）内部回路を駆動するのに特に適して
いる、一方、オフ゛・チップ（チップの外部）に起因す
る信管例えば論理信号？受けとる回路（け下被駆動回路
という）あるいはチップの外部（オフ・チップ）に配置
されに回路を駆動するｆｃぬに信号を提供する回路はよ
シ大ぎな振幅の振れを呈する信号があっても動作する様
に適合されねばならない。
チップ間を接続して用いる環境によって必要とされるよ
り大きな雑音マージンを吸収するために、より大きな振
幅が必要とされる。
り大きな雑音マージンを吸収するために、より大きな振
幅が必要とされる。
上記米国特許明細書に開示された回路の低消費電力及び
高速度の特性を重大な妥協を伴なう事なく維持し、しか
もオフ・チップ応用面のための出力信号の振れを大きく
する能力を与える技法？見出す事が特に所望される。更
に七の回回路は、前述の米国特許の回路のチップ内部ｃ
オン・チップ）の環境からオフ・チップ駆動／被駆動回
路への異なった駆動状態に対してその回路を適応させる
べく、−貫した出力信号の娠れ／遅延の均衡のとれた状
態を得る事が望ましい。
高速度の特性を重大な妥協を伴なう事なく維持し、しか
もオフ・チップ応用面のための出力信号の振れを大きく
する能力を与える技法？見出す事が特に所望される。更
に七の回回路は、前述の米国特許の回路のチップ内部ｃ
オン・チップ）の環境からオフ・チップ駆動／被駆動回
路への異なった駆動状態に対してその回路を適応させる
べく、−貫した出力信号の娠れ／遅延の均衡のとれた状
態を得る事が望ましい。
しかしながら上記の様な望ましいと考えられる点につい
てに、例えば米国特許第３９１４＜５２８号明細書、同
第３５４９８９９号明細書、ＩＢＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、Ｖｏｌ、
１２、Ａ９、Ｆｅｂｒｕａｒｙ １９７０、ｐ、
１３８７−１６８８等の文献に示される様な従来技術に
よっては達成されていない。
てに、例えば米国特許第３９１４＜５２８号明細書、同
第３５４９８９９号明細書、ＩＢＭＴｅｃｈｎｉｃａｌ
Ｄｉｓｃｌｏｓｕｒｅ Ｂｕｌｌｅｔｉｎ、Ｖｏｌ、
１２、Ａ９、Ｆｅｂｒｕａｒｙ １９７０、ｐ、
１３８７−１６８８等の文献に示される様な従来技術に
よっては達成されていない。
３トランジスタ型の低電圧、低消費電力の絨動／被駆動
ｎ路を示す。この回路は所望のイ言号の振れ（ｇｗｉｎ
ｇ ）の振幅に見合った最高速の応答時間、最小の速
度−電力積金星する。駆動／被駆動回路は一対の同じ導
電型のトランジスタを有し、第１トランジスタのベース
が入力端子へ直接に接続され、そして抵抗を経て第２の
トランジスタのベースへ接続されている。同じ導電型の
第３のトランジスタが、電源に対して直列にトランジス
タ対の第２トランジスタと接続されている。直列に接続
されたトランジスタ間の接続点は出力端子へ接続されて
いる。飽和状態葡呈しない様に抵抗と第２トランジス゛
りのコレクタの間にダイオードが設けられる。
ｎ路を示す。この回路は所望のイ言号の振れ（ｇｗｉｎ
ｇ ）の振幅に見合った最高速の応答時間、最小の速
度−電力積金星する。駆動／被駆動回路は一対の同じ導
電型のトランジスタを有し、第１トランジスタのベース
が入力端子へ直接に接続され、そして抵抗を経て第２の
トランジスタのベースへ接続されている。同じ導電型の
第３のトランジスタが、電源に対して直列にトランジス
タ対の第２トランジスタと接続されている。直列に接続
されたトランジスタ間の接続点は出力端子へ接続されて
いる。飽和状態葡呈しない様に抵抗と第２トランジス゛
りのコレクタの間にダイオードが設けられる。
七のトランジスタはベース回路における静電容量の光電
／放電時間の増大による第２トランジスタのし答時間に
制限されるわず力・な不利点？伴なうが、出力端子にお
いて由られる電圧のふれを大きくする。出力端子におけ
る降下レベルは／Ｊ’ｔさい抵抗（もしくはゼロ抵抗）
を介して第２トランジスタのエミッタを電源の一端子へ
接続すめ事に、よって最小に減じられる。降下レベルは
第６トランジスタ（オフ状態にある）と電源の曲の端子
の間に接続されたクランプ素子によって保持される。
／放電時間の増大による第２トランジスタのし答時間に
制限されるわず力・な不利点？伴なうが、出力端子にお
いて由られる電圧のふれを大きくする。出力端子におけ
る降下レベルは／Ｊ’ｔさい抵抗（もしくはゼロ抵抗）
を介して第２トランジスタのエミッタを電源の一端子へ
接続すめ事に、よって最小に減じられる。降下レベルは
第６トランジスタ（オフ状態にある）と電源の曲の端子
の間に接続されたクランプ素子によって保持される。
第３のトランジスタは、エミッタ及びコレクタ抵抗が電
源の夫々の端子へ接続された第１トランジスタの制御に
よってオン−オフ動作する。
源の夫々の端子へ接続された第１トランジスタの制御に
よってオン−オフ動作する。
本発明の回路の種々の実施例は、駆動／被駆動機能、論
理機能全提供し、異った出力信号の振れ、異った応答時
間を必要とする種々の負荷状態に回路全適合させる事を
可能にする技術を開示するものである。
理機能全提供し、異った出力信号の振れ、異った応答時
間を必要とする種々の負荷状態に回路全適合させる事を
可能にする技術を開示するものである。
コレクタ電流クランプ技術はＧｅｎｅｒａｌ Ｅｌｅｃ
ｔｒｉｃ社のＴｒａｎｓｉｓｔｏｒ Ｍａｎｕ＆ｌ 、
第６版、１９６２、ｐ、９７−９９に開示される様なス
イッチング回路における飽和状態を回避するための技術
として仰られている。本発明に従って、前述の米国特許
第４２８３６４ｏ号明細書に示された駆動及び論理回路
に同じ様な技術がもしも適切に導入されたならば、飽和
状態が回避されるたけでなく、元の回路の非常に好まし
い速度−電力積特性を著しく損なう事なくチップ駆動／
被駆動回路間に必要な大きな信号振幅の振れが与えられ
る事が見出され・た。１つのコレクタ遅延のみを伴なう
入力及び出力面のノンシュープル動作が維持される。
ｔｒｉｃ社のＴｒａｎｓｉｓｔｏｒ Ｍａｎｕ＆ｌ 、
第６版、１９６２、ｐ、９７−９９に開示される様なス
イッチング回路における飽和状態を回避するための技術
として仰られている。本発明に従って、前述の米国特許
第４２８３６４ｏ号明細書に示された駆動及び論理回路
に同じ様な技術がもしも適切に導入されたならば、飽和
状態が回避されるたけでなく、元の回路の非常に好まし
い速度−電力積特性を著しく損なう事なくチップ駆動／
被駆動回路間に必要な大きな信号振幅の振れが与えられ
る事が見出され・た。１つのコレクタ遅延のみを伴なう
入力及び出力面のノンシュープル動作が維持される。
第１あのトランジスタ１．２及び３並びに−５０として
夫々１５０Ω、６００Ω、２００Ωのバイアス抵抗Ｒ，
，Ｒ２及びＲ３は前記米国特許第４２８３６４０号明細
書の回路の名素子に対応する。
夫々１５０Ω、６００Ω、２００Ωのバイアス抵抗Ｒ，
，Ｒ２及びＲ３は前記米国特許第４２８３６４０号明細
書の回路の名素子に対応する。
端子８へ負に遷移する入力信号が印加されると、トラン
ジスタ１及び２はカット・オフされ、正の電源端子１１
に接続されたトランジスタ３が導通して、立ち上ったレ
ベルへ向かう出力信号が生じる。降下レベルへ回かう出
力信号が生じている場合には、バイアス抵抗Ｒ２及びＲ
３並びにトランジスタ７はトランジスタ３をカント・オ
フする様に電位全設定し、よって端子５における降下レ
ベルの限度が決定さｎる。もしも端子５における降下レ
ベルがトランジスタ３のペースにおけるセットされｆｃ
ｖベルよりＶ だけ低いレベルとなるｅ ならば、トランジスタ３はオン状態となる。端子５にお
ける降下１／ベルに向かう信号は、トランジスタ１及び
２をオン状態にし、トランジスタ３をオフ状態にする入
力端子８における立ち上ったレベルーー〇遷移信号によ
って生じる。
ジスタ１及び２はカット・オフされ、正の電源端子１１
に接続されたトランジスタ３が導通して、立ち上ったレ
ベルへ向かう出力信号が生じる。降下レベルへ回かう出
力信号が生じている場合には、バイアス抵抗Ｒ２及びＲ
３並びにトランジスタ７はトランジスタ３をカント・オ
フする様に電位全設定し、よって端子５における降下レ
ベルの限度が決定さｎる。もしも端子５における降下レ
ベルがトランジスタ３のペースにおけるセットされｆｃ
ｖベルよりＶ だけ低いレベルとなるｅ ならば、トランジスタ３はオン状態となる。端子５にお
ける降下１／ベルに向かう信号は、トランジスタ１及び
２をオン状態にし、トランジスタ３をオフ状態にする入
力端子８における立ち上ったレベルーー〇遷移信号によ
って生じる。
トランジスタ１及び２０ベ一ス間の例えばｌｋΩの抵抗
Ｒ６の接続、トランジスタ２のエミッタの負電源端子４
への直接的な接続によって、端子５における出力信号の
振れの降下レベルに於ける減少を最大にする事が可能と
なる。ＲＯ’にショットキ・ダイオードと直列に接続す
る事によって、出力から入力を分離する機能が与えらｎ
る。Ｒｏによる電圧降下が出力信号の振れに直接加えら
れる。
Ｒ６の接続、トランジスタ２のエミッタの負電源端子４
への直接的な接続によって、端子５における出力信号の
振れの降下レベルに於ける減少を最大にする事が可能と
なる。ＲＯ’にショットキ・ダイオードと直列に接続す
る事によって、出力から入力を分離する機能が与えらｎ
る。Ｒｏによる電圧降下が出力信号の振れに直接加えら
れる。
Ｒｏの大きさ及びＲ６を通る電流に依存して、チップ間
を駆動するための駆動動作に適した例えば９００ミリボ
ルトよシ大きな信精の撮れが与えら九る。大きな電流が
必要とさｎる駆動動作において、トランジスタ乙のエミ
ッタにおける抵抗によって、非常に大きな電圧降下が生
じ、大きな出力の振れに必要な幾分かの電圧が吸収され
る。その場合の最良の解決法は電源に対してエミッタ全
直接に接続し、大電流を流入させるための低抵抗を与え
るために大きなエミッタ面積（３０１５平方ミクロン程
度）音用いる事である。
を駆動するための駆動動作に適した例えば９００ミリボ
ルトよシ大きな信精の撮れが与えら九る。大きな電流が
必要とさｎる駆動動作において、トランジスタ乙のエミ
ッタにおける抵抗によって、非常に大きな電圧降下が生
じ、大きな出力の振れに必要な幾分かの電圧が吸収され
る。その場合の最良の解決法は電源に対してエミッタ全
直接に接続し、大電流を流入させるための低抵抗を与え
るために大きなエミッタ面積（３０１５平方ミクロン程
度）音用いる事である。
ショットキ・ダイオード６はトランジスタ２が導通して
降下レベルへ向かう出力信号が生じる場合に飽和状態が
生じない重音保証する。トランジスタ２のベース回路内
にのみ抵抗Ｒ８が接続される限り、七の駆動回路全体の
すぐれた応答速度の低下は最小である。ダイオード６の
アノードはこのダイオードによって呈せられる対飽和保
護特性を大きくするため、もしくは端子５における出力
信雅の娠れの降下レベルを高くするために、抵抗Ｒｏの
タップ（図示されず）へ接続することができる。第２図
の回路は、端子５′における出力信号の娠几の降下レベ
ルの減少全最大にする事を必要としない応用例を提供す
る変形例を示す。従って抵抗Ｒ６は一例として５００Ω
であって、第１図の抵抗Ｒ６に関してその直が小さい。
降下レベルへ向かう出力信号が生じる場合に飽和状態が
生じない重音保証する。トランジスタ２のベース回路内
にのみ抵抗Ｒ８が接続される限り、七の駆動回路全体の
すぐれた応答速度の低下は最小である。ダイオード６の
アノードはこのダイオードによって呈せられる対飽和保
護特性を大きくするため、もしくは端子５における出力
信雅の娠れの降下レベルを高くするために、抵抗Ｒｏの
タップ（図示されず）へ接続することができる。第２図
の回路は、端子５′における出力信号の娠几の降下レベ
ルの減少全最大にする事を必要としない応用例を提供す
る変形例を示す。従って抵抗Ｒ６は一例として５００Ω
であって、第１図の抵抗Ｒ６に関してその直が小さい。
但し、第１図及び第２図の回路は同じ応用例、例えば共
に被駆動回路（ｒｅｃｅｉｖｅｒ）、に於いて用いるた
めに設計されるものとする。入力信置に対するし答時間
が改良される。トランジスタ２′が導通している場合の
降下レベル電流制御のためにトランジスタ２′のエミッ
タに例えば２００Ωの抵抗９が接続される。第１図にお
ける抵抗Ｒ２、Ｒ３及びトランジスタ７の代シに例とし
て８００Ωの抵抗Ｒ４及びダイオード１０が用いられ、
これらは変更された出力信号の振れをつるための降下レ
ベルクランプ回路として働らく。トランジスタ１に接続
された抵抗ＲＩ′は例えば４００Ωの抵抗値のものが用
いられる。
に被駆動回路（ｒｅｃｅｉｖｅｒ）、に於いて用いるた
めに設計されるものとする。入力信置に対するし答時間
が改良される。トランジスタ２′が導通している場合の
降下レベル電流制御のためにトランジスタ２′のエミッ
タに例えば２００Ωの抵抗９が接続される。第１図にお
ける抵抗Ｒ２、Ｒ３及びトランジスタ７の代シに例とし
て８００Ωの抵抗Ｒ４及びダイオード１０が用いられ、
これらは変更された出力信号の振れをつるための降下レ
ベルクランプ回路として働らく。トランジスタ１に接続
された抵抗ＲＩ′は例えば４００Ωの抵抗値のものが用
いられる。
第１図及び第、２図の回路図は、駆動回路もしくは被駆
動回路として示された。しかしながら、第３図に示す様
に、いず九の場合に於いてもＮＯＲ論理全実行する回路
構成ケ与える事ができる。第３図は端子１２に印加され
る第２の入力信号を用いる場合を示す。トランジスタ１
３．１４、ダイオード１５及び抵抗１６（１にΩ）がこ
の目的のために加えられた。これらの素子は第１入力端
子に印加される信号に関連して前述した様にしてトラン
ジスタ１″、２″、ダイオード６″及び抵抗Ｒｏ’（Ｉ
ｋΩ）と同様に動作する。抵抗Ｒ３″、□Ｒ２、Ｒ３は
夫々１５０Ω、６００Ω、２００Ωである。端子５″に
おける出力信号は、通常のＮＯＲ論理の場合の様に入力
論理端子８″、１２の両方に於いて入力信号が降下する
と常に立ち上がる。
動回路として示された。しかしながら、第３図に示す様
に、いず九の場合に於いてもＮＯＲ論理全実行する回路
構成ケ与える事ができる。第３図は端子１２に印加され
る第２の入力信号を用いる場合を示す。トランジスタ１
３．１４、ダイオード１５及び抵抗１６（１にΩ）がこ
の目的のために加えられた。これらの素子は第１入力端
子に印加される信号に関連して前述した様にしてトラン
ジスタ１″、２″、ダイオード６″及び抵抗Ｒｏ’（Ｉ
ｋΩ）と同様に動作する。抵抗Ｒ３″、□Ｒ２、Ｒ３は
夫々１５０Ω、６００Ω、２００Ωである。端子５″に
おける出力信号は、通常のＮＯＲ論理の場合の様に入力
論理端子８″、１２の両方に於いて入力信号が降下する
と常に立ち上がる。
夫々の図に於いて示される抵抗の１直は被駆動回路の応
用例に関して好ましいパラメータ直の例を示す。駆動回
路の応用レリの場合には、夫々の負荷へ所望の電力がへ
えられる様に全ての抵抗直は小さくきｎるべぎである。
用例に関して好ましいパラメータ直の例を示す。駆動回
路の応用レリの場合には、夫々の負荷へ所望の電力がへ
えられる様に全ての抵抗直は小さくきｎるべぎである。
図に示す被駆動回路のコンピュータを用いたシミュレー
ションによって、前述の米国特許第４２８３５４０号明
細書に示される発明の回路に対する次の様な比較データ
が得られた。
ションによって、前述の米国特許第４２８３５４０号明
細書に示される発明の回路に対する次の様な比較データ
が得られた。
上記米国特許の回路 ６００ ２５６ ２
．６第２図の回路 ８００ ５３０ ４第１
図の回路 １０００ ４５０ ４
．６第２図の回路 ８００ ５３０ ４第１
図の回路 １０００ ４５０ ４
第１図は本発明の一実施例を示す図、第２図は第１図の
回路の修正案を示す図、第３図はＮＯＲ回路を示す図で
ある。 １．２．３．７・・・・トランジスタ、４・団接地端子
、５・印出カ端子、６・・・・ショットキ・ダイオード
、８−・−人力端子。 ＩＪ、願人＜ンターナショナノいビジネス・マシーンズ
・コーポレーション代理人 弁理士 岡 １）
次 生（外１名）
回路の修正案を示す図、第３図はＮＯＲ回路を示す図で
ある。 １．２．３．７・・・・トランジスタ、４・団接地端子
、５・印出カ端子、６・・・・ショットキ・ダイオード
、８−・−人力端子。 ＩＪ、願人＜ンターナショナノいビジネス・マシーンズ
・コーポレーション代理人 弁理士 岡 １）
次 生（外１名）
Claims (1)
- 【特許請求の範囲】 下記構成を有するトランジスタ回路。 （イ）第１の抵抗。 ←〕 第１及び第２のトランジスタよシなる対になった
トランジスタであって、上記第１のトランジスタのベー
スが入力端子に＠接接続されると共に上記第１の抵抗を
升して上記第２のトランジスタのベースへ接続される様
構成されてなるもの。 （ハ）電源。 に）上記電源の端子間に於いて上記第２のトランジスタ
と直列に接続された、上記対になったトランジスタと同
じ導電型の第３のトランジスタであって、該トランジス
タのコレクタが直接上記電源の一方の端子に接続されて
なるもの。 ０→ 上記第２のトランジスタのベース及ヒコレクタ間
に接続されたダイオード。 （へ）上記第１のトランジスタのコレクタ及び上記第６
のトランジスタのベースの接続点を上記第３のトランジ
スタのコレクタに接続する様装置された、クランプ手段
に対して分路を形成する様に接続された第２の抵抗。 （ト）上記第１及び第２のトランジスタのエミッタを相
互に接続する第６の抵抗。 （ト）上記入力端子に印加される入力信号の最低電圧レ
ベルが呈せられる間に少くとも上記第２のトランジスタ
を通して美質的に電流を流さない様上記電源のバイアス
・レベルが設定すれている事。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US06/392,189 US4458159A (en) | 1982-06-25 | 1982-06-25 | Large swing driver/receiver circuit |
| US392189 | 1982-06-25 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS598432A true JPS598432A (ja) | 1984-01-17 |
Family
ID=23549625
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58063116A Pending JPS598432A (ja) | 1982-06-25 | 1983-04-12 | トランジスタ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4458159A (ja) |
| EP (1) | EP0097788B1 (ja) |
| JP (1) | JPS598432A (ja) |
| DE (1) | DE3374824D1 (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4570086A (en) * | 1983-06-27 | 1986-02-11 | International Business Machines Corporation | High speed complementary NOR (NAND) circuit |
| US4798972A (en) * | 1987-03-03 | 1989-01-17 | Digital Equipment Corporation | Apparatus and method for capacitor coupled complementary buffering |
| JPS63318816A (ja) * | 1987-06-12 | 1988-12-27 | インターナシヨナル・ビジネス・マシーンズ・コーポレーシヨン | 欠陥許容性を有する論理回路 |
| US4868427A (en) * | 1987-10-30 | 1989-09-19 | Gazelle Microcircuits, Inc. | ECL to TTL circuit |
| JPH0693615B2 (ja) * | 1988-05-16 | 1994-11-16 | 株式会社東芝 | ドライバ回路 |
| KR930003010B1 (ko) * | 1990-08-10 | 1993-04-16 | 삼성전자 주식회사 | Mos 드라이버회로 |
Family Cites Families (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3564281A (en) * | 1966-12-23 | 1971-02-16 | Hitachi Ltd | High speed logic circuits and method of constructing the same |
| US3549899A (en) * | 1967-03-31 | 1970-12-22 | Rca Corp | Input and output emitter-follower cml circuitry |
| US3654490A (en) * | 1970-06-17 | 1972-04-04 | Signetics Corp | Gate circuit with ttl input and complimentary outputs |
| US3914628A (en) * | 1972-10-27 | 1975-10-21 | Raytheon Co | T-T-L driver circuitry |
| JPS52114250A (en) * | 1976-03-22 | 1977-09-24 | Nec Corp | Transistor circuit |
| US4283640A (en) * | 1979-10-05 | 1981-08-11 | International Business Machines Corp. | All-NPN transistor driver and logic circuit |
| US4287435A (en) * | 1979-10-05 | 1981-09-01 | International Business Machines Corp. | Complementary transistor inverting emitter follower circuit |
-
1982
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