JPH0815259B2 - ３値論理回路 - Google Patents
３値論理回路Info
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- JPH0815259B2 JPH0815259B2 JP61233655A JP23365586A JPH0815259B2 JP H0815259 B2 JPH0815259 B2 JP H0815259B2 JP 61233655 A JP61233655 A JP 61233655A JP 23365586 A JP23365586 A JP 23365586A JP H0815259 B2 JPH0815259 B2 JP H0815259B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は３値論理回路に関し、特に、低電源電圧動作
に適するように改良した３値論理回路に関する。
に適するように改良した３値論理回路に関する。
従来の３値論理回路は、第３図に示す様に、トランジ
スタQ4,Q5,Q6,Q7と定電流源I1で構成される第１の差動
増幅回路と、トランジスタQ9,Q10,Q11,Q12と定電流源I3
から構成される第２の差動増幅器回路とから構成され、
前記トランジスタQ4,Q12のそれぞれのベースにそれぞれ
電圧の異なる基準電圧源E2,E3を設け、トランジスタQ10
の２つのコレクタの内一方に抵抗R3の一端を接続し、そ
の接続点をトランジスタQ8のベースに接続し、トランジ
スタQ8のコレクタとトランジスタQ6のコレクタを接続
し、トランジスタQ8のエミッタと抵抗R3の他端とトラン
ジスタQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続
し、トランジスタQ7のベースとトランジスタQ9のベース
の接続点を入力端ａとし、入力端ａの電位を変化させる
ことにより、出力がトランジスタQ5,Q6,Q10の各コレク
タにそれぞれ単独に出力される様に構成したものが知ら
れている。
スタQ4,Q5,Q6,Q7と定電流源I1で構成される第１の差動
増幅回路と、トランジスタQ9,Q10,Q11,Q12と定電流源I3
から構成される第２の差動増幅器回路とから構成され、
前記トランジスタQ4,Q12のそれぞれのベースにそれぞれ
電圧の異なる基準電圧源E2,E3を設け、トランジスタQ10
の２つのコレクタの内一方に抵抗R3の一端を接続し、そ
の接続点をトランジスタQ8のベースに接続し、トランジ
スタQ8のコレクタとトランジスタQ6のコレクタを接続
し、トランジスタQ8のエミッタと抵抗R3の他端とトラン
ジスタQ4,Q7,Q9,Q11,Q12のコレクタを低電位端に接続
し、トランジスタQ7のベースとトランジスタQ9のベース
の接続点を入力端ａとし、入力端ａの電位を変化させる
ことにより、出力がトランジスタQ5,Q6,Q10の各コレク
タにそれぞれ単独に出力される様に構成したものが知ら
れている。
第３図において、基準電圧源E2,E3の電位関係をE2＞E
3とすると、入力端ａの電位がE3より低い時（例えばGN
D）、PNPトランジスタQ9,Q10及びQ11,Q12のダーリント
ン接続で構成される第２の差動増幅回路のPNPトランジ
スタQ9,Q10側が導通しPNPトランジスタ10の一方のコレ
クタに接続される出力端ｂより出力電流が出力される。
この時、同様にPNPトランジスタQ4,Q5及びQ6,Q7のダー
リントン接続で構成される第１の差動増幅回路のPNPト
ランジスタQ6,Q7側が導通しPNPトランジスタQ6のコレク
タ出力端ｄに電流は流れるが、上述のごとくPNPトラン
ジスタQ10が導通しているため、PNPトランジスタQ10の
もう一方のコレクタに接続された抵抗R3がバイアスさ
れ、NPNトランジスタQ8が導通しPNPトランジスタQ6のコ
レクタに流れる電流をNPNトランジスタQ8を介してGNDに
バイパスし出力端ｄには出力電流は出力されない。
3とすると、入力端ａの電位がE3より低い時（例えばGN
D）、PNPトランジスタQ9,Q10及びQ11,Q12のダーリント
ン接続で構成される第２の差動増幅回路のPNPトランジ
スタQ9,Q10側が導通しPNPトランジスタ10の一方のコレ
クタに接続される出力端ｂより出力電流が出力される。
この時、同様にPNPトランジスタQ4,Q5及びQ6,Q7のダー
リントン接続で構成される第１の差動増幅回路のPNPト
ランジスタQ6,Q7側が導通しPNPトランジスタQ6のコレク
タ出力端ｄに電流は流れるが、上述のごとくPNPトラン
ジスタQ10が導通しているため、PNPトランジスタQ10の
もう一方のコレクタに接続された抵抗R3がバイアスさ
れ、NPNトランジスタQ8が導通しPNPトランジスタQ6のコ
レクタに流れる電流をNPNトランジスタQ8を介してGNDに
バイパスし出力端ｄには出力電流は出力されない。
次に、入力端ａの電位がE2より高い時（例えば
VCC）、PNPトランジスタQ4,Q5及びQ6,Q7のダーリントン
接続で構成される第１の差動増幅回路のPNPトランジス
タQ4,Q5側が導通し、PNPトランジスタQ5のコレクタに接
続される出力端ｃより出力電流が出力される。この時、
VCC＞E2＞E3の関係から第２の差動増幅器はトランジス
タQ11,Q12側が導通し、出力端ｂには出力電流は流れな
い。
VCC）、PNPトランジスタQ4,Q5及びQ6,Q7のダーリントン
接続で構成される第１の差動増幅回路のPNPトランジス
タQ4,Q5側が導通し、PNPトランジスタQ5のコレクタに接
続される出力端ｃより出力電流が出力される。この時、
VCC＞E2＞E3の関係から第２の差動増幅器はトランジス
タQ11,Q12側が導通し、出力端ｂには出力電流は流れな
い。
次に、入力端ａの電位がE2とE3間の電位の時、上記第
１の差動増幅回路のPNPトランジスタQ6,Q7側が導通しPN
PトランジスタQ6のコレクタに接続される出力端ｄより
出力電流が出力される。なお、この時、第２の差動増幅
回路のPNPトランジスタQ9,Q10側の非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
１の差動増幅回路のPNPトランジスタQ6,Q7側が導通しPN
PトランジスタQ6のコレクタに接続される出力端ｄより
出力電流が出力される。なお、この時、第２の差動増幅
回路のPNPトランジスタQ9,Q10側の非導通になっていて
抵抗R3にバイアスされないため、NPNトランジスタQ8は
非導通となっている。
上述した従来の３値論理回路では、スレッシュホール
ド電位を基準電圧源E2,E3の電圧値E2E3で決定してお
り、３値論理回路として動作させる為には、電源VCCの
電圧をVCCとし、トランジスタQ5のエミッタと電源VCC間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5（以下、トランジスタのベース・エミッタ間の
電圧をVBEと記す）とした場合、基準電圧源E2の電位
は、 VCC−（VCE＋VBE4＋VBE5） 以下に設定し、さらに基準電圧源E3の電位は、GNDから
トランジスタ１コ分のVBE電圧以上に設定しなければな
らない。
ド電位を基準電圧源E2,E3の電圧値E2E3で決定してお
り、３値論理回路として動作させる為には、電源VCCの
電圧をVCCとし、トランジスタQ5のエミッタと電源VCC間
の電圧をVCE、トランジスタQ4のベース・エミッタ間の
電圧をVBE4、トランジスタQ5のベース・エミッタ間の電
圧をVBE5（以下、トランジスタのベース・エミッタ間の
電圧をVBEと記す）とした場合、基準電圧源E2の電位
は、 VCC−（VCE＋VBE4＋VBE5） 以下に設定し、さらに基準電圧源E3の電位は、GNDから
トランジスタ１コ分のVBE電圧以上に設定しなければな
らない。
次に、基準電圧源E2,E3間の電位差をトランジスタ１
コ分のVBE電圧だけ設けた場合、従来の３値論理回路を
動作させる為には電源VCCの電圧として、（VCE＋VBE×
４）〔Ｖ〕以上の電圧（約3.8V）が必要となってくる。
コ分のVBE電圧だけ設けた場合、従来の３値論理回路を
動作させる為には電源VCCの電圧として、（VCE＋VBE×
４）〔Ｖ〕以上の電圧（約3.8V）が必要となってくる。
本発明の３値論理回路の一つは、第１の直流電源と、
この第１の直流電源の電圧よりも低い電圧を有する第２
の直流電源と、前記第１の直流電源に一端を接続した第
１の定電流源と、この第１の定電流源の他端にアノード
を接続し、カソードを入力端に接続した第１のダイオー
ド、および前記第１の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第１の
出力端に接続した第１のトランジスタからなる第１のカ
レントミラー回路と、一端を最低電位に接続した第２の
定電流源と、この第２の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第２のダイオー
ド、および前記第２の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第２の
出力端に接続した第２のトランジスタからなる第２のカ
レントミラー回路と、前記第１の定電流源の他端にアノ
ードを接続しカソードを前記第２の定電流源の他端に接
続した第３のダイオード、およびこの第３のダイオード
のアノードにベースを接続し、エミッタを前記第３のダ
イオードのカソードに接続し、コレクタを第３の出力端
に接続した第３のトランジスタからなる第３のカレント
ミラー回路と、前記第１の定電流源の他端と前記第２の
直流電源間に接続した第１の抵抗と、前記第２の定電流
源の他端と前記第２の直流電源間に接続した第２の抵抗
とを具備することを特徴とする。
この第１の直流電源の電圧よりも低い電圧を有する第２
の直流電源と、前記第１の直流電源に一端を接続した第
１の定電流源と、この第１の定電流源の他端にアノード
を接続し、カソードを入力端に接続した第１のダイオー
ド、および前記第１の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第１の
出力端に接続した第１のトランジスタからなる第１のカ
レントミラー回路と、一端を最低電位に接続した第２の
定電流源と、この第２の定電流源の他端にカソードを接
続し、アノードを前記入力端に接続した第２のダイオー
ド、および前記第２の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第２の
出力端に接続した第２のトランジスタからなる第２のカ
レントミラー回路と、前記第１の定電流源の他端にアノ
ードを接続しカソードを前記第２の定電流源の他端に接
続した第３のダイオード、およびこの第３のダイオード
のアノードにベースを接続し、エミッタを前記第３のダ
イオードのカソードに接続し、コレクタを第３の出力端
に接続した第３のトランジスタからなる第３のカレント
ミラー回路と、前記第１の定電流源の他端と前記第２の
直流電源間に接続した第１の抵抗と、前記第２の定電流
源の他端と前記第２の直流電源間に接続した第２の抵抗
とを具備することを特徴とする。
本発明の３値論理回路の他の一つは、第１の直流電源
と、この第１の直流電源の電圧よりも低い電圧を有する
第２の直流電源と、前記第１の直流電源に一端を接続し
た第１の定電流源と、この第１の定電流源の他端にアノ
ードを接続し、カソードを入力端に接続した第１のダイ
オード、および前記第１の定電流源の他端にベースを接
続し、エミッタを前記入力端に接続し、コレクタを第１
の出力端に接続した第１のトランジスタからなる第１の
カレントミラー回路と、一端を最低電位に接続した第２
の定電流源と、この第２の定電流源の他端にカソードを
接続し、アノードを前記入力端に接続した第２のダイオ
ード、および前記第２の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第２の
出力端に接続した第２のトランジスタからなる第２のカ
レントミラー回路と、前記第１の定電流源の他端にアノ
ードを接続しカソードを前記第２の定電流源の他端に接
続した第３のダイオード、およびこの第３のダイオード
のアノードにエミッタを接続し、ベースを前記第３のダ
イオードのカソードに接続し、コレクタを第３の出力端
に接続した第３のトランジスタからなる第３のカレント
ミーラー回路と、前記第１の定電流源の他端と前記第２
の直流電源間に接続した第１の抵抗と、前記第２の定電
流源と他端と前記第２の直流電源間に接続した第２の抵
抗とを具備することを特徴とする。
と、この第１の直流電源の電圧よりも低い電圧を有する
第２の直流電源と、前記第１の直流電源に一端を接続し
た第１の定電流源と、この第１の定電流源の他端にアノ
ードを接続し、カソードを入力端に接続した第１のダイ
オード、および前記第１の定電流源の他端にベースを接
続し、エミッタを前記入力端に接続し、コレクタを第１
の出力端に接続した第１のトランジスタからなる第１の
カレントミラー回路と、一端を最低電位に接続した第２
の定電流源と、この第２の定電流源の他端にカソードを
接続し、アノードを前記入力端に接続した第２のダイオ
ード、および前記第２の定電流源の他端にベースを接続
し、エミッタを前記入力端に接続し、コレクタを第２の
出力端に接続した第２のトランジスタからなる第２のカ
レントミラー回路と、前記第１の定電流源の他端にアノ
ードを接続しカソードを前記第２の定電流源の他端に接
続した第３のダイオード、およびこの第３のダイオード
のアノードにエミッタを接続し、ベースを前記第３のダ
イオードのカソードに接続し、コレクタを第３の出力端
に接続した第３のトランジスタからなる第３のカレント
ミーラー回路と、前記第１の定電流源の他端と前記第２
の直流電源間に接続した第１の抵抗と、前記第２の定電
流源と他端と前記第２の直流電源間に接続した第２の抵
抗とを具備することを特徴とする。
本発明について図面を参照して以下に説明する。
第１図に示す本発明の一実施例は、ダイオードD2およ
びトランジスタQ2で構成される第１のカレントミラー回
路と、ダイオードD2のカソードおよびトランジスタQ2の
エミッタに接続され、ダイオードD3およびトランジスタ
Q3で構成される第２のカレントミラー回路とを有し、ダ
イオードD3のアノードとトランジスタQ3のエミッタの接
続点に接続される入力端ａの電位が最低電位（GND）の
時、第１のカレントミラー回路が導通し、定電流源I1の
定電流I1と、基準電圧源E1からダイオードD2に抵抗R1を
介して流れる電流との合計された電流が、トランジスタ
Q2のコレクタに接続される出力端ｂより出力する。
びトランジスタQ2で構成される第１のカレントミラー回
路と、ダイオードD2のカソードおよびトランジスタQ2の
エミッタに接続され、ダイオードD3およびトランジスタ
Q3で構成される第２のカレントミラー回路とを有し、ダ
イオードD3のアノードとトランジスタQ3のエミッタの接
続点に接続される入力端ａの電位が最低電位（GND）の
時、第１のカレントミラー回路が導通し、定電流源I1の
定電流I1と、基準電圧源E1からダイオードD2に抵抗R1を
介して流れる電流との合計された電流が、トランジスタ
Q2のコレクタに接続される出力端ｂより出力する。
次に、入力端ａの電位が電源VCCの電圧VCCの時、第２
のカレントミラー回路が導通し、定電流源I2の定電流I2
と、トランジスタQ3のベース電位と基準電圧源E1の電位
差により抵抗R2を介して流れる電流との合計された電流
が、トランジスタQ3のコレクタに接続される出力端ｃよ
り出力する。
のカレントミラー回路が導通し、定電流源I2の定電流I2
と、トランジスタQ3のベース電位と基準電圧源E1の電位
差により抵抗R2を介して流れる電流との合計された電流
が、トランジスタQ3のコレクタに接続される出力端ｃよ
り出力する。
次に、入力端ａの電位が基準電圧源E1の電圧と同電
位、又はオープン時、第1,第２のカレントミラー回路
は、非導通状態となり、出力端ｂと出力端ｃに電流は出
力されない。
位、又はオープン時、第1,第２のカレントミラー回路
は、非導通状態となり、出力端ｂと出力端ｃに電流は出
力されない。
この時、定電流源I1の定電流I1はダイオードD1を介し
て定電流源I2に流れ込み、ダイオードD1のアノードをNP
NトランジスタQ1のベースに、ダイオードD1のカレント
をNPNトランジスタQ1のエミッタにそれぞれ接続して構
成される第３のカレントミラー回路が導通し、定電流源
I1の定電流I1がNPNトランジスタQ1のコレクタに接続さ
れる出力端ｄより出力する。即ち入力端ａの電位がVCC
の時、定電流源I2の電圧分VCEと第２のカレントミラー
回路のダイオードD3のVBE分の電源電圧VCC（＝VCE＋
VBE）があれば動作可能と成り、入力端ａの電位がGNDの
時、定電流源I1の電圧分VCEと第１のカレントミラー回
路のダイオードD2のVBE分の電源電圧VCC（＝VCE＋VBE）
があれば動作可能と成り、入力端ａの電位が基準電圧源
E1の電圧と同電位又はオープン時、定電流源I1の電圧分
VCEとダイオードD1のVBE分と定電流源I2の電圧分VCEの
電源電圧VCC（＝2VCE＋VBE）があれば動作可能となり、
以上の３条件より、電源電圧VCC＝2VCE＋VBEの入力端ａ
の電位が基準電圧源E1の電圧と同電位又はオープン時を
満足する電源電圧で３条件を満足する。
て定電流源I2に流れ込み、ダイオードD1のアノードをNP
NトランジスタQ1のベースに、ダイオードD1のカレント
をNPNトランジスタQ1のエミッタにそれぞれ接続して構
成される第３のカレントミラー回路が導通し、定電流源
I1の定電流I1がNPNトランジスタQ1のコレクタに接続さ
れる出力端ｄより出力する。即ち入力端ａの電位がVCC
の時、定電流源I2の電圧分VCEと第２のカレントミラー
回路のダイオードD3のVBE分の電源電圧VCC（＝VCE＋
VBE）があれば動作可能と成り、入力端ａの電位がGNDの
時、定電流源I1の電圧分VCEと第１のカレントミラー回
路のダイオードD2のVBE分の電源電圧VCC（＝VCE＋VBE）
があれば動作可能と成り、入力端ａの電位が基準電圧源
E1の電圧と同電位又はオープン時、定電流源I1の電圧分
VCEとダイオードD1のVBE分と定電流源I2の電圧分VCEの
電源電圧VCC（＝2VCE＋VBE）があれば動作可能となり、
以上の３条件より、電源電圧VCC＝2VCE＋VBEの入力端ａ
の電位が基準電圧源E1の電圧と同電位又はオープン時を
満足する電源電圧で３条件を満足する。
又、電源電圧VCC＝2VCE＋VBE（約2.1V）と成り従来約
3.8Vより低電圧電源化が計られた。
3.8Vより低電圧電源化が計られた。
又、第２図は第１図の実施例においてNPNトランジス
タQ1をPNPトランジスタQ13に置換え、ダイオードD3のア
ノードをPNPトランジスタQ13のエミッタにダイオードD3
のカソードをPNPトランジスタQ13のベースに接続して成
る第３のカレントミラー回路を構成し、第１図の出力端
ｄの出力は流入電流であるが、第２の出力端ｄの出力は
流出電流とした例である。
タQ1をPNPトランジスタQ13に置換え、ダイオードD3のア
ノードをPNPトランジスタQ13のエミッタにダイオードD3
のカソードをPNPトランジスタQ13のベースに接続して成
る第３のカレントミラー回路を構成し、第１図の出力端
ｄの出力は流入電流であるが、第２の出力端ｄの出力は
流出電流とした例である。
以上説明した様に本発明によれば、2.1Vまでの低電圧
電源で動作可能となる３値論理回路が実現できる。
電源で動作可能となる３値論理回路が実現できる。
第１図は本発明の一実施例の回路図、第２図は本発明の
他の実施例の回路図、第３図は従来例の回路図である。 Q1〜Q13……トランジスタ、D1〜D3……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1,E2,E3……基準
電圧源、VCC……電源、ａ……入力端、ｂ〜ｄ……出力
端。
他の実施例の回路図、第３図は従来例の回路図である。 Q1〜Q13……トランジスタ、D1〜D3……ダイオード、R1
〜R3……抵抗、I1〜I3……定電流源、E1,E2,E3……基準
電圧源、VCC……電源、ａ……入力端、ｂ〜ｄ……出力
端。
Claims (2)
- 【請求項１】第１の直流電源と、この第１の直流電源の
電圧よりも低い電圧を出力する第２の直流電源と、前記
第１の直流電源に一端を接続した第１の定電流源と、こ
の第１の定電流源の他端にアノードを接続しカソードを
入力端に接続した第１のダイオード、および前記第１の
定電流源の他端にベースを接続しエミッタを前記入力端
に接続しコレクタを第１の出力端に接続した第１のトラ
ンジスタからなる第１のカレントミラー回路と、一端を
最低電位に接続した第２の定電流源と、この第２の定電
流源の他端にカソードを接続しアノードを前記入力端に
接続した第２のダイオード、および前記第２の定電流源
の他端にベースを接続しエミッタを前記入力端に接続し
コレクタを第２の出力端に接続した第２のトランジスタ
からなる第２のカレントミラー回路と、前記第１の定電
流源の他端にアノードを接続しカソードを前記第２の定
電流源の他端に接続した第３のダイオード、およびこの
第３のダイオードのアノードにベースを接続しエミッタ
を前記第３のダイオードのカソードに接続しコレクタを
第３の出力端に接続した第３のトランジスタからなる第
３のカレントミラー回路と、前記第１の定電流源の他端
と前記第２の直流電源間に接続した第１の抵抗と、前記
第２の定電流源の他端と前記第２の直流電源間に接続し
た第２の抵抗とを備えることを特徴とする３値論理回
路。 - 【請求項２】第１の直流電源と、この第１の直流電源の
電圧よりも低い電圧を出力する第２の直流電源と、前記
第１の直流電源に一端を接続した第１の定電流源と、こ
の第１の定電流源の他端にアノードを接続しカソードを
入力端に接続した第１のダイオード、および前記第１の
定電流源の他端にベースを接続しエミッタを前記入力端
に接続しコレクタを第１の出力端に接続した第１のトラ
ンジスタからなる第１のカレントミラー回路と、一端を
最低電位に接続した第２の定電流源と、この第２の定電
流源の他端にカソードを接続しアノードを前記入力端に
接続した第２のダイオード、および前記第２の定電流源
の他端にベースを接続しエミッタを前記入力端に接続し
コレクタを第２の出力端に接続した第２のトランジスタ
からなる第２のカレントミラー回路と、前記第１の定電
流源の他端にアノードを接続しカソードを前記第２の定
電流源の他端に接続した第３のダイオード、およびこの
第３のダイオードのアノードにエミッタを接続しベース
を前記第３のダイオードのカソードに接続しコレクタを
第３の出力端に接続した第３のトランジスタからなる第
３のカレントミラー回路と、前記第１の定電流源の他端
と前記第２の直流電源間に接続した第１の抵抗と、前記
第２の定電流源の他端と前記第２の直流電源間に接続し
た第２の抵抗とを備えることを特徴とする３値論理回
路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61233655A JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6387822A JPS6387822A (ja) | 1988-04-19 |
| JPH0815259B2 true JPH0815259B2 (ja) | 1996-02-14 |
Family
ID=16958449
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61233655A Expired - Lifetime JPH0815259B2 (ja) | 1986-09-30 | 1986-09-30 | ３値論理回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0815259B2 (ja) |
-
1986
- 1986-09-30 JP JP61233655A patent/JPH0815259B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS6387822A (ja) | 1988-04-19 |
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