JPH0452654B2 - - Google Patents
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- JPH0452654B2 JPH0452654B2 JP58093290A JP9329083A JPH0452654B2 JP H0452654 B2 JPH0452654 B2 JP H0452654B2 JP 58093290 A JP58093290 A JP 58093290A JP 9329083 A JP9329083 A JP 9329083A JP H0452654 B2 JPH0452654 B2 JP H0452654B2
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- 238000010168 coupling process Methods 0.000 claims description 2
- 238000005859 coupling reaction Methods 0.000 claims description 2
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- 238000000034 method Methods 0.000 description 2
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- 239000000758 substrate Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Amplifiers (AREA)
- Feedback Control In General (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Description
【発明の詳細な説明】
（技術分野）
本発明は、コンパレータ回路に関し、更に詳細
には高利得を有し高速でそして正確に差動入力信
号を論理信号に変換するコンパレータ回路に関す
る。
には高利得を有し高速でそして正確に差動入力信
号を論理信号に変換するコンパレータ回路に関す
る。
（背景技術）
当該技術分野において周知の如く、コンパレー
タ回路は広い応用範囲を有する。例えば、入力信
号の電圧レベルが基準電圧と比較され、コンパレ
ータ回路の出力に論理信号が発生される。その論
理信号の論理状態は、入力信号の電圧レベルが基
準電圧レベルよりも大きいか、又は小さいかによ
つて決定される。
タ回路は広い応用範囲を有する。例えば、入力信
号の電圧レベルが基準電圧と比較され、コンパレ
ータ回路の出力に論理信号が発生される。その論
理信号の論理状態は、入力信号の電圧レベルが基
準電圧レベルよりも大きいか、又は小さいかによ
つて決定される。
ある型式のコンパレータ回路は少なくとも１つ
の中間段及びレベル変換器を介して出力段に結合
される入力段を有することは当該技術分野におい
て周知である。そのようなコンパレータ回路の一
例が、1980年12月のIEEE Journal of Solid
State Circuits、Vol.SC−15、No.６のGeorge
Erdi著「Ａ Fast、Latching Comparator for
12−bit Ａ／Ｄ Applications」に示されてい
る。そのコンパレータ回路では、出力段は一対の
コモン・エミツタ・トランジスタを含み、そのベ
ース電極は第２段の出力に結合され、コレクタ電
極は一対のカスコード接続されたコモン・ベー
ス・トランジスタに結合される。一対のカスコー
ド接続されたトランジスタの一方のコレクタはエ
ミツタフオロア・トランジスタを介して出力トラ
ンジスタのベースに結合される。その出力トラン
ジスタのベース電極は抵抗を介して接地されたエ
ミツタ電極に接続され、その抵抗は出力トランジ
スタが不導通状態にされるときベース電荷に対す
る受動放電路を供給する。出力トランジスタのベ
ース・エミツタ抵抗とそのトランジスタのベース
に接続された放電抵抗との並列接続は、エミツタ
フオロア・トランジスタによつて出力トランジス
タに与えられるゲインを低下させる。カスコード
接続されたトランジスタの他方のコレクタ電極
は、抵抗を介して電圧源に、またプルアツプ・ト
ランジスタのベース電極に接続され、そのプルア
ツプ・トランジスタのエミツタとコレクタは電圧
源と出力トランジスタのコレクタとの間に接続さ
れる。そのプルアツプ・トランジスタのベース電
極回路の抵抗は、そのトランジスタのベース電極
の固有容量と共に比較的大きな時定数を生じ、出
力トランジスタを導通状態に駆動するのに必要な
時間を増大させる。従つて、そのコンパレータが
使用されるとき、プルアツプ・トランジスタのベ
ース電極回路の比較的大きな抵抗と出力トランジ
スタのベース放電路の受動抵抗とがコンパレータ
回路のゲイン及び変換スピードを低下させる。
の中間段及びレベル変換器を介して出力段に結合
される入力段を有することは当該技術分野におい
て周知である。そのようなコンパレータ回路の一
例が、1980年12月のIEEE Journal of Solid
State Circuits、Vol.SC−15、No.６のGeorge
Erdi著「Ａ Fast、Latching Comparator for
12−bit Ａ／Ｄ Applications」に示されてい
る。そのコンパレータ回路では、出力段は一対の
コモン・エミツタ・トランジスタを含み、そのベ
ース電極は第２段の出力に結合され、コレクタ電
極は一対のカスコード接続されたコモン・ベー
ス・トランジスタに結合される。一対のカスコー
ド接続されたトランジスタの一方のコレクタはエ
ミツタフオロア・トランジスタを介して出力トラ
ンジスタのベースに結合される。その出力トラン
ジスタのベース電極は抵抗を介して接地されたエ
ミツタ電極に接続され、その抵抗は出力トランジ
スタが不導通状態にされるときベース電荷に対す
る受動放電路を供給する。出力トランジスタのベ
ース・エミツタ抵抗とそのトランジスタのベース
に接続された放電抵抗との並列接続は、エミツタ
フオロア・トランジスタによつて出力トランジス
タに与えられるゲインを低下させる。カスコード
接続されたトランジスタの他方のコレクタ電極
は、抵抗を介して電圧源に、またプルアツプ・ト
ランジスタのベース電極に接続され、そのプルア
ツプ・トランジスタのエミツタとコレクタは電圧
源と出力トランジスタのコレクタとの間に接続さ
れる。そのプルアツプ・トランジスタのベース電
極回路の抵抗は、そのトランジスタのベース電極
の固有容量と共に比較的大きな時定数を生じ、出
力トランジスタを導通状態に駆動するのに必要な
時間を増大させる。従つて、そのコンパレータが
使用されるとき、プルアツプ・トランジスタのベ
ース電極回路の比較的大きな抵抗と出力トランジ
スタのベース放電路の受動抵抗とがコンパレータ
回路のゲイン及び変換スピードを低下させる。
他のコンパレータ回路、例えば、1979年に
Advanced Micro Devices社によつて発行され
た「Advanced Micro Devices Linear and
Interface Data Book」の２〜27頁に記載される
ものは、出力段の出力トランジスタのベース電極
が出力段に入力を供給する一対の差動コモン・エ
ミツタ・トランジスタの一方のコレクタに接続さ
れる。このような回路では、出力トランジスタの
ベース電荷がその差動コモン・エミツタ・トラン
ジスタの一方のトランジスタのコレクタ回路の比
較的大きな抵抗を通して与えられ、回路の転換ス
ピードを低下させてしまう。更に、差動コモン・
エミツタ・トランジスタによつて与えられる高周
波ゲインは、そのトランジスタのベースとコレク
タとの間のミラー・キヤパシタンス効果によつて
制限され、回路の転換スピードを限定してしま
う。
Advanced Micro Devices社によつて発行され
た「Advanced Micro Devices Linear and
Interface Data Book」の２〜27頁に記載される
ものは、出力段の出力トランジスタのベース電極
が出力段に入力を供給する一対の差動コモン・エ
ミツタ・トランジスタの一方のコレクタに接続さ
れる。このような回路では、出力トランジスタの
ベース電荷がその差動コモン・エミツタ・トラン
ジスタの一方のトランジスタのコレクタ回路の比
較的大きな抵抗を通して与えられ、回路の転換ス
ピードを低下させてしまう。更に、差動コモン・
エミツタ・トランジスタによつて与えられる高周
波ゲインは、そのトランジスタのベースとコレク
タとの間のミラー・キヤパシタンス効果によつて
制限され、回路の転換スピードを限定してしま
う。
（発明の概要）
本発明によれば、出力トランジスタと、入力信
号に応答して出力トランジスタのベースとコレク
タ及びエミツタ電極の一方と間に電圧を発生して
入力信号に応じて出力トランジスタを導通状態又
は不導通状態に選択的に駆動する差動増幅器と、
電流源と、該電流源に結合され入力信号に応答し
て、出力トランジスタが導通状態から不導通状態
に駆動されるとき電流源を該トランジスタのベー
ス電極に電気的に結合し、出力トランジスタが不
導通状態から導通状態に駆動されると電流源をベ
ース電極から電気的に分離するスイツチング手段
と、を有するコンパレータ回路が提供される。
号に応答して出力トランジスタのベースとコレク
タ及びエミツタ電極の一方と間に電圧を発生して
入力信号に応じて出力トランジスタを導通状態又
は不導通状態に選択的に駆動する差動増幅器と、
電流源と、該電流源に結合され入力信号に応答し
て、出力トランジスタが導通状態から不導通状態
に駆動されるとき電流源を該トランジスタのベー
ス電極に電気的に結合し、出力トランジスタが不
導通状態から導通状態に駆動されると電流源をベ
ース電極から電気的に分離するスイツチング手段
と、を有するコンパレータ回路が提供される。
本発明の好適実施例においては、第２のプルア
ツプ・トランジスタが電圧源と出力トランジスタ
のコレクタ及びエミツタ電極との間に直列に接続
される。電圧源とプルアツプ・トランジスタのベ
ース電極との間には抵抗が接続される。スイツチ
ング手段は出力トランジスタが不導通から導通状
態に駆動されるとき電流源を抵抗に結合する手段
を含む。
ツプ・トランジスタが電圧源と出力トランジスタ
のコレクタ及びエミツタ電極との間に直列に接続
される。電圧源とプルアツプ・トランジスタのベ
ース電極との間には抵抗が接続される。スイツチ
ング手段は出力トランジスタが不導通から導通状
態に駆動されるとき電流源を抵抗に結合する手段
を含む。
また、本発明の好適実施例によれば、一対のコ
モン・ベース・トランジスタを含み、一対の抵抗
を介して電圧源に結合されるコレクタ電極を有す
るコンパレータ回路の差動増幅器が提供される。
その抵抗の一方はそこに流れる電流に比例する電
圧を発生し、その電圧が出力トランジスタのベー
ス電極にエミツタフオロア・トランジスタを介し
て与えられる。第２の抵抗は電圧源とプルアツ
プ・トランジスタのベース電極との間に結合され
る。その第２抵抗はそこに流れる電流に比例する
電圧を発生し、その電圧はプルアツプ・トランジ
スタのベース電極に送られる。第２電流源が一対
のトランジスタに結合される。出力トランジスタ
を不導通状態から導通状態に駆動する入力信号に
応答して、スイツチ手段が第１電流源を出力トラ
ンジスタのベース電極から分離し、第２電流源か
らの電流が第２抵抗を流れる間第１電流源を第２
抵抗に結合して、プルアツプ・トランジスタに第
２抵抗にかかるバイアス電圧を供給する。第２抵
抗を流れるバイアス電流は第１及び第２電流源か
らの電流を含み比較的大きいレベルであるので、
第２抵抗の値を比較的小さくしてプルアツプ・ト
ランジスタのために必要なバイアス電圧を発生す
ることができ、従つて第２抵抗とプルアツプ・ト
ランジスタの固有容量とから成る時定数を低下さ
せることができる。
モン・ベース・トランジスタを含み、一対の抵抗
を介して電圧源に結合されるコレクタ電極を有す
るコンパレータ回路の差動増幅器が提供される。
その抵抗の一方はそこに流れる電流に比例する電
圧を発生し、その電圧が出力トランジスタのベー
ス電極にエミツタフオロア・トランジスタを介し
て与えられる。第２の抵抗は電圧源とプルアツ
プ・トランジスタのベース電極との間に結合され
る。その第２抵抗はそこに流れる電流に比例する
電圧を発生し、その電圧はプルアツプ・トランジ
スタのベース電極に送られる。第２電流源が一対
のトランジスタに結合される。出力トランジスタ
を不導通状態から導通状態に駆動する入力信号に
応答して、スイツチ手段が第１電流源を出力トラ
ンジスタのベース電極から分離し、第２電流源か
らの電流が第２抵抗を流れる間第１電流源を第２
抵抗に結合して、プルアツプ・トランジスタに第
２抵抗にかかるバイアス電圧を供給する。第２抵
抗を流れるバイアス電流は第１及び第２電流源か
らの電流を含み比較的大きいレベルであるので、
第２抵抗の値を比較的小さくしてプルアツプ・ト
ランジスタのために必要なバイアス電圧を発生す
ることができ、従つて第２抵抗とプルアツプ・ト
ランジスタの固有容量とから成る時定数を低下さ
せることができる。
（実施例の説明）
本発明を以下実施例に従つて詳細に説明する。
第１図を参照すると、多段コンパレータ回路１
０が示され、該回路は一対の入力端子１４，１６
及び一対の出力端子１８，２０を有する入力段１
２を含む。入力段１２の出力は第２段２２の入力
に結合される。バイアス電圧は電圧バイアス回路
２４によつて入力段１２及び第２段２２に供給さ
れる。第２段の出力は一対の出力端子２６，２８
に現れる、その出力はレブル・シフト回路３０に
送られる。こうして入力段１２及び第２段２２は
入力端子１４，１６に加えられる信号に対し所定
のゲインを与える。ここでは入力段１２はゲイン
２０を与え、第２段はゲイン２５を与えて入力信
号を150倍に増幅し、出力端子２６，２８に出力
する。しかし、その増幅された信号のDC電圧レ
ベルは＋VCC（ここでは５ボルト）に向つてシフ
トされ、従つてレベル・シフト回路３０が出力端
子２６，２８に生じる増幅された信号のDCレベ
ルを負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト
回路３０の出力端子３２，３４に生じ、次に図示
の如く出力段４０の一対の入力端子３６，３８に
送られる。出力段４０は、一対の入力端子３６，
３８に送られる信号に従つて選択的に導通状態又
は不導通状態に駆動される出力トランジスタQOUT
（ここではシヨツトキ・トランジスタ）を含む。
更に詳細には、入力端子１４の電圧が入力端子１
６の電圧よりもより正になると、出力トランジス
タQOUTは不導通状態に駆動され、「高」即ち論理
１信号がコンパレータ１０の出力３１に発生さ
れ、入力端子１６の電圧が入力端子１４の電圧よ
りも正になるとトランジスタQOUTが導通状態に駆
動され、「低」即ち論理０信号がコンパレータ１
０の出力３１に発生される。出力段４０は、ま
た、電流源４２と該電流源４２に結合されるスイ
ツチ４４を含む。入力端子３６，３８に送られる
信号に応答して、スイツチ４４は、出力トランジ
スタが導通状態から不導通状態に駆動されるとき
出力トランジスタQOUTのベース電流に電流源４２
を電気的に結合して、出力トランジスタがター
ン・オフするときのベース電荷を除去するための
能動電流シンク（sink）を供給する。
０が示され、該回路は一対の入力端子１４，１６
及び一対の出力端子１８，２０を有する入力段１
２を含む。入力段１２の出力は第２段２２の入力
に結合される。バイアス電圧は電圧バイアス回路
２４によつて入力段１２及び第２段２２に供給さ
れる。第２段の出力は一対の出力端子２６，２８
に現れる、その出力はレブル・シフト回路３０に
送られる。こうして入力段１２及び第２段２２は
入力端子１４，１６に加えられる信号に対し所定
のゲインを与える。ここでは入力段１２はゲイン
２０を与え、第２段はゲイン２５を与えて入力信
号を150倍に増幅し、出力端子２６，２８に出力
する。しかし、その増幅された信号のDC電圧レ
ベルは＋VCC（ここでは５ボルト）に向つてシフ
トされ、従つてレベル・シフト回路３０が出力端
子２６，２８に生じる増幅された信号のDCレベ
ルを負の方向にシフトすることは注目すべきであ
る。レベル・シフトされた信号はレベル・シフト
回路３０の出力端子３２，３４に生じ、次に図示
の如く出力段４０の一対の入力端子３６，３８に
送られる。出力段４０は、一対の入力端子３６，
３８に送られる信号に従つて選択的に導通状態又
は不導通状態に駆動される出力トランジスタQOUT
（ここではシヨツトキ・トランジスタ）を含む。
更に詳細には、入力端子１４の電圧が入力端子１
６の電圧よりもより正になると、出力トランジス
タQOUTは不導通状態に駆動され、「高」即ち論理
１信号がコンパレータ１０の出力３１に発生さ
れ、入力端子１６の電圧が入力端子１４の電圧よ
りも正になるとトランジスタQOUTが導通状態に駆
動され、「低」即ち論理０信号がコンパレータ１
０の出力３１に発生される。出力段４０は、ま
た、電流源４２と該電流源４２に結合されるスイ
ツチ４４を含む。入力端子３６，３８に送られる
信号に応答して、スイツチ４４は、出力トランジ
スタが導通状態から不導通状態に駆動されるとき
出力トランジスタQOUTのベース電流に電流源４２
を電気的に結合して、出力トランジスタがター
ン・オフするときのベース電荷を除去するための
能動電流シンク（sink）を供給する。
ここで、入力段１２の細部を参照すると、入力
段１２は入力端子１４，１６に夫々接続されたベ
ース電極を有する一対のコモン・エミツタ・トラ
ンジスタQ1，Q2を有し、そのエミツタ電極は電
流源５０（ここでは2.25ミリアンペア電流源）を
介して−VEE電源（ここでは−５〜−15ボルト）
に接続される。トランジスタQ1，Q2のコレクタ
電極は、図示の如くカスコード接続された（即ち
コモン・ベース）の一対のトランジスタQ3，Q4
のベース電極に接続される。シヨツトキ・ダイオ
ードS1，S2は図示の如くトランジスタQ3，Q4の
コレクタの間の反対極性で接続され、トランジス
タQ3，Q4のコレクタ間の電圧の振幅を制限する。
トランジスタQ3，Q4のベース電極は電圧バイア
ス回路２４を介して＋VCC電源に接続される。ト
ランジスタQ3，Q4のコレクタ電極は出力端子１
８，２０で一対の抵抗R1，R2に夫々接続される。
抵抗R1，R2は端子２１で一緒に接続され、その
端子２１は電圧バイアス回路２４を介して＋VCC
電源に接続される。
段１２は入力端子１４，１６に夫々接続されたベ
ース電極を有する一対のコモン・エミツタ・トラ
ンジスタQ1，Q2を有し、そのエミツタ電極は電
流源５０（ここでは2.25ミリアンペア電流源）を
介して−VEE電源（ここでは−５〜−15ボルト）
に接続される。トランジスタQ1，Q2のコレクタ
電極は、図示の如くカスコード接続された（即ち
コモン・ベース）の一対のトランジスタQ3，Q4
のベース電極に接続される。シヨツトキ・ダイオ
ードS1，S2は図示の如くトランジスタQ3，Q4の
コレクタの間の反対極性で接続され、トランジス
タQ3，Q4のコレクタ間の電圧の振幅を制限する。
トランジスタQ3，Q4のベース電極は電圧バイア
ス回路２４を介して＋VCC電源に接続される。ト
ランジスタQ3，Q4のコレクタ電極は出力端子１
８，２０で一対の抵抗R1，R2に夫々接続される。
抵抗R1，R2は端子２１で一緒に接続され、その
端子２１は電圧バイアス回路２４を介して＋VCC
電源に接続される。
出力端子１８，２０の増幅された信号は第２段
２２に送られる。第２段２２は一対のコモン・エ
ミツタ・トランジスタQ5，Q6を含み、そのベー
ス電極は夫々出力端子１８，２０に接続され、エ
ミツタ電極は電流源５２（ここでは2.0ミリアン
ペア電流源）を介して−VEE電源に接続される。
一対のカスケード接続されたコモン・ベース・ト
ランジスタQ7，Q8はトランジスタQ5，Q6のコレ
クタ電極に接続され、そのベース電極はバイアス
回路２４に接続される。シヨツトキ・ダイオード
S3，S4は反対極性でトランジスタQ7，Q8のコレ
クタ電極間に接続されてその間の電圧振幅を制限
する。トランジスタQ7，Q8のコレクタ電極は
夫々出力端子２６，２８に接続され、また、抵抗
R3，R4を介して＋VCCに接続される。
２２に送られる。第２段２２は一対のコモン・エ
ミツタ・トランジスタQ5，Q6を含み、そのベー
ス電極は夫々出力端子１８，２０に接続され、エ
ミツタ電極は電流源５２（ここでは2.0ミリアン
ペア電流源）を介して−VEE電源に接続される。
一対のカスケード接続されたコモン・ベース・ト
ランジスタQ7，Q8はトランジスタQ5，Q6のコレ
クタ電極に接続され、そのベース電極はバイアス
回路２４に接続される。シヨツトキ・ダイオード
S3，S4は反対極性でトランジスタQ7，Q8のコレ
クタ電極間に接続されてその間の電圧振幅を制限
する。トランジスタQ7，Q8のコレクタ電極は
夫々出力端子２６，２８に接続され、また、抵抗
R3，R4を介して＋VCCに接続される。
バイアス回路２４は、トランジスタQ7，Q8を
飽和状態にしないでできるだけ＋VCCに近い電圧
をトランジスタQ7，Q8のベース電極に供給する
ように配置される。トランジスタQ7，Q8のベー
スには、直列接続された抵抗Ra及びシヨトキ・
ダイオードS5にシヤント接続された抵抗Rbによ
つて電圧が確立される。トランジスタQ7，Q8の
ベース電極はシヨツトキ・ダイオードS9のアノー
ドに接続され、そのカソードは電流源５７を介し
て−VEEに、そしてトランジスタQaのベースに接
続される。トランジスタQaのコレクタは＋VCCに
接続され、エミツタはトランジスタQ3，Q4のベ
ース電極に、そして電流源５９を介して−VEEに
接続される。トランジスタQ7，Q8の飽和を防止
するために、そのベース電極に発生される電圧
は、トランジスタQ8，Q9のいずれかのコレクタ
電極がそのベース電極の電圧よりもVBE／2ボルト
（VBEはベース・エミツタ接合電圧降下、ここで
は0.7ボルト）以上低く（より負になる）ならな
いように、される。即ち、飽和を防止するため
に、トランジスタQ8，Q9のベース・コレクタ接
合は順方向にバイアスされない。
飽和状態にしないでできるだけ＋VCCに近い電圧
をトランジスタQ7，Q8のベース電極に供給する
ように配置される。トランジスタQ7，Q8のベー
スには、直列接続された抵抗Ra及びシヨトキ・
ダイオードS5にシヤント接続された抵抗Rbによ
つて電圧が確立される。トランジスタQ7，Q8の
ベース電極はシヨツトキ・ダイオードS9のアノー
ドに接続され、そのカソードは電流源５７を介し
て−VEEに、そしてトランジスタQaのベースに接
続される。トランジスタQaのコレクタは＋VCCに
接続され、エミツタはトランジスタQ3，Q4のベ
ース電極に、そして電流源５９を介して−VEEに
接続される。トランジスタQ7，Q8の飽和を防止
するために、そのベース電極に発生される電圧
は、トランジスタQ8，Q9のいずれかのコレクタ
電極がそのベース電極の電圧よりもVBE／2ボルト
（VBEはベース・エミツタ接合電圧降下、ここで
は0.7ボルト）以上低く（より負になる）ならな
いように、される。即ち、飽和を防止するため
に、トランジスタQ8，Q9のベース・コレクタ接
合は順方向にバイアスされない。
バイアス回路２４を更に詳述すると、まず、ト
ランジスタQ7，Q8の１つ、ここではトランジス
タQ8（従つてトランジスタQ6）が導通し、電流源
５２によつてほぼ全電流が与えられているときの
第２段２２の等価回路は第２図のようになる。第
２図に示されるように、電流源５２は、抵抗R4
と抵抗R3及びシヨツトキ・ダイオードS4とを有
する並列回路網５３を介して電圧源＋VCCに結合
される。このようにトランジスタQ8が導通する
と、ダイオードS4のアノードS4（従つてトランジ
スタQ8のコレクタ電極）の電圧はVCC−VPとな
る。ここでVP＝（I52R3−VS4）R4／（R3＋R4）
で、VS4はシヨツトキ・ダイオードS4の電圧降
下、そしてI52は電流源５２によつて供給される
電流である。再び第１図を参照すると、並列回路
５３′が＋VCCとトランジスタQ7，Q8のベース電
極との間に接続される。並列回路５３′は、＋VCC
及びトランジスタQ7，Q8のベース電極との間に
接続される抵抗Rbと、それと並列の抵抗Ra及び
直列に接続されたシヨツトキ・ダイオードS5とを
含んでいる。ここで、並列回路５３′はシヨツト
キ・ダイオードS9と電流源５７とを介して−VEE
に接続されることが注目される。この電流源５７
によつて与えられる電流はI57である。更に、電
流源５２及び５７は半導体基板に、周知の態様で
熱的にそして工程において同等に形成される。更
に、I57はI52の1/4即ち0.5ミリアンペアである。
また、抵抗Ra及びRbの値は夫々抵抗R3，R4の抵
抗値の４倍で、Ra＝Rb＝4R3＝4R4であり、シヨ
ツトキ・ダイオードS5の面積はダイオードS3，S4
の各々の1/4でVS3＝VS4＝VS5である。更に、す
べての抵抗Ra、Rb、R3及びR4ダイオードS3，S4
及びS5と同様にすべてが熱的に調和して同一のチ
ツプ上に形成される。それによつて、シヨツト
キ・ダイオードS5（従つてトランジスタQ7，Q8の
ベース）のバイアス電圧はVCC−VP′となる。こ
こで、VP′＝（I57Ra−VS5）Ra／（Ra＋Rb）でVS5
はシヨツトキ・ダイオードS5の電圧降下である。
従つて、I57＝（I52／4）、Ra＝Rb＝4R3＝4R4、及
びVS4＝VS5であるのでVP′＝VPとなる。また、並
列回路５３′はトランジスタQ7，Q8のベース電極
のバイアス電圧がシヨツトキ・ダイオードS3，S4
の導通している方のアノード（即ち、トランジス
タQ7，Q8の導通している方のコレクタ）の電圧
とほぼ等しくなるようにされるので、トランジス
タQ7，Q8が飽和するのを防止する。更に、抵抗
R3，R4及びダイオードS3，S4の工程による特性
の変動は、抵抗Ra，Rb及びダイオードS5におけ
るものと同等になりR3，R4，S3，S4の特性の差
によるトランジスタQ7，Q8のコレクタと＋VCCと
の間に生じる電圧変動は、抵抗Ra，Rb及びダイ
オードS5の特性の変動と対応して補償される。そ
の結果、トランジスタQ7，Q8のベースのバイア
ス電圧は、R3，R4，S3及びS4の特性の差異にも
かかわらず、トランジスタQ7，Q8の導通してい
る方のコレクタ電極の電圧に対し一定に維持され
る。換言すれば、並列回路５３′（第１図）は、
トランジスタQ7，Q8の一方が完全に導通してい
るときその等価回路５３（第２図）に置き換えら
れ、トランジスタQ7，Q8のベース電極のバイア
ス電圧は、抵抗R3，R4及びダイオードS3，S4の
処理過程の構成差異にもかかわらず、トランジス
タQ7，Q8の導通している方のコレクタ電極の電
圧にほぼ等しくなる。このように、トランジスタ
Q7，Q8のコレクタ・ベース接合は順方向にバイ
アスされることが阻止され、従つて処理過程で生
じる変動によつても飽和されない。このような観
点から、トランジスタQ7，Q8のベース電極のバ
イアス電圧は、トランジスタQ7，Q8を飽和させ
ることなく、＋VCCに可能な限り近づけられ、＋
VCCとトランジスタQ7，Q8のベース電極との間に
正確なバイアス回路５３′が設けられるので、そ
の段のコモン・モード（又はダイナミツク動作範
囲）は最大になる。
ランジスタQ7，Q8の１つ、ここではトランジス
タQ8（従つてトランジスタQ6）が導通し、電流源
５２によつてほぼ全電流が与えられているときの
第２段２２の等価回路は第２図のようになる。第
２図に示されるように、電流源５２は、抵抗R4
と抵抗R3及びシヨツトキ・ダイオードS4とを有
する並列回路網５３を介して電圧源＋VCCに結合
される。このようにトランジスタQ8が導通する
と、ダイオードS4のアノードS4（従つてトランジ
スタQ8のコレクタ電極）の電圧はVCC−VPとな
る。ここでVP＝（I52R3−VS4）R4／（R3＋R4）
で、VS4はシヨツトキ・ダイオードS4の電圧降
下、そしてI52は電流源５２によつて供給される
電流である。再び第１図を参照すると、並列回路
５３′が＋VCCとトランジスタQ7，Q8のベース電
極との間に接続される。並列回路５３′は、＋VCC
及びトランジスタQ7，Q8のベース電極との間に
接続される抵抗Rbと、それと並列の抵抗Ra及び
直列に接続されたシヨツトキ・ダイオードS5とを
含んでいる。ここで、並列回路５３′はシヨツト
キ・ダイオードS9と電流源５７とを介して−VEE
に接続されることが注目される。この電流源５７
によつて与えられる電流はI57である。更に、電
流源５２及び５７は半導体基板に、周知の態様で
熱的にそして工程において同等に形成される。更
に、I57はI52の1/4即ち0.5ミリアンペアである。
また、抵抗Ra及びRbの値は夫々抵抗R3，R4の抵
抗値の４倍で、Ra＝Rb＝4R3＝4R4であり、シヨ
ツトキ・ダイオードS5の面積はダイオードS3，S4
の各々の1/4でVS3＝VS4＝VS5である。更に、す
べての抵抗Ra、Rb、R3及びR4ダイオードS3，S4
及びS5と同様にすべてが熱的に調和して同一のチ
ツプ上に形成される。それによつて、シヨツト
キ・ダイオードS5（従つてトランジスタQ7，Q8の
ベース）のバイアス電圧はVCC−VP′となる。こ
こで、VP′＝（I57Ra−VS5）Ra／（Ra＋Rb）でVS5
はシヨツトキ・ダイオードS5の電圧降下である。
従つて、I57＝（I52／4）、Ra＝Rb＝4R3＝4R4、及
びVS4＝VS5であるのでVP′＝VPとなる。また、並
列回路５３′はトランジスタQ7，Q8のベース電極
のバイアス電圧がシヨツトキ・ダイオードS3，S4
の導通している方のアノード（即ち、トランジス
タQ7，Q8の導通している方のコレクタ）の電圧
とほぼ等しくなるようにされるので、トランジス
タQ7，Q8が飽和するのを防止する。更に、抵抗
R3，R4及びダイオードS3，S4の工程による特性
の変動は、抵抗Ra，Rb及びダイオードS5におけ
るものと同等になりR3，R4，S3，S4の特性の差
によるトランジスタQ7，Q8のコレクタと＋VCCと
の間に生じる電圧変動は、抵抗Ra，Rb及びダイ
オードS5の特性の変動と対応して補償される。そ
の結果、トランジスタQ7，Q8のベースのバイア
ス電圧は、R3，R4，S3及びS4の特性の差異にも
かかわらず、トランジスタQ7，Q8の導通してい
る方のコレクタ電極の電圧に対し一定に維持され
る。換言すれば、並列回路５３′（第１図）は、
トランジスタQ7，Q8の一方が完全に導通してい
るときその等価回路５３（第２図）に置き換えら
れ、トランジスタQ7，Q8のベース電極のバイア
ス電圧は、抵抗R3，R4及びダイオードS3，S4の
処理過程の構成差異にもかかわらず、トランジス
タQ7，Q8の導通している方のコレクタ電極の電
圧にほぼ等しくなる。このように、トランジスタ
Q7，Q8のコレクタ・ベース接合は順方向にバイ
アスされることが阻止され、従つて処理過程で生
じる変動によつても飽和されない。このような観
点から、トランジスタQ7，Q8のベース電極のバ
イアス電圧は、トランジスタQ7，Q8を飽和させ
ることなく、＋VCCに可能な限り近づけられ、＋
VCCとトランジスタQ7，Q8のベース電極との間に
正確なバイアス回路５３′が設けられるので、そ
の段のコモン・モード（又はダイナミツク動作範
囲）は最大になる。
トランジスタQ7，Q8の飽和を防止するために
回路５３′が設けられ、トランジスタQ5，Q6の飽
和を防止するためにダイオードD1及びS6が設け
られる。こうして、トランジスタQ7，Q8の導通
しているエミツタ電極（故に、トランジスタQ5，
Q6の導通している方のコレクタ電極）は、その
ベース電極よりもVBEだけ低いので、トランジス
タQ5，Q6のベース電極のバイアス電圧を（VCC−
VP′−VBE）に制限してそれらの飽和を防止する
必要がある。トランジスタQ3，Q4のうちの一方
が導通する場合、例えばトランジスタQ4が導通
しているときを考えてみる。電流は、ダイオード
D1、ダイオードS6、抵抗R2、そして抵抗R1とこ
れに直列のダイオードS2に流れる。抵抗R1の抵
抗値は、その抵抗R1の電圧降下が回路５３′の抵
抗Raの電圧降と等しく、そしてS6の電圧降下が
ダイオードS5の電圧降下に等しくなるように選ば
れる。更に、トランジスタQ5のコレクタとその
ベースとの間の付加的VBEを与え、トランジスタ
Q7（又はトランジスタQ8）のベースとエミツタ電
極間の降下と調和させるために、ダイオードD1
が設けられる。即ち、トランジスタQ7のベー
ス・エミツタ接合の電圧降下はダイオードD1に
よつて追従され、トランジスタQ5のベース電極
のバイアス電圧よりもVBEだけ低く、従つてトラ
ンジスタQ5（又はトランジスタQ6）のベース電極
のバイアス電圧は（VCC−VP′−VBE）と等しくな
る。即ち、トランジスタQ5のコレクタの電圧に
等しくなつて、トランジスタQ5の飽和を防止す
る。同様に、トランジスタQ6は、抵抗R2を抵抗
R1と等しく、そしてダイオードS1の電圧降下を
ダイオードS2の降下と等しく選ぶことによつて飽
和するのを防止される。
回路５３′が設けられ、トランジスタQ5，Q6の飽
和を防止するためにダイオードD1及びS6が設け
られる。こうして、トランジスタQ7，Q8の導通
しているエミツタ電極（故に、トランジスタQ5，
Q6の導通している方のコレクタ電極）は、その
ベース電極よりもVBEだけ低いので、トランジス
タQ5，Q6のベース電極のバイアス電圧を（VCC−
VP′−VBE）に制限してそれらの飽和を防止する
必要がある。トランジスタQ3，Q4のうちの一方
が導通する場合、例えばトランジスタQ4が導通
しているときを考えてみる。電流は、ダイオード
D1、ダイオードS6、抵抗R2、そして抵抗R1とこ
れに直列のダイオードS2に流れる。抵抗R1の抵
抗値は、その抵抗R1の電圧降下が回路５３′の抵
抗Raの電圧降と等しく、そしてS6の電圧降下が
ダイオードS5の電圧降下に等しくなるように選ば
れる。更に、トランジスタQ5のコレクタとその
ベースとの間の付加的VBEを与え、トランジスタ
Q7（又はトランジスタQ8）のベースとエミツタ電
極間の降下と調和させるために、ダイオードD1
が設けられる。即ち、トランジスタQ7のベー
ス・エミツタ接合の電圧降下はダイオードD1に
よつて追従され、トランジスタQ5のベース電極
のバイアス電圧よりもVBEだけ低く、従つてトラ
ンジスタQ5（又はトランジスタQ6）のベース電極
のバイアス電圧は（VCC−VP′−VBE）と等しくな
る。即ち、トランジスタQ5のコレクタの電圧に
等しくなつて、トランジスタQ5の飽和を防止す
る。同様に、トランジスタQ6は、抵抗R2を抵抗
R1と等しく、そしてダイオードS1の電圧降下を
ダイオードS2の降下と等しく選ぶことによつて飽
和するのを防止される。
トランジスタQ3，Q4の飽和を防止するために、
ダイオードS9及びトランジスタQaのｐ−ｎ接合
が用意される。ダイオードS9とトランジスタQa
のｐ−ｎ接合の総電圧降下はダイオードD1とシ
ヨツキ・ダイオードS6の総電圧下に等しくされ、
トランジスタQ3、Q4のベース電極のバイイス電
圧はトランジスタQ3，Q4の導通している方のコ
レクタのバイアス電圧に等しく、又はそれよりも
少し負にされ、そのトランジスタの飽和を防止し
ている。ここで、端子２１の電圧は＋VCCよりも
1.2ボルト低い。トンランジスタQ7，Q8のベース
電極とトランジスタQ3，Q4のベース電極との間
の電圧はここでは1.2ボルトである。そしてトラ
ンジスタQ7，Q8のベースの電圧は（VCC−0.9ボ
ルト）である。
ダイオードS9及びトランジスタQaのｐ−ｎ接合
が用意される。ダイオードS9とトランジスタQa
のｐ−ｎ接合の総電圧降下はダイオードD1とシ
ヨツキ・ダイオードS6の総電圧下に等しくされ、
トランジスタQ3、Q4のベース電極のバイイス電
圧はトランジスタQ3，Q4の導通している方のコ
レクタのバイアス電圧に等しく、又はそれよりも
少し負にされ、そのトランジスタの飽和を防止し
ている。ここで、端子２１の電圧は＋VCCよりも
1.2ボルト低い。トンランジスタQ7，Q8のベース
電極とトランジスタQ3，Q4のベース電極との間
の電圧はここでは1.2ボルトである。そしてトラ
ンジスタQ7，Q8のベースの電圧は（VCC−0.9ボ
ルト）である。
レベル・シフト回路３０は端子２６，２８に発
生される信号のCDレベルを負の方向に、ここで
は7.0ボルトだけシフトする。そして、このレベ
ル・シフト回路３０は一対のトランジスタQ9，
Q10を含み、そのベース電極は端２６，２８に
夫々接続され、コレクタ電極はともに＋VCCに接
続される。トランジスタQ9，Q10のエミツタ電極
はトランジスタQ11，Q12のエミツタ電極に夫々
接続される。トランジスタQ11、Q12は一緒に＋
VCCに接続されるコレクタを有する。トランジス
タQ11，Q12のベース電極は出力端子３２，３４
に夫々接続される。端子３２，３４は、電流源６
０及び一対の抵抗R5，R6（ここでは1.5Kオーム）
夫々介して−VEEに接続さる。そして、トランジ
スタQ11，Q12はツエナーダイオードとして接続
され、エミツタ．中点ベース接合間に所定の一定
電圧降下（ここでは6.3ボルト）を供給し、従つ
てトランジスタQ9，Q10のベース・エミツタ接合
の0.7ボルトの降下を考えると、出力端子２６，
２８の信号のDCレベルは一定の7.0ボルトだけ負
の方向にシフトされる。ツエナー・トランジスタ
Q11，Q12によつて与えられる有限の抵抗値のた
め、その抵抗値と抵抗R5及びR6とによつて電圧
分割器の効果が生じ、その結果、ここでは0.85の
「ゲイン」がレベル・シフト回路３０につて与え
られる。
生される信号のCDレベルを負の方向に、ここで
は7.0ボルトだけシフトする。そして、このレベ
ル・シフト回路３０は一対のトランジスタQ9，
Q10を含み、そのベース電極は端２６，２８に
夫々接続され、コレクタ電極はともに＋VCCに接
続される。トランジスタQ9，Q10のエミツタ電極
はトランジスタQ11，Q12のエミツタ電極に夫々
接続される。トランジスタQ11、Q12は一緒に＋
VCCに接続されるコレクタを有する。トランジス
タQ11，Q12のベース電極は出力端子３２，３４
に夫々接続される。端子３２，３４は、電流源６
０及び一対の抵抗R5，R6（ここでは1.5Kオーム）
夫々介して−VEEに接続さる。そして、トランジ
スタQ11，Q12はツエナーダイオードとして接続
され、エミツタ．中点ベース接合間に所定の一定
電圧降下（ここでは6.3ボルト）を供給し、従つ
てトランジスタQ9，Q10のベース・エミツタ接合
の0.7ボルトの降下を考えると、出力端子２６，
２８の信号のDCレベルは一定の7.0ボルトだけ負
の方向にシフトされる。ツエナー・トランジスタ
Q11，Q12によつて与えられる有限の抵抗値のた
め、その抵抗値と抵抗R5及びR6とによつて電圧
分割器の効果が生じ、その結果、ここでは0.85の
「ゲイン」がレベル・シフト回路３０につて与え
られる。
出力段４０は、一対のコモン・エミツタ・トラ
ンジスタQ13，Q14を含み、そのベース電極は入
力端子３６，３８の夫々接続される。そのトラン
ジスタQ13，Q14のエミツタ電極は電流源７０
（ここでは３ミリアンペア電流源）を介して−
VEEに接続される。トランジスタQ13，Q14のコレ
クタ電極は一対のカスコード接続されベースを接
地したトランジスタQ15，Q16とスイツチ４４に
図示の如く接続される。（ここで、トランジスタ
Q16はシヨツトキ・トランジスタであることは注
目すべきである。）トランジスタQ15，Q16のコレ
クタ電極は端子７２，７４で一対の抵抗R7，R8
に夫々接続される。抵抗R7，R8はトランジスタ
Q20，Q21の夫々のエミツタ・コレクタ電極を介
して＋VCCに接続される。トランジスタQ20，Q21
のベース電極は適当な出力段電圧バイアス回路７
５に接続され、該回路は電流源７６、抵抗R11，
R12，R13，R14R25，R43及びトランジスタQ22，
Q23を含み、これらはトランジスタQ20のエミツ
タ電極に一定電圧（ここでは2.0ボルト）を供給
し、トランジスタQ21のエミツタ電極に一定電圧
（ここでは3.4ボルト）を供給する。端子７２はエ
ミツタフオロア・トランジスタQ17のベースに接
続され、該トランジスタのコレクタ電極は＋VCC
に、エミツタ電極は端子７６で出力トランジスタ
QOUTのベース電極に抵抗R9（ここでは300オーム）
を介して接続される。端子７４はプル・アツプ・
トランジスタQ18のベース電極に接続され、この
トランジスタのコレクタは＋VCCに、エミツタは
出力端子３１でトランジスタQOUTのコレクタに接
続される。トランジスタQOUTのベース電極がエミ
ツタフオロア・トランジスタQ67のエミツタにシ
ヨツトキ・ダイオードS10を介して接続され、ト
ランジスタQ67のエミツタが抵抗R10を介して接
地に接続されることも注目すべきである。トラン
ジスタQ67のベース電極はバイアス回路７５に接
続され、コレクタは＋VCCに接続される。ここ
で、バイアス回路７５はトランジスタQ67のエミ
ツタに一定電圧（ここでは0.7ボルト）を発生す
る。
ンジスタQ13，Q14を含み、そのベース電極は入
力端子３６，３８の夫々接続される。そのトラン
ジスタQ13，Q14のエミツタ電極は電流源７０
（ここでは３ミリアンペア電流源）を介して−
VEEに接続される。トランジスタQ13，Q14のコレ
クタ電極は一対のカスコード接続されベースを接
地したトランジスタQ15，Q16とスイツチ４４に
図示の如く接続される。（ここで、トランジスタ
Q16はシヨツトキ・トランジスタであることは注
目すべきである。）トランジスタQ15，Q16のコレ
クタ電極は端子７２，７４で一対の抵抗R7，R8
に夫々接続される。抵抗R7，R8はトランジスタ
Q20，Q21の夫々のエミツタ・コレクタ電極を介
して＋VCCに接続される。トランジスタQ20，Q21
のベース電極は適当な出力段電圧バイアス回路７
５に接続され、該回路は電流源７６、抵抗R11，
R12，R13，R14R25，R43及びトランジスタQ22，
Q23を含み、これらはトランジスタQ20のエミツ
タ電極に一定電圧（ここでは2.0ボルト）を供給
し、トランジスタQ21のエミツタ電極に一定電圧
（ここでは3.4ボルト）を供給する。端子７２はエ
ミツタフオロア・トランジスタQ17のベースに接
続され、該トランジスタのコレクタ電極は＋VCC
に、エミツタ電極は端子７６で出力トランジスタ
QOUTのベース電極に抵抗R9（ここでは300オーム）
を介して接続される。端子７４はプル・アツプ・
トランジスタQ18のベース電極に接続され、この
トランジスタのコレクタは＋VCCに、エミツタは
出力端子３１でトランジスタQOUTのコレクタに接
続される。トランジスタQOUTのベース電極がエミ
ツタフオロア・トランジスタQ67のエミツタにシ
ヨツトキ・ダイオードS10を介して接続され、ト
ランジスタQ67のエミツタが抵抗R10を介して接
地に接続されることも注目すべきである。トラン
ジスタQ67のベース電極はバイアス回路７５に接
続され、コレクタは＋VCCに接続される。ここ
で、バイアス回路７５はトランジスタQ67のエミ
ツタに一定電圧（ここでは0.7ボルト）を発生す
る。
スイツチ４４は一対のコモン・エミツタ・トラ
ンジスタQ68，Q69を含み、トランジスタQ68のベ
ース電極はトランジスタQ13のコレクタ電極に接
続され、トランジスタQ69のベース電極はトラン
ジスタQ68のコレクタ電極とトランジスタQ14の
コレクタ電極の両方に接続される。トランジスタ
Q69のコレクタ電極は端子７６でトランジスタ
QOUTのベース電極に、トランジスタQ68，Q69のエ
ミツタ電極は電流源４２を介して−VEEに接続さ
れる。
ンジスタQ68，Q69を含み、トランジスタQ68のベ
ース電極はトランジスタQ13のコレクタ電極に接
続され、トランジスタQ69のベース電極はトラン
ジスタQ68のコレクタ電極とトランジスタQ14の
コレクタ電極の両方に接続される。トランジスタ
Q69のコレクタ電極は端子７６でトランジスタ
QOUTのベース電極に、トランジスタQ68，Q69のエ
ミツタ電極は電流源４２を介して−VEEに接続さ
れる。
出力段４０の小信号ゲインを考えると、電流源
７０によつて発生される電流I1の半分即ちI1/2が
トランジスタQ13，Q14のコレクタ電極に流れる
状態にあると考えらる。そして、入力端子３６，
３８の電圧にコモン・エミツタ・トランジスタ
Q13，Q14によつて与えられるゲインが約１であ
るとき、入力端子３６及び端子７２間のカスケー
ド接続されたトランジスタQ15によつて与えられ
るゲインは−（gm15R7）／２で表わされる。ここ
でgm15はトランジスタQ15の相互コンダクタンス
で、R7は抵抗R7の抵抗値である。同様に、端子
７４と入力端子３８との間のカスコード接続され
たトランジスタQ16によつて与えられるゲイン
は、−（gm16R8）／２によつて表わされる。ここ
でgm16はトランジスタQ16の相互コンダクタンス
で、R8では抵抗R8の抵抗値である。更に、端子
７６と端子３６との間のトランジスタQ69に与え
られるゲイン（gm69R9）／２であり、ここで、
gm69はトランジスタQ69の相互コンダクタンスで
R9は抵抗R9の抵抗値である。出力段の全ゲイン
は出力トランジスタQOUTのベースとコレクタとの
間に送られる信号に与えられるゲインの代数和と
して表わされるので、その全ゲインは〔gm15R7
＋gm16R8＋gm16R9〕／２で表わされる。
７０によつて発生される電流I1の半分即ちI1/2が
トランジスタQ13，Q14のコレクタ電極に流れる
状態にあると考えらる。そして、入力端子３６，
３８の電圧にコモン・エミツタ・トランジスタ
Q13，Q14によつて与えられるゲインが約１であ
るとき、入力端子３６及び端子７２間のカスケー
ド接続されたトランジスタQ15によつて与えられ
るゲインは−（gm15R7）／２で表わされる。ここ
でgm15はトランジスタQ15の相互コンダクタンス
で、R7は抵抗R7の抵抗値である。同様に、端子
７４と入力端子３８との間のカスコード接続され
たトランジスタQ16によつて与えられるゲイン
は、−（gm16R8）／２によつて表わされる。ここ
でgm16はトランジスタQ16の相互コンダクタンス
で、R8では抵抗R8の抵抗値である。更に、端子
７６と端子３６との間のトランジスタQ69に与え
られるゲイン（gm69R9）／２であり、ここで、
gm69はトランジスタQ69の相互コンダクタンスで
R9は抵抗R9の抵抗値である。出力段の全ゲイン
は出力トランジスタQOUTのベースとコレクタとの
間に送られる信号に与えられるゲインの代数和と
して表わされるので、その全ゲインは〔gm15R7
＋gm16R8＋gm16R9〕／２で表わされる。
一般に、トランジスタの相互コンダクタンスは
Ｉ／VT、Ｉ＝トランジスタのエミツタ電流、VT
＝KT／ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、
全体の小信号ゲイン〔（I1R7／2VT）＋（I1＋I2）
R8／2VT＋（I2R9）／2VT〕／２で表わされ、I2は
電流源４２によつて発生される電流である。電流
源４２は小信号ゲインを（I2R9）／4VT＋I2R8／
4VTだけ増大させることは注目される。
Ｉ／VT、Ｉ＝トランジスタのエミツタ電流、VT
＝KT／ｑで表わされ、ここでＫはボルツマン定
数、Ｔは絶対温度、ｑは電荷である。これから、
全体の小信号ゲイン〔（I1R7／2VT）＋（I1＋I2）
R8／2VT＋（I2R9）／2VT〕／２で表わされ、I2は
電流源４２によつて発生される電流である。電流
源４２は小信号ゲインを（I2R9）／4VT＋I2R8／
4VTだけ増大させることは注目される。
ここで、回路１０の動作を説明する。まず、入
力段１２、第２段２２及びレベル・シフト回路３
０を説明する。入力端子１４の電圧が入力端子１
６の電圧よりもより正であるとき、トランジスタ
Q2が不導通モードにある間トランジスタQ1は導
通する。そして、端子２０の電圧が端子１８の電
圧よりもより正となる。入力端子１８，２０の電
圧に応答して、トランジスタQ5不導通モードに、
トランジスタQ6が導通モードにおかれ、端子２
６の電圧を端子２８に発生される電圧よりもより
正にする。端子２６，２８に生じる電圧のDCレ
ベルはレベル・シフト回路３０によつて負の方向
にシフトされるが、端子３２（従つて端子３６）
の電圧は端子３４（従つて端子３８）の電圧より
も依然正である。それによつて、入力端子３６は
端子３８よりも正になる。一方、入力端子１６の
電圧が端子１４の電圧よりも正であると、トラン
ジスタQ2及びQ5は導通し、トランジスタQ1，Q6
は不導通となり、端子３４（従つて端子３８）の
電圧は端子３２（従つて端子３６）の電圧よりも
正になる。
力段１２、第２段２２及びレベル・シフト回路３
０を説明する。入力端子１４の電圧が入力端子１
６の電圧よりもより正であるとき、トランジスタ
Q2が不導通モードにある間トランジスタQ1は導
通する。そして、端子２０の電圧が端子１８の電
圧よりもより正となる。入力端子１８，２０の電
圧に応答して、トランジスタQ5不導通モードに、
トランジスタQ6が導通モードにおかれ、端子２
６の電圧を端子２８に発生される電圧よりもより
正にする。端子２６，２８に生じる電圧のDCレ
ベルはレベル・シフト回路３０によつて負の方向
にシフトされるが、端子３２（従つて端子３６）
の電圧は端子３４（従つて端子３８）の電圧より
も依然正である。それによつて、入力端子３６は
端子３８よりも正になる。一方、入力端子１６の
電圧が端子１４の電圧よりも正であると、トラン
ジスタQ2及びQ5は導通し、トランジスタQ1，Q6
は不導通となり、端子３４（従つて端子３８）の
電圧は端子３２（従つて端子３６）の電圧よりも
正になる。
次に、出力段４０について説明すると、端子３
６の電圧が端子３８の電圧よりも正であると、ト
ランジスタQ13には電流源７０によつて発生され
る電流I1（ここでは３ｍＡ）のほとんど全部が流
れる。電流I1がトランジスタQ15のコレクタ・エ
ミツタに流れて、トランジスタQ15及びQ16間に
比較的大きなベース・エミツタ電圧差を生じさ
せ、その結果トランジスタQ69が電流源４２によ
つて発生される電流I2（ここでは２ｍＡ）のほと
んどを流すことになる。トランジスタQ17のベー
スはI1R7（R7は抵抗R7の抵抗値）にほぼ等しい電
圧に引き下げられ、出力トランジスタQOUTのベー
ス充電源をターンオフする。出力トランジスタ
QOUTのベースに存在する電荷は電流源４２を介し
て急速に放電される。即ち、スイツチ４４は電流
源４２をトランジスタQOUTのベースに電気的に結
合し、出力トランジスタQOUTに対し能動的ベース
電荷放電回路を提供する。出力トランジスタQOUT
のベースが放電した後、ソース４２の電流I2は＋
VCCからシヨツトキ・ダイオードS10、トランジス
タQ67、抵抗R9及びトランジスタQ17のコレク
タ・エツタを介して流れる。ダイオードS10は出
力トランジスタQOUTのベース電極の電圧振幅を１
つのシヨツトキ電圧降下（約0.5ボルト）に制限
する。トランジスタQ18のプルアツプ効果によつ
て出力３１の電圧は＋VCCに向つて正方向に上昇
し、トランジスタQ18のベース電極は3.4ボルトに
なる。
６の電圧が端子３８の電圧よりも正であると、ト
ランジスタQ13には電流源７０によつて発生され
る電流I1（ここでは３ｍＡ）のほとんど全部が流
れる。電流I1がトランジスタQ15のコレクタ・エ
ミツタに流れて、トランジスタQ15及びQ16間に
比較的大きなベース・エミツタ電圧差を生じさ
せ、その結果トランジスタQ69が電流源４２によ
つて発生される電流I2（ここでは２ｍＡ）のほと
んどを流すことになる。トランジスタQ17のベー
スはI1R7（R7は抵抗R7の抵抗値）にほぼ等しい電
圧に引き下げられ、出力トランジスタQOUTのベー
ス充電源をターンオフする。出力トランジスタ
QOUTのベースに存在する電荷は電流源４２を介し
て急速に放電される。即ち、スイツチ４４は電流
源４２をトランジスタQOUTのベースに電気的に結
合し、出力トランジスタQOUTに対し能動的ベース
電荷放電回路を提供する。出力トランジスタQOUT
のベースが放電した後、ソース４２の電流I2は＋
VCCからシヨツトキ・ダイオードS10、トランジス
タQ67、抵抗R9及びトランジスタQ17のコレク
タ・エツタを介して流れる。ダイオードS10は出
力トランジスタQOUTのベース電極の電圧振幅を１
つのシヨツトキ電圧降下（約0.5ボルト）に制限
する。トランジスタQ18のプルアツプ効果によつ
て出力３１の電圧は＋VCCに向つて正方向に上昇
し、トランジスタQ18のベース電極は3.4ボルトに
なる。
一方、端子３８の電圧が端子３６の電圧よりも
正になると、源７０の電流I1はトランジスタQ14，
Q16に流れる。この状態において、スイツチ４４
は電流源４２をトランジスタQ16のエミツタに電
気的に結合し、電流源４２を端子７６から電気的
に分離する。こうして、電流I2はトランジスタ
Q16のエミツタ・コレクタ電極に流れる。従つ
て、抵抗R8を流れる全電流はI1＋I2となる。トラ
ンジスタQ17のベース電極は端子７２の電圧に向
つてプルアツプされる。トランジスタQ17は電流
制限抵抗R9を介して出力トランジスタQOUTのベ
ースを充電する（トランジスタQ69のコレクタ・
エミツタ電極はオープン回路にされることに注
目）。出力トラジスタQOUTは飽和に向つて駆動さ
れ、そのコレクタ電圧は、トランジスタQOUTの内
部ベース・コレクタ・シヨツトキ・ダイオードに
よつてトランジスタQOUTがクランプされる迄、接
地に向つて降下する。トランジスタQ16及び抵抗
R8を流れる電流（I1＋I2）はトランジスタQ18の
ベース上のスルーレートを増加させ出力３１の電
圧を降下させることは注目すべきである。更に、
抵抗R8には比較的大きな電流（即ち、I1＋I2）が
流れるので、その抵抗値を小さくしてトランジス
タQ18のベースに適正な電圧を発生するようにす
ることができ、故に回路の時定数（その抵抗とプ
ルアツプ・トランジスタQ18の固有容量によつて
与えられる）を低下することができる。
正になると、源７０の電流I1はトランジスタQ14，
Q16に流れる。この状態において、スイツチ４４
は電流源４２をトランジスタQ16のエミツタに電
気的に結合し、電流源４２を端子７６から電気的
に分離する。こうして、電流I2はトランジスタ
Q16のエミツタ・コレクタ電極に流れる。従つ
て、抵抗R8を流れる全電流はI1＋I2となる。トラ
ンジスタQ17のベース電極は端子７２の電圧に向
つてプルアツプされる。トランジスタQ17は電流
制限抵抗R9を介して出力トランジスタQOUTのベ
ースを充電する（トランジスタQ69のコレクタ・
エミツタ電極はオープン回路にされることに注
目）。出力トラジスタQOUTは飽和に向つて駆動さ
れ、そのコレクタ電圧は、トランジスタQOUTの内
部ベース・コレクタ・シヨツトキ・ダイオードに
よつてトランジスタQOUTがクランプされる迄、接
地に向つて降下する。トランジスタQ16及び抵抗
R8を流れる電流（I1＋I2）はトランジスタQ18の
ベース上のスルーレートを増加させ出力３１の電
圧を降下させることは注目すべきである。更に、
抵抗R8には比較的大きな電流（即ち、I1＋I2）が
流れるので、その抵抗値を小さくしてトランジス
タQ18のベースに適正な電圧を発生するようにす
ることができ、故に回路の時定数（その抵抗とプ
ルアツプ・トランジスタQ18の固有容量によつて
与えられる）を低下することができる。
本発明を以上例に従つて説明したが、本発明の
範囲内で他の実施例を採用することが可能である
ことは当業者には明らかである。
範囲内で他の実施例を採用することが可能である
ことは当業者には明らかである。
第１図は本発明によるコンパレータの回路図で
あり、第２図は該コンパレータに含まれる増幅段
の等価回路を示す。 （符号説明）、１０：コンパレータ回路、１
２：入力段、２２：第２段、２４：電圧バイアス
回路、３０：レベル・シフト回路、４０：出力
段、４４：スイツチ。
あり、第２図は該コンパレータに含まれる増幅段
の等価回路を示す。 （符号説明）、１０：コンパレータ回路、１
２：入力段、２２：第２段、２４：電圧バイアス
回路、３０：レベル・シフト回路、４０：出力
段、４４：スイツチ。
Claims (1)
- 【特許請求の範囲】 １ (a) コモン・エミツタ形態に接続され、それ
らのベース電極が入力信号源に接続することが
できる第１対のトランジスタと、 (b) 前記第１対のトランジスタのエミツタに接続
される第１電流源と、 (c) コモン・ベース形態に接続され、それらのエ
ミツタ電極がそれぞれ前記第１対のトランジス
タのコレクタ電極に結合される第２対のトラン
ジスタと、 (d) 前記第２対のトランジスタのコレクタ電極に
一対の端子で接続される一対の電圧発生手段
と、 (e) 第２の電流源と、 (f) 前記第２対のトランジスタのベース電極に結
合されるエミツタ電極を有する出力トランジス
タと、 (g) 前記出力トランジスタのコレクタ電極と電圧
源の間に結合されるコレクタ及びエミツタ電極
を有するとともに、前記一対の端子の第１端子
に結合されるベース電極を有するトランジスタ
と、 (h) 前記一対の端子の第２端子に接続されるベー
ス電極を有し、コレクタ電極が前記電圧源に結
合され、エミツタ電極が前記出力トランジスタ
のベース電極に結合される、エミツタフオロ
ア・トランジスタと、 (i) 前記第２電流源と前記出力トランジスタのベ
ース電極の間に結合され、前記第１対のトラン
ジスタのコレクタ電極に結合される一対の入力
端子を有し、前記第２電流源を、前記入力信号
に従つて選択的に、出力トランジスタのベース
電極に電気的に結合し、あるいはそのベース電
極から電気的に減結合する、スイツチ手段と、 から構成されるコンパレータ回路。 ２ 前記エミツタフオロア・トランジスタのエミ
ツタ電極と前記出力トランジスタのベース電極と
の間に結合される電圧発生手段を含む、特許請求
の範囲第１項記載のコンパレータ回路。 ３ 前記出力トランジスタのベース電圧に結合さ
れる電圧制限手段を含む特許請求の範囲第２項記
載のコンパレータ回路。 ４ 前記電圧制限手段が前記電圧源と前記出力ト
ランジスタのベース電極との間に結合されるダイ
オードを含む特許請求の範囲第３項記載のコンパ
レータ回路。 ５ 前記スイツチ手段が一対のトランジスタを含
み、それらのエミツタ電極が前記第２電流源に結
合され、ベース電極がそれぞれ前記第１対のトラ
ンジスタのコレクタ電極に結合され、一対のトラ
ンジスタの第１トランジスタのコレクタ電極が第
２トランジスタのベース電極に接続されるとも
に、第２トランジスタのコレクタ電極が前記出力
トランジスタのベース電極に結合される、特許請
求の範囲第１項記載のコンパレータ回路。 ６ 前記スイツチ手段が一対のトランジスタを含
み、それらのエミツタ電極が前記第２電流源に結
合され、ベース電極がそれぞれ前記第１対のトラ
ンジスタのコレクタ電極に結合され、一対のトラ
ンジスタの第１トランジスタのコレクタ電極が第
２トランジスタのベース電極に接続されるとも
に、第２トランジスタのコレクタ電極が前記出力
トランジスタのベース電極に結合される、特許請
求の範囲第４項記載のコンパレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US382279 | 1982-05-26 | ||
| US06/382,279 US4506176A (en) | 1982-05-26 | 1982-05-26 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213521A JPS58213521A (ja) | 1983-12-12 |
| JPH0452654B2 true JPH0452654B2 (ja) | 1992-08-24 |
Family
ID=23508268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093290A Granted JPS58213521A (ja) | 1982-05-26 | 1983-05-26 | コンパレ−タ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4506176A (ja) |
| JP (1) | JPS58213521A (ja) |
| DE (1) | DE3319090A1 (ja) |
| GB (1) | GB2121255B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580068A (en) * | 1983-12-14 | 1986-04-01 | Rca Corporation | Keyed low impedance voltage source |
| US4631422A (en) * | 1983-12-19 | 1986-12-23 | Rca Corporation | TTL circuit with a clamping transistor for speedy turn-off of output transistor |
| US4602208A (en) * | 1985-03-29 | 1986-07-22 | Texas Instruments Incorporated | Temperature compensated current switch |
| US5132562A (en) * | 1991-07-01 | 1992-07-21 | International Business Machines Corporation | Push-pull driver without input saturation or output leakage |
| DE69320326T2 (de) * | 1993-05-07 | 1998-12-24 | Sgs-Thomson Microelectronics S.R.L., Agrate Brianza, Mailand/Milano | Mit niedriger Versorgungsspannung arbeitender, eine Hysteresis aufweisender Komparator |
| RU2712377C1 (ru) * | 2019-02-22 | 2020-01-28 | Акционерное общество "Рязанское конструкторское бюро "Глобус" (АО "РКБ "Глобус") | Гальванически изолированный компаратор напряжения с питанием от входного сигнала |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369561A (en) * | 1976-12-02 | 1978-06-21 | Fujitsu Ltd | Level converting circuit |
| JPS566539A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Signal level converting circuit |
| JPS5634230A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | Logical operation circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3215851A (en) * | 1955-10-25 | 1965-11-02 | Philco Corp | Emitter follower with nonsaturating driver |
| US3050636A (en) * | 1960-08-24 | 1962-08-21 | Ibm | High speed transistor switch |
| US3243604A (en) * | 1963-06-10 | 1966-03-29 | Barnes Enginweering Company | Clamp-limit network for providing a limited output signal which is not affected by noise |
| US3470391A (en) * | 1966-06-03 | 1969-09-30 | Rca Corp | Current pulse driver with means to steepen and stabilize trailing edge |
| US3657577A (en) * | 1971-04-23 | 1972-04-18 | Matsushita Electronics Corp | Synchronizing signal separating circuit |
| US3716726A (en) * | 1971-07-13 | 1973-02-13 | Bell Telephone Labor Inc | Center clipper |
| US3898616A (en) * | 1974-07-18 | 1975-08-05 | Bell Telephone Labor Inc | Threshold logic circuit for detecting exactly M out of a set of N signals |
| US4142110A (en) * | 1977-04-07 | 1979-02-27 | Fa. Weber Lichtsteuergerate Kg. | Circuit to eliminate DC bias |
| US4203043A (en) * | 1977-05-10 | 1980-05-13 | Tokyo Shibaura Electric Co., Ltd. | Tristate changeover switching circuit |
| NL7711083A (nl) * | 1977-10-10 | 1979-04-12 | Philips Nv | Schakeling voorzien van een hoogspannings- vermogenstransistor. |
| JPS5480664A (en) * | 1977-12-09 | 1979-06-27 | Fujitsu Ltd | Ttl circuit |
| FR2442552A1 (fr) * | 1978-11-27 | 1980-06-20 | Accumulateurs Fixes | Circuit d'aide a la commutation de transistors de puissance |
| US4376900A (en) * | 1980-10-20 | 1983-03-15 | Metzger Lenard M | High speed, non-saturating, bipolar transistor logic circuit |
-
1982
- 1982-05-26 US US06/382,279 patent/US4506176A/en not_active Expired - Lifetime
-
1983
- 1983-05-18 GB GB08313800A patent/GB2121255B/en not_active Expired
- 1983-05-26 DE DE19833319090 patent/DE3319090A1/de not_active Withdrawn
- 1983-05-26 JP JP58093290A patent/JPS58213521A/ja active Granted
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369561A (en) * | 1976-12-02 | 1978-06-21 | Fujitsu Ltd | Level converting circuit |
| JPS566539A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Signal level converting circuit |
| JPS5634230A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | Logical operation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| GB2121255B (en) | 1986-03-26 |
| DE3319090A1 (de) | 1983-12-01 |
| US4506176A (en) | 1985-03-19 |
| GB2121255A (en) | 1983-12-14 |
| JPS58213521A (ja) | 1983-12-12 |
| GB8313800D0 (en) | 1983-06-22 |
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