JPS58213521A - コンパレ−タ回路 - Google Patents
コンパレ−タ回路Info
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- JPS58213521A JPS58213521A JP58093290A JP9329083A JPS58213521A JP S58213521 A JPS58213521 A JP S58213521A JP 58093290 A JP58093290 A JP 58093290A JP 9329083 A JP9329083 A JP 9329083A JP S58213521 A JPS58213521 A JP S58213521A
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- transistor
- voltage
- base
- transistors
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/603—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors with coupled emitters
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/04—Modifications for accelerating switching
- H03K17/041—Modifications for accelerating switching without feedback from the output circuit to the control circuit
- H03K17/0412—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit
- H03K17/04126—Modifications for accelerating switching without feedback from the output circuit to the control circuit by measures taken in the control circuit in bipolar transistor switches
Landscapes
- Amplifiers (AREA)
- Feedback Control In General (AREA)
- Manipulation Of Pulses (AREA)
- Logic Circuits (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（技術分野）
本発明は、コンパレータ回路に関し、更に詳細には高利
得を有し高速でそして正確に差動入力信号を論理信号に
変換するコンパレータ回路に関する。
得を有し高速でそして正確に差動入力信号を論理信号に
変換するコンパレータ回路に関する。
（背景技術）
当該技術分野において周知の如く、コンパレータ回路は
広い応用範囲を有する。例えば、入力信号の電圧レベル
が基準電圧と比軸され、コンパレータ回路の出力に論理
信号が発生される。その論理信号の論理状態は、人力信
号の電子レベルが基準電圧レベルよりも太きいか、又は
小場いかによって決定される。
広い応用範囲を有する。例えば、入力信号の電圧レベル
が基準電圧と比軸され、コンパレータ回路の出力に論理
信号が発生される。その論理信号の論理状態は、人力信
号の電子レベルが基準電圧レベルよりも太きいか、又は
小場いかによって決定される。
ある型式のコンパレータ回路は少なくとも１つの中間段
及びレベル変換器を介して出力段に結合される入力段を
有することは当該技術分野において周知である。そのよ
うなコンパレータ回路の一例が、１９８０年１２月の１
１！Ｊ′ＥＥ ＪｏｕｒｒＬａｌ ｏｆＳｏｌｉｄ ５
ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１５、Ａ
６のＧｅ、ｏｒｇｅ Ｅｒｄｉ著［Ａ Ｐ’ａｓｔ
、Ｌａｔｃｈｉｎｇ Ｃｏｍ−ｐａｒａｔｏｒ ｆｏｒ
１２−ｂｉｔ Ａ／Ｄ Ａｐｐｌｉｃａｔｉｏｎｓ
」に示されている。そのコンパレータ回路では、出力段
は一対のコモン・エミッタ・トランジスタを含み、その
ベース電極は第２段の出力に結合され、コレクタ電極は
一対のカスケード接続されたコモン・ベース・トランジ
スタに結合される。一対のカスケード接続されたトラン
ジスタの一方のコレクタはエミッタフォロア・トランジ
スタを介して出力トランジスタのベースに結合される。
及びレベル変換器を介して出力段に結合される入力段を
有することは当該技術分野において周知である。そのよ
うなコンパレータ回路の一例が、１９８０年１２月の１
１！Ｊ′ＥＥ ＪｏｕｒｒＬａｌ ｏｆＳｏｌｉｄ ５
ｔａｔｅ Ｃ１ｒｃｕｉｔｓ、Ｖｏｌ、５Ｃ−１５、Ａ
６のＧｅ、ｏｒｇｅ Ｅｒｄｉ著［Ａ Ｐ’ａｓｔ
、Ｌａｔｃｈｉｎｇ Ｃｏｍ−ｐａｒａｔｏｒ ｆｏｒ
１２−ｂｉｔ Ａ／Ｄ Ａｐｐｌｉｃａｔｉｏｎｓ
」に示されている。そのコンパレータ回路では、出力段
は一対のコモン・エミッタ・トランジスタを含み、その
ベース電極は第２段の出力に結合され、コレクタ電極は
一対のカスケード接続されたコモン・ベース・トランジ
スタに結合される。一対のカスケード接続されたトラン
ジスタの一方のコレクタはエミッタフォロア・トランジ
スタを介して出力トランジスタのベースに結合される。
その出力トランジスタのベース電極は抵抗を介して接地
されたエミッタ電極に接続され、その抵抗は出力トラン
ジスタが不導通状態にされるときベース電荷に対する受
動放電路を供給する。出力トランジスタのベース・エミ
ッタ抵抗上そのトランジスタのベースに接続された放電
抵抗との並列接続は、エミッタフォロア・トランジスタ
によって出力トランジスタに与えられるゲインを低下さ
せる。カスケード接続されたトランジスタの他方のコレ
クタ電極は、抵抗を介して電圧源に、またプルアップ・
トランジスタのベース電極に接続され、そのプルアップ
・トランジスタのエミッタとコレクタは電圧源と出力ト
ランジスタのコレクタとの間に接続される。そのプルア
ップ・トランジスタのベース電極回路の抵抗は、そのト
ランジスタのベース電極の固有容量と共に比較的大きな
時定数を生じ、出力トランジスタを導通状態に駆動する
のに必要な時間を増大させる。従って、そのコンパレー
タが使用されるとき、プルアップ・トランジスタのベー
ス電極回路の比較的大きな抵抗き出力トランジスタのベ
ース放電路の受動抵抗とがコンパレータ回路のゲイン及
び変換スピードを低下させる。
されたエミッタ電極に接続され、その抵抗は出力トラン
ジスタが不導通状態にされるときベース電荷に対する受
動放電路を供給する。出力トランジスタのベース・エミ
ッタ抵抗上そのトランジスタのベースに接続された放電
抵抗との並列接続は、エミッタフォロア・トランジスタ
によって出力トランジスタに与えられるゲインを低下さ
せる。カスケード接続されたトランジスタの他方のコレ
クタ電極は、抵抗を介して電圧源に、またプルアップ・
トランジスタのベース電極に接続され、そのプルアップ
・トランジスタのエミッタとコレクタは電圧源と出力ト
ランジスタのコレクタとの間に接続される。そのプルア
ップ・トランジスタのベース電極回路の抵抗は、そのト
ランジスタのベース電極の固有容量と共に比較的大きな
時定数を生じ、出力トランジスタを導通状態に駆動する
のに必要な時間を増大させる。従って、そのコンパレー
タが使用されるとき、プルアップ・トランジスタのベー
ス電極回路の比較的大きな抵抗き出力トランジスタのベ
ース放電路の受動抵抗とがコンパレータ回路のゲイン及
び変換スピードを低下させる。
他のコンパレータ回路、例えば、１９７９年にＡｄｖａ
ｎｃｅｃｌ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ社によって発
行された［Ａｄｖａｎｃｅｃｌ Ｍｉｃｒｏ Ｄｅｖｉ
ｃｅｓ Ｌｉｎｅａｒ ａｎ、ｃｌＩｎｔｅｒｆａｃｅ
Ｄａｔａ ＢｏｏｋＪの２〜２７頁に記載されるもの
は、出力段の出力トランジスタのベース電極が出力段に
入力を供給する一対の差動コモン・エミッタ・トランジ
スタの一方のコレクタに接続される。このような回路で
は、出力トランジスタのベース電荷がその差動コモン・
エミッタ・トランジスタの一方のトランジスタのコレク
タ回路の比較的大きな抵抗を通して与えられ、回路の転
換スピードを低下させてし１う。更に、差動コモン・エ
ミッタ・トランジスタによって与えられる高周波ゲイン
は、そのトランジスタのベーストコレクタとの間のミラ
ー・キャパシタンス効果に゛よって制限され、回路の転
換スピードを限定してし１う。
ｎｃｅｃｌ Ｍｉｃｒｏ Ｄｅｖｉｃｅｓ社によって発
行された［Ａｄｖａｎｃｅｃｌ Ｍｉｃｒｏ Ｄｅｖｉ
ｃｅｓ Ｌｉｎｅａｒ ａｎ、ｃｌＩｎｔｅｒｆａｃｅ
Ｄａｔａ ＢｏｏｋＪの２〜２７頁に記載されるもの
は、出力段の出力トランジスタのベース電極が出力段に
入力を供給する一対の差動コモン・エミッタ・トランジ
スタの一方のコレクタに接続される。このような回路で
は、出力トランジスタのベース電荷がその差動コモン・
エミッタ・トランジスタの一方のトランジスタのコレク
タ回路の比較的大きな抵抗を通して与えられ、回路の転
換スピードを低下させてし１う。更に、差動コモン・エ
ミッタ・トランジスタによって与えられる高周波ゲイン
は、そのトランジスタのベーストコレクタとの間のミラ
ー・キャパシタンス効果に゛よって制限され、回路の転
換スピードを限定してし１う。
（発明の概要）
本発明によれば、出力トランジスタと、入力信号に応答
して出力トランジスタのベースとコレクタ及びエミッタ
電極の一方と間に電圧を発生して人力信号に応じて出力
トランジスタを導通状態又は不導通状態に選択的に駆動
する差動増幅器と、電流源さ、該電流源に結合され入力
信号に応答して、出力トランジスタが導通状態から不導
通状態に駆動されるとき電流源を該トランジスタのベー
ス電極に電気的に結合し、出力トランジスタが不導通状
態から導通状態に駆動されるとき電流源をベース電極か
ら電気的に分離するスイッチング手段Ｌ、を有するコン
パレータ回路が提供される。
して出力トランジスタのベースとコレクタ及びエミッタ
電極の一方と間に電圧を発生して人力信号に応じて出力
トランジスタを導通状態又は不導通状態に選択的に駆動
する差動増幅器と、電流源さ、該電流源に結合され入力
信号に応答して、出力トランジスタが導通状態から不導
通状態に駆動されるとき電流源を該トランジスタのベー
ス電極に電気的に結合し、出力トランジスタが不導通状
態から導通状態に駆動されるとき電流源をベース電極か
ら電気的に分離するスイッチング手段Ｌ、を有するコン
パレータ回路が提供される。
本発明の好適実施例においては、第２のプルアップ・ト
ランジスタが電圧源と出力トランジスタのコレクタ及び
エミッタ電極との間に直列に接続される。電ＩＦｊ１Ｍ
とプルアップ・トランジスタのベース電極との間には抵
抗が接続される。スイッチング手段は出力トランジスタ
が不導通から導通状態に駆動されるとき電流源を抵抗に
結合する手段を含む。
ランジスタが電圧源と出力トランジスタのコレクタ及び
エミッタ電極との間に直列に接続される。電ＩＦｊ１Ｍ
とプルアップ・トランジスタのベース電極との間には抵
抗が接続される。スイッチング手段は出力トランジスタ
が不導通から導通状態に駆動されるとき電流源を抵抗に
結合する手段を含む。
捷だ、本発明の好適実施例によれば、一対のコモン・ベ
ース・トランジスタを含み、一対の抵抗を介して電圧源
に結合されるコレクタ電極を有するコンパレータ回路の
差動増幅器が提供される。
ース・トランジスタを含み、一対の抵抗を介して電圧源
に結合されるコレクタ電極を有するコンパレータ回路の
差動増幅器が提供される。
その抵抗の一方はそこに〜する電流に比例する電圧を発
生し、その電圧が出力トランジスタのベース電極にエミ
ッタフォロア・トランジスタを介して与えられる。第２
の抵抗は電田源吉プルアップ・トランジスタのベース電
極との間に結合される。
生し、その電圧が出力トランジスタのベース電極にエミ
ッタフォロア・トランジスタを介して与えられる。第２
の抵抗は電田源吉プルアップ・トランジスタのベース電
極との間に結合される。
その第２抵抗はそこに流れる電流に比例する電圧を発生
し、その電圧はプルアップ・トランジスタのベース電極
に送られる。第２電流源が一対のトランジスタに結合さ
れる。出力トランジスタを不導通状態から導通状態に駆
動する入力信号に応答して、スイッチ手段が第１電流源
を出力トランジスタのベース電極から分離し、第２電流
源からの電流が第２抵抗を流れる間第１電流源を第２抵
抗に結合して、プルアップ・トランジスタに第２抵抗に
かかるバイアス電圧を供給する。第２抵抗を流れるバイ
アス電流は第１及び第２電流源からの電流を含み比較的
大きいレベルであるので、第２抵抗の値を比較的小さく
してプルアップ・トランジスタのために必要なバイアス
電圧を発生することができ、従って第２抵抗とプルアッ
プ・トランジスタの固有容量とから成る時定数を低下さ
せることができる。
し、その電圧はプルアップ・トランジスタのベース電極
に送られる。第２電流源が一対のトランジスタに結合さ
れる。出力トランジスタを不導通状態から導通状態に駆
動する入力信号に応答して、スイッチ手段が第１電流源
を出力トランジスタのベース電極から分離し、第２電流
源からの電流が第２抵抗を流れる間第１電流源を第２抵
抗に結合して、プルアップ・トランジスタに第２抵抗に
かかるバイアス電圧を供給する。第２抵抗を流れるバイ
アス電流は第１及び第２電流源からの電流を含み比較的
大きいレベルであるので、第２抵抗の値を比較的小さく
してプルアップ・トランジスタのために必要なバイアス
電圧を発生することができ、従って第２抵抗とプルアッ
プ・トランジスタの固有容量とから成る時定数を低下さ
せることができる。
（実施例の説明）
本発明を以下実施例に従って詳細に説明する。
第１図を参照すると、多段コンパレータ回路ＩＯが示さ
れ、該回路は一対の入力端子１４．１６及び一対の出力
端子１８．２０を有する入力段１２を含む。入力段１２
の出力は第２段２２の入力に結合される。バイアス電子
は電圧バイアス回路２４によって入力段１２及び第２段
２２に供給される。第２段の出力は一対の出力端子２６
．２８に現われ、その出力はレベル・シフト′回路３０
に送られる。こうして入力段１２及び第２段２２は入力
端子１４．１６に加えられる信号に対し所定のゲインを
与える。ここでは入力段１２はゲイン２０を与え、第２
段はゲイン２５を与えて入力信号を５００倍に増幅し、
出力端子２６．２８に出力する。しかし、その増幅され
た信号のＤＣ電圧レベルは＋Ｖｃｃ（ここでは５ボルト
）に向ってシフトされ、従ってレベル・シフト回路３０
が出力端子２６．２８に生じる増幅された信号のＤＣレ
ベルを負の方向にシフトすることは注目すべきである。
れ、該回路は一対の入力端子１４．１６及び一対の出力
端子１８．２０を有する入力段１２を含む。入力段１２
の出力は第２段２２の入力に結合される。バイアス電子
は電圧バイアス回路２４によって入力段１２及び第２段
２２に供給される。第２段の出力は一対の出力端子２６
．２８に現われ、その出力はレベル・シフト′回路３０
に送られる。こうして入力段１２及び第２段２２は入力
端子１４．１６に加えられる信号に対し所定のゲインを
与える。ここでは入力段１２はゲイン２０を与え、第２
段はゲイン２５を与えて入力信号を５００倍に増幅し、
出力端子２６．２８に出力する。しかし、その増幅され
た信号のＤＣ電圧レベルは＋Ｖｃｃ（ここでは５ボルト
）に向ってシフトされ、従ってレベル・シフト回路３０
が出力端子２６．２８に生じる増幅された信号のＤＣレ
ベルを負の方向にシフトすることは注目すべきである。
レベル・シフトされた信号はレベル・シフト回路３０の
出力端子３２．３４に生じ、次に図示の如く出力段４０
の一対の入力端子３６．３８に送られる。出力段４０は
、一対の入力ｉ）ｉ＠子゛３６．３８に送られる信号に
従って選択的に導通状態又は不導通状態に駆動される出
力トランジスタＱＯＵＴ （ここではショットキ・トラ
ンジスタ）を含む。史に詳細には、入力端子１４の電圧
が入力端子１６の電圧よりもより正になると、出力トラ
ンジスタＱｏ１．ｎは不導適状、態に、ｉ駆動され、「
高」即ち論理１信号がコンパレータ１０の出力３１に発
生され、入力端子１６の電圧が入力端子１４の電圧より
も正になるとトランジスタＱＯＵＴが導通状態に駆動さ
れ、「低」即ち論理０信号がコンパレータ１０の出力３
１に発生される。出力段４０は、また、電流源４２と該
電流＠４２に結合されるスイッチ４４を含む。入力端子
３６．３８に送られる信号に応答して、スイッチ４４は
、出力トランジスタが導通状態から不導通状態に駆動さ
れるとき出力トランジスタＱＯＵＴのベース電極に電流
源４２を電気的に結合して、出力トランジスタがターン
・オフするときそのベース電荷を除去するだめの能動電
流シンク（ｓｉｎ、ｋ）を供給する。
出力端子３２．３４に生じ、次に図示の如く出力段４０
の一対の入力端子３６．３８に送られる。出力段４０は
、一対の入力ｉ）ｉ＠子゛３６．３８に送られる信号に
従って選択的に導通状態又は不導通状態に駆動される出
力トランジスタＱＯＵＴ （ここではショットキ・トラ
ンジスタ）を含む。史に詳細には、入力端子１４の電圧
が入力端子１６の電圧よりもより正になると、出力トラ
ンジスタＱｏ１．ｎは不導適状、態に、ｉ駆動され、「
高」即ち論理１信号がコンパレータ１０の出力３１に発
生され、入力端子１６の電圧が入力端子１４の電圧より
も正になるとトランジスタＱＯＵＴが導通状態に駆動さ
れ、「低」即ち論理０信号がコンパレータ１０の出力３
１に発生される。出力段４０は、また、電流源４２と該
電流＠４２に結合されるスイッチ４４を含む。入力端子
３６．３８に送られる信号に応答して、スイッチ４４は
、出力トランジスタが導通状態から不導通状態に駆動さ
れるとき出力トランジスタＱＯＵＴのベース電極に電流
源４２を電気的に結合して、出力トランジスタがターン
・オフするときそのベース電荷を除去するだめの能動電
流シンク（ｓｉｎ、ｋ）を供給する。
ここで、入力段１２の細部を参照すると、入力段１２は
入力端子１４．１６に夫々接続されたベース電極を有す
るづ対のコモン・エミッタ・トランジスタＱ＋、Ｑ２を
有し、そのエミッタ電極は電流源５０（ここでは２．２
５ミｌ＋アンペア電流源）を介して−Ｉ’ｇｇ 電源（
ここては−５〜−１５ボルト）に接続される。トランジ
スタＱ１、Ｑ２０コレクタ電極は、図示の如くカスケー
ド接続された（即チコモン・ベースの）一対のトランジ
スタＱ３、ｌＱ４のベース電極に接続される。ショット
キ・ダイオードＳいＳ２は図示の如くトランジスタＱ３
、Ｑ４のコレクタの間に反対極性で接続され、トランジ
スタＱ３、Ｑ４のコレクタ間の電圧の振幅を制限する。
入力端子１４．１６に夫々接続されたベース電極を有す
るづ対のコモン・エミッタ・トランジスタＱ＋、Ｑ２を
有し、そのエミッタ電極は電流源５０（ここでは２．２
５ミｌ＋アンペア電流源）を介して−Ｉ’ｇｇ 電源（
ここては−５〜−１５ボルト）に接続される。トランジ
スタＱ１、Ｑ２０コレクタ電極は、図示の如くカスケー
ド接続された（即チコモン・ベースの）一対のトランジ
スタＱ３、ｌＱ４のベース電極に接続される。ショット
キ・ダイオードＳいＳ２は図示の如くトランジスタＱ３
、Ｑ４のコレクタの間に反対極性で接続され、トランジ
スタＱ３、Ｑ４のコレクタ間の電圧の振幅を制限する。
トランジスタＱ３、Ｑ４のベース電極は電圧バイアス回
路２４を介して＋ＶＣｃ電源に接続される。トランジス
タ（１；）３、Ｑ４のコレクタ電極は出力端子１８．２
０で一対の抵抗ｌ？１、ｌ？２に夫々接続される。抵抗
Ｒ，，Ｒ２は端子２１て一緒に／ 接続され、その端子２１は電圧バイアス回路２４を介し
て＋Ｖｃｃ電源に接続される。
路２４を介して＋ＶＣｃ電源に接続される。トランジス
タ（１；）３、Ｑ４のコレクタ電極は出力端子１８．２
０で一対の抵抗ｌ？１、ｌ？２に夫々接続される。抵抗
Ｒ，，Ｒ２は端子２１て一緒に／ 接続され、その端子２１は電圧バイアス回路２４を介し
て＋Ｖｃｃ電源に接続される。
出力端子１８．２０の増幅された信号は第２段２２に送
られる。第２段２２は一対のコモン・エミッタ・トラン
ジスタＱ５、Ｑ６ を含み、そのベース電極は夫々出力
端子１８．２ｏに接続され、工ミッタ電極は電流源５２
（ここては２．０ミリアンｄア電流源）を介して−Ｖｌ
屯源に接続される。
られる。第２段２２は一対のコモン・エミッタ・トラン
ジスタＱ５、Ｑ６ を含み、そのベース電極は夫々出力
端子１８．２ｏに接続され、工ミッタ電極は電流源５２
（ここては２．０ミリアンｄア電流源）を介して−Ｖｌ
屯源に接続される。
一対のカスケード接続されたコモン・ベース・トランジ
スタＱ７、Ｑ８はトランジスタＱ６、Ｑ６のコレクタ電
極に接続され、そのベース電極はバイアス回路２４に接
続される。ショットキ・ダイオードＳ ３ 、Ｒ４は反
対極性でトランジスタＱ１、Ｑｓのコレクタ電極間に接
続されてその間の電圧振幅を制限する。トランジスタＱ
７．Ｑｓのコレクタ電極は夫々出力１喘子２６．２８に
接続され、捷た、抵抗Ｒ３、Ｒ４を介して＋ＶＣｃに接
続される。
スタＱ７、Ｑ８はトランジスタＱ６、Ｑ６のコレクタ電
極に接続され、そのベース電極はバイアス回路２４に接
続される。ショットキ・ダイオードＳ ３ 、Ｒ４は反
対極性でトランジスタＱ１、Ｑｓのコレクタ電極間に接
続されてその間の電圧振幅を制限する。トランジスタＱ
７．Ｑｓのコレクタ電極は夫々出力１喘子２６．２８に
接続され、捷た、抵抗Ｒ３、Ｒ４を介して＋ＶＣｃに接
続される。
バイアス回路２４は、トランジスタＱ７、Ｑ８を飽和状
態にしないでできるだけ＋ＶＣＣに近い電圧をトランジ
スタＱ７．Ｑｓのベース電極に供給するように配置され
る。トランジスタＱ７、Ｑｓのベースには、直列接続さ
れた抵抗Ｒａ 及びショットキ・ダイオードＳ５にシャ
ント接続された抵抗Ｒｂ によって電圧が確立される
。トランジスタＱ７、Ｑ８のベース電極はショットキ・
ダイオードｓ９のアノードに接続され、そのカソードは
゛を流源５７ ヲ介して−ＶＥＥに、そしてトランジス
タ喝のベースに接続される。トランジスタ喝のコレクタ
は＋Ｖｃｃに接続され、エミッタはトランジスタＱ３、
Ｑ４のベース電極に、そして電流源５９を介して−ＶＥ
Ｐ２に接続される。トランジスタＱ７、Ｑ８の飽和を防
止するために、そのベース電極に発生される電圧は、ト
ランジスタＱ８、Ｑ９ のいずれかのコレクタ電極がそ
のベース電極の電圧よりもＶＢＦ２／２ボルト（ＶＢＥ
はベース・エミッタ接合電圧降下、ここでは０．７ボル
ト）以上低く（より負になる）ならないように、される
。即ち、飽和を防ｊトするために、 トランジスタＱ
Ｂ、Ｑｏのベース・コレクタ接合は順方向にバイアスさ
れない。
態にしないでできるだけ＋ＶＣＣに近い電圧をトランジ
スタＱ７．Ｑｓのベース電極に供給するように配置され
る。トランジスタＱ７、Ｑｓのベースには、直列接続さ
れた抵抗Ｒａ 及びショットキ・ダイオードＳ５にシャ
ント接続された抵抗Ｒｂ によって電圧が確立される
。トランジスタＱ７、Ｑ８のベース電極はショットキ・
ダイオードｓ９のアノードに接続され、そのカソードは
゛を流源５７ ヲ介して−ＶＥＥに、そしてトランジス
タ喝のベースに接続される。トランジスタ喝のコレクタ
は＋Ｖｃｃに接続され、エミッタはトランジスタＱ３、
Ｑ４のベース電極に、そして電流源５９を介して−ＶＥ
Ｐ２に接続される。トランジスタＱ７、Ｑ８の飽和を防
止するために、そのベース電極に発生される電圧は、ト
ランジスタＱ８、Ｑ９ のいずれかのコレクタ電極がそ
のベース電極の電圧よりもＶＢＦ２／２ボルト（ＶＢＥ
はベース・エミッタ接合電圧降下、ここでは０．７ボル
ト）以上低く（より負になる）ならないように、される
。即ち、飽和を防ｊトするために、 トランジスタＱ
Ｂ、Ｑｏのベース・コレクタ接合は順方向にバイアスさ
れない。
バイアス回路２４を更に詳述すると、捷ず、トランジス
タＱ７、Ｑｓの１つ、ここではトランジスタＱ８ （従
ってトランジスタＱ６）が導通し、電流源５２によって
ほぼ全電流が与えられているときの第２段２２の等節回
路は第２図のようになる。
タＱ７、Ｑｓの１つ、ここではトランジスタＱ８ （従
ってトランジスタＱ６）が導通し、電流源５２によって
ほぼ全電流が与えられているときの第２段２２の等節回
路は第２図のようになる。
第２図に示されるように、電流源５２は、抵抗Ｒ４と抵
抗Ｒ８及びショットキ・ダイオードｓ４さを有する並列
回路網５３を介して電圧源＋Ｖｃｃに結合される。この
ようにトランジスタＱ８が導通するき、ダイオードＳ４
のアノードＳ４ （従ってトランジスタＱ８のコレクタ
電極）の電圧はｖｃｃ ’−ＶＰ となる。ここでＴ／
’ｐ＝（ム、 Ｒ３−ＶＢｔ ） Ｒ４／（Ｒ３十ｌ？
４）で、Ｔ／’８４はショットキ・ダイオードＳ４の電
圧降下、そしてＩ５２は電流源５２によって供給される
電流である。へ再び第１図を参照すると、並列回路５３
′が＋ＶｃｃとトランジスタＱ７．Ｑｓのベース電極と
の間に接続される。並列回路５３′は、＋ Ｖｃｃ 及
Ｕ ）ランジスタＱ７、Ｑ８のベース電極トの間に接続
される抵抗Ｒｂと、それと並列の抵抗Ｉ？。及び直列に
接続されたショットキ・ダイオードＳ、吉ｆ：浮んでい
る。ここて、並列回路５３′はショットキ・ダイオード
ＳＯｔ！＝電流源５７とを介して−ＶＦ、ＰＣに接続さ
れることが注目される。この電流源５７によって与えら
れる電流はＩ５７である。更に、電流源５２及び５７は
半導体基板に、周知の態様で熱的にそして工程において
同等に形成される。更に、Ｉ５７は１５２の％即ち０．
５ミｌＪアンイアである。まだ、抵抗Ｒα及びＲ１，の
値は夫々抵抗ｌら、 Ｒ４の抵抗値の４倍で、Ｒ（Ｌ−
Ｒｂ−４Ｒ３＝４Ｒ４てあり、ショットキ・ダイオード
Ｓ、の面積はダイオードＳ ３ 、Ｒ４の各々の％でＶ
ｓ３＝Ｖｓ４−ＶＳ２である。更に、すべての抵抗ｌ？
。、Ｒｈ、 Ｒ３及びＲ４はダイオード’：：Ｉ ３
、Ｒ４及びｓ、吉同様にすべてが熱的に調和して同一の
チップ上に形成される。それによって、ショットキ・ダ
イオードＳ５（従ってトランジスタＱ７、Ｑ８のベース
）ノバイアス電圧はＶＣＣＶＰ’となる。ここで、ＶＦ
６−（Ｉ、７Ｒ（Ｌ−ＶＳ２）Ｒａ／（ｌ？。＋Ｒｂ）
てＶＳ２ はショットキ・ダイオードＳ、の電圧降下
である。従って、Ｉ ５７−（Ｉ５２ ／４ ）、Ｒ（
７，＝ Ｒｂ＝ ４ Ｒｓ ＝ ４ Ｒ４、及びＶＳ４
＝ＶＳ５であるのでＶＰ’ −ＶＰ となる。捷だ、
並列回路５３′はトランジスタＱ７、Ｑ８（Ｄベース電
極のバイアス電圧がショットキ・ダイオードｓ３、Ｒ４
の導通している方のアノード（即ち、トランジスタＱ７
、Ｑ８の導通している方のコレクタ）の電圧とほぼ等し
くなるようにされるので、トランジスタに）？−０８が
飽和するのを防止する。更Ｋ。
抗Ｒ８及びショットキ・ダイオードｓ４さを有する並列
回路網５３を介して電圧源＋Ｖｃｃに結合される。この
ようにトランジスタＱ８が導通するき、ダイオードＳ４
のアノードＳ４ （従ってトランジスタＱ８のコレクタ
電極）の電圧はｖｃｃ ’−ＶＰ となる。ここでＴ／
’ｐ＝（ム、 Ｒ３−ＶＢｔ ） Ｒ４／（Ｒ３十ｌ？
４）で、Ｔ／’８４はショットキ・ダイオードＳ４の電
圧降下、そしてＩ５２は電流源５２によって供給される
電流である。へ再び第１図を参照すると、並列回路５３
′が＋ＶｃｃとトランジスタＱ７．Ｑｓのベース電極と
の間に接続される。並列回路５３′は、＋ Ｖｃｃ 及
Ｕ ）ランジスタＱ７、Ｑ８のベース電極トの間に接続
される抵抗Ｒｂと、それと並列の抵抗Ｉ？。及び直列に
接続されたショットキ・ダイオードＳ、吉ｆ：浮んでい
る。ここて、並列回路５３′はショットキ・ダイオード
ＳＯｔ！＝電流源５７とを介して−ＶＦ、ＰＣに接続さ
れることが注目される。この電流源５７によって与えら
れる電流はＩ５７である。更に、電流源５２及び５７は
半導体基板に、周知の態様で熱的にそして工程において
同等に形成される。更に、Ｉ５７は１５２の％即ち０．
５ミｌＪアンイアである。まだ、抵抗Ｒα及びＲ１，の
値は夫々抵抗ｌら、 Ｒ４の抵抗値の４倍で、Ｒ（Ｌ−
Ｒｂ−４Ｒ３＝４Ｒ４てあり、ショットキ・ダイオード
Ｓ、の面積はダイオードＳ ３ 、Ｒ４の各々の％でＶ
ｓ３＝Ｖｓ４−ＶＳ２である。更に、すべての抵抗ｌ？
。、Ｒｈ、 Ｒ３及びＲ４はダイオード’：：Ｉ ３
、Ｒ４及びｓ、吉同様にすべてが熱的に調和して同一の
チップ上に形成される。それによって、ショットキ・ダ
イオードＳ５（従ってトランジスタＱ７、Ｑ８のベース
）ノバイアス電圧はＶＣＣＶＰ’となる。ここで、ＶＦ
６−（Ｉ、７Ｒ（Ｌ−ＶＳ２）Ｒａ／（ｌ？。＋Ｒｂ）
てＶＳ２ はショットキ・ダイオードＳ、の電圧降下
である。従って、Ｉ ５７−（Ｉ５２ ／４ ）、Ｒ（
７，＝ Ｒｂ＝ ４ Ｒｓ ＝ ４ Ｒ４、及びＶＳ４
＝ＶＳ５であるのでＶＰ’ −ＶＰ となる。捷だ、
並列回路５３′はトランジスタＱ７、Ｑ８（Ｄベース電
極のバイアス電圧がショットキ・ダイオードｓ３、Ｒ４
の導通している方のアノード（即ち、トランジスタＱ７
、Ｑ８の導通している方のコレクタ）の電圧とほぼ等し
くなるようにされるので、トランジスタに）？−０８が
飽和するのを防止する。更Ｋ。
抵抗Ｒ３、Ｒ４及びダイオードＳ３、Ｒ４の工程による
特性の変動は、抵抗Ｒａ、 ／ｉ！ｂ及びダイオード８
５におけるものと同等になりＲ３、Ｒ４、Ｓ ３、Ｓ
４の特性の差によるトランジスタＱ７．Ｑ８のコレクタ
キーＩ−ＶｃＣとの間に生じる電子変動は、抵抗Ｒ，，
Ｒｂ及びダイオードＳ、の特性の変動と対応して補償さ
れる。その結果、トランジスタＱ７ Ｑｓのベースのバ
イアス電圧は、Ｒ３、Ｒ４、Ｒ３及びＲ４の特性の差異
にもかかわらず、トラン２スタＱ１、ＱＢの導通してい
る方のコレクタ電極の電圧に対し一定に維持される。換
言すれば、並列回路５３′（第１図）は、ｌ・ランジス
タＱ７、ＱＢの一方が完全に導通しているときのその等
価回路５３（第２図）に置き換えられ、トランジスタＱ
７、ＱＢのベース電極のバイアス′「に圧は、抵抗Ｒ５
、Ｒ４及びダイオードＳ３． Ｒ４の処理過程の構成差
異にもかかわらず、トランジス、りＱ７．ＱＢの導通し
ている方のコレクタ電極の電圧にほぼ等しくなる。この
ように、トランジスタＱ７、ＱＢのコレクタ・ベース接
合は順方向にバイアスされることが阻止され、従って処
理過程て生′じる変動によっても飽和されない。このよ
うな観点から、トランジスタＱ７、ＱＢのベース電極の
バイアス電圧は、トランジスタＱ７、ＱＢを飽和させる
ことなく、＋Ｖｃｃに可能な限り近づけられ、＋Ｖｃｃ
とトランジスタＱ７、ＱＢのベース電極との間に正確な
バイアス回路５３′が設けられるので、その段のコモン
・モード（又はグイナミノク動作範囲）は最大になる。
特性の変動は、抵抗Ｒａ、 ／ｉ！ｂ及びダイオード８
５におけるものと同等になりＲ３、Ｒ４、Ｓ ３、Ｓ
４の特性の差によるトランジスタＱ７．Ｑ８のコレクタ
キーＩ−ＶｃＣとの間に生じる電子変動は、抵抗Ｒ，，
Ｒｂ及びダイオードＳ、の特性の変動と対応して補償さ
れる。その結果、トランジスタＱ７ Ｑｓのベースのバ
イアス電圧は、Ｒ３、Ｒ４、Ｒ３及びＲ４の特性の差異
にもかかわらず、トラン２スタＱ１、ＱＢの導通してい
る方のコレクタ電極の電圧に対し一定に維持される。換
言すれば、並列回路５３′（第１図）は、ｌ・ランジス
タＱ７、ＱＢの一方が完全に導通しているときのその等
価回路５３（第２図）に置き換えられ、トランジスタＱ
７、ＱＢのベース電極のバイアス′「に圧は、抵抗Ｒ５
、Ｒ４及びダイオードＳ３． Ｒ４の処理過程の構成差
異にもかかわらず、トランジス、りＱ７．ＱＢの導通し
ている方のコレクタ電極の電圧にほぼ等しくなる。この
ように、トランジスタＱ７、ＱＢのコレクタ・ベース接
合は順方向にバイアスされることが阻止され、従って処
理過程て生′じる変動によっても飽和されない。このよ
うな観点から、トランジスタＱ７、ＱＢのベース電極の
バイアス電圧は、トランジスタＱ７、ＱＢを飽和させる
ことなく、＋Ｖｃｃに可能な限り近づけられ、＋Ｖｃｃ
とトランジスタＱ７、ＱＢのベース電極との間に正確な
バイアス回路５３′が設けられるので、その段のコモン
・モード（又はグイナミノク動作範囲）は最大になる。
トランジスタＱ７、Ｑｓの飽和を防止するために回路５
３′が設けられ、トランジスタＱ５、Ｑ６の飽和を防止
するためにダイオードＩ）Ｉ及びＲ６が設けられる。こ
うして、トランジスタＱ７、ＱＢの導通しているエミッ
タ電極（故に、トランジスタＱ ｓ 、 Ｑ ６の導通
している方のコレクタ電極）は、そのベース電極よりも
ＶＢＫだけ低いので、トランジスタＱ、、Ｑ、のベース
電極のバイアス電圧を（Ｖｃｃ−Ｖｐ’−、ＶＢＥ）に
制限してそれらの飽和を防止する必要がある。トランジ
スタＱ ｓ 、Ｑ ４のうちの一方が導通する場合、例
えばトランジスタＱ４が導通しているときを考えてみる
。電流は、ダイオードＤ１、ダイオードＳ６、抵抗Ｒ２
、そして抵抗Ｒ１吉これに直列のダイオードＳ２に流れ
る。抵抗Ｒ１の抵抗値は、その抵抗Ｒ１の電圧降下が回
路５３′の抵抗Ｒａ のｍ：圧降下と等しく、そしてＲ
６の電圧降下がダイオードＳ５の電圧降下に等しくなる
ように選ばれる。更に、トランジスタＱ、のコレクタと
そのベースとの間の付加的Ｖｌを与え、トランジスタＱ
７ （又はトランジスタＱ８）のベースとエミッタ電極
間の降下と調和させるだめに、ダイオードＤ１が設けら
れる。即ち、トランジスタＱ７のベース・エミッタ接合
の電圧降下はダイオードＤ１によって追従され、トラン
ジスタＱ５のベース電極のバイアス電圧よりもＶＢＦ！
：たけ低く、従ってトランジスタＱ５ （父はトランジ
スタＱ６）のベース電極のバイアス電１■は（Ｖｃｃ−
ＶＦ６−１７Ｂｇ ）と等しくなる。即ち、トランジス
タＱ、のコレクタの電圧に等しくなって、トランジスタ
Ｑ。
３′が設けられ、トランジスタＱ５、Ｑ６の飽和を防止
するためにダイオードＩ）Ｉ及びＲ６が設けられる。こ
うして、トランジスタＱ７、ＱＢの導通しているエミッ
タ電極（故に、トランジスタＱ ｓ 、 Ｑ ６の導通
している方のコレクタ電極）は、そのベース電極よりも
ＶＢＫだけ低いので、トランジスタＱ、、Ｑ、のベース
電極のバイアス電圧を（Ｖｃｃ−Ｖｐ’−、ＶＢＥ）に
制限してそれらの飽和を防止する必要がある。トランジ
スタＱ ｓ 、Ｑ ４のうちの一方が導通する場合、例
えばトランジスタＱ４が導通しているときを考えてみる
。電流は、ダイオードＤ１、ダイオードＳ６、抵抗Ｒ２
、そして抵抗Ｒ１吉これに直列のダイオードＳ２に流れ
る。抵抗Ｒ１の抵抗値は、その抵抗Ｒ１の電圧降下が回
路５３′の抵抗Ｒａ のｍ：圧降下と等しく、そしてＲ
６の電圧降下がダイオードＳ５の電圧降下に等しくなる
ように選ばれる。更に、トランジスタＱ、のコレクタと
そのベースとの間の付加的Ｖｌを与え、トランジスタＱ
７ （又はトランジスタＱ８）のベースとエミッタ電極
間の降下と調和させるだめに、ダイオードＤ１が設けら
れる。即ち、トランジスタＱ７のベース・エミッタ接合
の電圧降下はダイオードＤ１によって追従され、トラン
ジスタＱ５のベース電極のバイアス電圧よりもＶＢＦ！
：たけ低く、従ってトランジスタＱ５ （父はトランジ
スタＱ６）のベース電極のバイアス電１■は（Ｖｃｃ−
ＶＦ６−１７Ｂｇ ）と等しくなる。即ち、トランジス
タＱ、のコレクタの電圧に等しくなって、トランジスタ
Ｑ。
の飽和を防止する。同様に、トランジスタＱ６は、抵抗
Ｒ２を抵抗／ｌ’、（！：等しく、そしてダイオードＳ
、の電圧降下をダイオードＳ２の降下と等しく選ぶこと
によって飽和するのを防止される。
Ｒ２を抵抗／ｌ’、（！：等しく、そしてダイオードＳ
、の電圧降下をダイオードＳ２の降下と等しく選ぶこと
によって飽和するのを防止される。
トランジスタＱ ３、Ｑ ４ の飽和を防止するために
、ダイオードＳ、及びトランジスタＱａ のｐ −ｎ、
接合が用意される。ダイオードＳ、とトランジスタＱａ
のｐ−’−ｎ接合の総電王降下はダイオードＤＩとショ
ットキ・ダイオードＳ６の総室圧降下に等しくされ、ト
ランジスタＱ３、Ｑ４のベース電極ノバイアス電Ｅはト
ランジスタＱ３、Ｑ４ の導通し°ている方のコレクタ
のバイアス電圧に等しく、又はそれよりも少し負にされ
、そのトランジスタの飽和を防止している。にで、端子
２１の電圧は＋Ｖｃｃよりも１，２ボルト低い。トラン
ジスタＱ７、ＱＢのベース電極とトランジスタＱ３．Ｑ
４のベース電極との間の電圧はここては１．２ボルトで
ある。
、ダイオードＳ、及びトランジスタＱａ のｐ −ｎ、
接合が用意される。ダイオードＳ、とトランジスタＱａ
のｐ−’−ｎ接合の総電王降下はダイオードＤＩとショ
ットキ・ダイオードＳ６の総室圧降下に等しくされ、ト
ランジスタＱ３、Ｑ４のベース電極ノバイアス電Ｅはト
ランジスタＱ３、Ｑ４ の導通し°ている方のコレクタ
のバイアス電圧に等しく、又はそれよりも少し負にされ
、そのトランジスタの飽和を防止している。にで、端子
２１の電圧は＋Ｖｃｃよりも１，２ボルト低い。トラン
ジスタＱ７、ＱＢのベース電極とトランジスタＱ３．Ｑ
４のベース電極との間の電圧はここては１．２ボルトで
ある。
そしてトランジスタＱ７、ＱＢのベースの電圧ハ（ＶＣ
Ｃ−０，９ボルト）である。
Ｃ−０，９ボルト）である。
レベル・シフト回路３０は端子２６．２８に発生される
信号のＤＣレベルを負の方向に、ここては７．０ボルト
だけシフトする。そして、このレベル・シフト回路３０
は一対のトランジスタＱ、、Ｑｌｏを含み、そのベース
電極は端２６．２８に夫り接続され、コレクタ電極はと
もに＋Ｖｃｃに接続される。トランジスタＱＱ％ＱＩＯ
のエミッタ電極はトランジスタＱｌ＋ 、’Ｑ＋２のエ
ミッタ電極に夫々接続される。トランジスタＱ１０、Ｑ
１０は一緒に＋ＶＣＣに接続されるコレクタを有する。
信号のＤＣレベルを負の方向に、ここては７．０ボルト
だけシフトする。そして、このレベル・シフト回路３０
は一対のトランジスタＱ、、Ｑｌｏを含み、そのベース
電極は端２６．２８に夫り接続され、コレクタ電極はと
もに＋Ｖｃｃに接続される。トランジスタＱＱ％ＱＩＯ
のエミッタ電極はトランジスタＱｌ＋ 、’Ｑ＋２のエ
ミッタ電極に夫々接続される。トランジスタＱ１０、Ｑ
１０は一緒に＋ＶＣＣに接続されるコレクタを有する。
トランジスタＱ１１ 、Ｑｌ□のベース電極は出力端子
３２．３４に夫々接続される。端子３２．３４は、電流
源６０及び一対の抵抗ｎ５、Ｒ６（ここでは１，５にオ
ーム）を夫々介して−ＶＥＦ、ニ接続される。そして、
トランジスタＱｎ、Ｑ＋□はツェナーダイオードとして
接続され、エミッタ・ベース接合間に所定の一定電圧降
下（ここでは６．３ボルト）を供給し、従ってトランジ
スタＱｏ、Ｑ＋。のベース・エミッタ接合の０．７ボル
トの降下を考えると、出力端子２６．２８の信号のＤＣ
レベルは一定の７．０ボルトだけ負の方向にシフトされ
る。ツェナー・トランジスタＣｈ ｒ 、Ｑ１２ Ｋよ
って与えられる有限の抵抗値のため、その抵抗値と抵抗
Ｒ１及びＲ６とによって電圧分割器の効果が生じ、その
結果、ここでは０．８５ノ「ケイン」がレベル・シフト
回路３０によッテ与えられる。
３２．３４に夫々接続される。端子３２．３４は、電流
源６０及び一対の抵抗ｎ５、Ｒ６（ここでは１，５にオ
ーム）を夫々介して−ＶＥＦ、ニ接続される。そして、
トランジスタＱｎ、Ｑ＋□はツェナーダイオードとして
接続され、エミッタ・ベース接合間に所定の一定電圧降
下（ここでは６．３ボルト）を供給し、従ってトランジ
スタＱｏ、Ｑ＋。のベース・エミッタ接合の０．７ボル
トの降下を考えると、出力端子２６．２８の信号のＤＣ
レベルは一定の７．０ボルトだけ負の方向にシフトされ
る。ツェナー・トランジスタＣｈ ｒ 、Ｑ１２ Ｋよ
って与えられる有限の抵抗値のため、その抵抗値と抵抗
Ｒ１及びＲ６とによって電圧分割器の効果が生じ、その
結果、ここでは０．８５ノ「ケイン」がレベル・シフト
回路３０によッテ与えられる。
出力段４０は、一対のコモン・エミッタ・トランジスタ
Ｑ１３、Ｑ ＋ ４を含み、そのベース電極は入力端子
３６．３８に夫々接続される。そのトランジスタＱ＋３
、Ｑ１４のエミッタ電極は電流源７０（ここでは３ミ
リアンイア電流源）を介して−ＶＥＥに接続される。ト
ランジスタＱ＋３、Ｑ１０のコレクタ電極は一対のカス
ケード接続されベースを接地したトランジスタＱ＋５％
Ｑ１６とスイッチ４４に図示の如く接続される。（こ
こで、トランジスタＱ１ａはショットキ・トランジスタ
であることは注目すべきである。）トランジスタＱ＋５
、Ｑ＋６のコレクタ電極は端子７２．７４で一対の抵抗
Ｒ７、Ｒ８に夫々接続される。抵抗Ｒ７、Ｒ８はトラン
ジスタＱ２゜、Ｑ２１の夫々のエミッタ・コレクタ電極
を介して一トＶＣＣに接続される。トランジスタＱ２ｏ
、Ｑ２＋のベース電極は適当な出力段電圧バイアス回路
７５に接続され、該回路は電流源７６、抵抗Ｒ３４，１
ＩＫＩ２、Ｒ１３、ＲＩ４、Ｒ２７、Ｉ？４３ 及びト
ランジスタＱ２２、Ｑ２３を含み、これらはトランジス
タＱ２０のエミッタ電極に一定電Ｉｆ（ここでは２．０
ボルト）を供給し、トランジスタＱ２１のエミッタ電極
に一定電圧（ここでは３．４ボルト）を供給する。端子
７２はエミッタフォロア・トランジスタＱＩ７のベース
に接続され、５亥ｌ・ランジスタのコレクタ電（傘は＋
ＶＣＣに、エミッタ電極は端子７６で出力トランジスタ
ＱＯＵＴのベース電極に抵抗ｎ、（ここては３００オー
ム）を介して接続される。端子７４はプル・アップ・ト
ランジスタＱ＋ｓのベース電極に接続サレ、このトラン
ジスタのコレクタは＋ＶＣｃＩＦニー、エミッタは出力
端子３１でトランジスタＱＯＵＴのコレクタに接続され
る。トランジスタＱＯＵＴのベース電極がエミッタフォ
ロア・トランジスタＱａ７のエミッタにショットキ・ダ
イオードＳｈｏ を介して接続され、トランジスタＱ６
゜のエミッタが抵抗／ｉ’ｌｏを介して接地に接続され
ることも注目すべきである。トランジスタＱ６７のベー
ス電極はバイアス回路、７５に接続され、コレクタは」
−ＶＣＣに接続される。ここで、バイアス回路７５はト
ランジスタＱ６７のエミッタに一定電圧（ここでは０．
７ボルト）全発生する。
Ｑ１３、Ｑ ＋ ４を含み、そのベース電極は入力端子
３６．３８に夫々接続される。そのトランジスタＱ＋３
、Ｑ１４のエミッタ電極は電流源７０（ここでは３ミ
リアンイア電流源）を介して−ＶＥＥに接続される。ト
ランジスタＱ＋３、Ｑ１０のコレクタ電極は一対のカス
ケード接続されベースを接地したトランジスタＱ＋５％
Ｑ１６とスイッチ４４に図示の如く接続される。（こ
こで、トランジスタＱ１ａはショットキ・トランジスタ
であることは注目すべきである。）トランジスタＱ＋５
、Ｑ＋６のコレクタ電極は端子７２．７４で一対の抵抗
Ｒ７、Ｒ８に夫々接続される。抵抗Ｒ７、Ｒ８はトラン
ジスタＱ２゜、Ｑ２１の夫々のエミッタ・コレクタ電極
を介して一トＶＣＣに接続される。トランジスタＱ２ｏ
、Ｑ２＋のベース電極は適当な出力段電圧バイアス回路
７５に接続され、該回路は電流源７６、抵抗Ｒ３４，１
ＩＫＩ２、Ｒ１３、ＲＩ４、Ｒ２７、Ｉ？４３ 及びト
ランジスタＱ２２、Ｑ２３を含み、これらはトランジス
タＱ２０のエミッタ電極に一定電Ｉｆ（ここでは２．０
ボルト）を供給し、トランジスタＱ２１のエミッタ電極
に一定電圧（ここでは３．４ボルト）を供給する。端子
７２はエミッタフォロア・トランジスタＱＩ７のベース
に接続され、５亥ｌ・ランジスタのコレクタ電（傘は＋
ＶＣＣに、エミッタ電極は端子７６で出力トランジスタ
ＱＯＵＴのベース電極に抵抗ｎ、（ここては３００オー
ム）を介して接続される。端子７４はプル・アップ・ト
ランジスタＱ＋ｓのベース電極に接続サレ、このトラン
ジスタのコレクタは＋ＶＣｃＩＦニー、エミッタは出力
端子３１でトランジスタＱＯＵＴのコレクタに接続され
る。トランジスタＱＯＵＴのベース電極がエミッタフォ
ロア・トランジスタＱａ７のエミッタにショットキ・ダ
イオードＳｈｏ を介して接続され、トランジスタＱ６
゜のエミッタが抵抗／ｉ’ｌｏを介して接地に接続され
ることも注目すべきである。トランジスタＱ６７のベー
ス電極はバイアス回路、７５に接続され、コレクタは」
−ＶＣＣに接続される。ここで、バイアス回路７５はト
ランジスタＱ６７のエミッタに一定電圧（ここでは０．
７ボルト）全発生する。
スイッチ４４は一対のコモン・エミッタ・トランジスタ
Ｑ６１１％Ｑ６９を含み、トランジスタＱａｓのベース
電極はトランジスタＱ＋３のコレクタ電極に接続され、
トランジスタＱ６９のベース電極はトランジスタＱｅｓ
のコレクタ電極とトランジスタＱ＋４のコレクタ電極の
両方に接続される。トランジスタＱ ａ ｏのコレクタ
電極は端子７６でトランジスタＱＯＵＴのベース電極に
、トランジスタＱａｓ、Ｑ６１１のエミッタ電極は電流
源４２を介して−ｖｌＩ：ｗに接続される。
Ｑ６１１％Ｑ６９を含み、トランジスタＱａｓのベース
電極はトランジスタＱ＋３のコレクタ電極に接続され、
トランジスタＱ６９のベース電極はトランジスタＱｅｓ
のコレクタ電極とトランジスタＱ＋４のコレクタ電極の
両方に接続される。トランジスタＱ ａ ｏのコレクタ
電極は端子７６でトランジスタＱＯＵＴのベース電極に
、トランジスタＱａｓ、Ｑ６１１のエミッタ電極は電流
源４２を介して−ｖｌＩ：ｗに接続される。
出力段４０の小信号ゲインを考える古、電流源７０によ
って発生される電流１１の半分即ちＩｌ／２がトランジ
スタＱ ＋ ｓ、Ｑ、４のコレクタ電極に流れる状態に
あると考えられる。そして、入力端子３６．３８の電圧
にコモン・エミッタ・トランジスタＱ ＋ ｓ、Ｑ１０
によって与えられるゲインが約１であるとき、入力端子
３６及び端子７２間のカスケード接続されたトランジス
タＱ＋ｓによって与エラれるゲインは＝（ｇｍＩｓ Ｉ
ｌｔ ） ／ ２で表わされる。ここでｇｍＩｓはトラ
ンジスタＱ ＋ ｓ の相互コンダクタンスで、Ｒ７は
抵抗Ｒ７の抵抗値である。同様に、端子７４と入力端子
３８との間のカスケード接続されたトランジスタＱ１６
によって与えられるゲインは、−（ｇｍ＋ａ ＩＩｓ
）／ ２によって表わされる。ここて９ｍ＋６ はト
ランジスタ’Ｉ’＋６の相互コンダクタンスて、Ｒ８ば
抵抗／？ｓの抵抗値である。更に、端子７６と端子３６
との間のトランジスタＱ ａ ｏに与えられるゲインは
（ｇゎｏ ｌ？、９） ／２てあり、ここてｇ帳０はト
ランジスタＱａｏの相互コンダクタンスてｌ？。は抵抗
Ｒ９の抵抗値である。出力段の全ゲインは出力トランジ
スタＱＯＵＴのベースとコレクタさの間に送られる信号
に与えられるゲインの代数和として表わされるので、そ
の全ゲインは〔ｇア、１５１１ｔ−トｇ ｒｙ＋、＋ａ
Ｒｓ ＋９ゎ、６１ン、〕／２て表わされる。
って発生される電流１１の半分即ちＩｌ／２がトランジ
スタＱ ＋ ｓ、Ｑ、４のコレクタ電極に流れる状態に
あると考えられる。そして、入力端子３６．３８の電圧
にコモン・エミッタ・トランジスタＱ ＋ ｓ、Ｑ１０
によって与えられるゲインが約１であるとき、入力端子
３６及び端子７２間のカスケード接続されたトランジス
タＱ＋ｓによって与エラれるゲインは＝（ｇｍＩｓ Ｉ
ｌｔ ） ／ ２で表わされる。ここでｇｍＩｓはトラ
ンジスタＱ ＋ ｓ の相互コンダクタンスで、Ｒ７は
抵抗Ｒ７の抵抗値である。同様に、端子７４と入力端子
３８との間のカスケード接続されたトランジスタＱ１６
によって与えられるゲインは、−（ｇｍ＋ａ ＩＩｓ
）／ ２によって表わされる。ここて９ｍ＋６ はト
ランジスタ’Ｉ’＋６の相互コンダクタンスて、Ｒ８ば
抵抗／？ｓの抵抗値である。更に、端子７６と端子３６
との間のトランジスタＱ ａ ｏに与えられるゲインは
（ｇゎｏ ｌ？、９） ／２てあり、ここてｇ帳０はト
ランジスタＱａｏの相互コンダクタンスてｌ？。は抵抗
Ｒ９の抵抗値である。出力段の全ゲインは出力トランジ
スタＱＯＵＴのベースとコレクタさの間に送られる信号
に与えられるゲインの代数和として表わされるので、そ
の全ゲインは〔ｇア、１５１１ｔ−トｇ ｒｙ＋、＋ａ
Ｒｓ ＋９ゎ、６１ン、〕／２て表わされる。
一般に、トランジスタの相互コンダクタンスはＩ７／Ｖ
７、Ｉ−トランジスタのエミッタ電流、ｖＴ ＝ＩＣ１
′／ｑで表わされ、ここでＫはボルツマン定数、Ｔは絶
対温度、ｑは電荷である。これから、全体の小信号ゲイ
ンは〔（１１Ｉ？４／２ＶＴ）＋（Ｉ、＋１２）Ｒ８／
２ＶＴ＋（Ｉ２Ｒ，）／２ＶＴ〕／２で表わされ、Ｉ２
は電流源４２によって発生される電流である。電流源４
２は小信号ゲインを（２２亀）／４ＶＴ＋Ｉ２Ｒ８／４
ＶＴだけ増大させることは注目される。
７、Ｉ−トランジスタのエミッタ電流、ｖＴ ＝ＩＣ１
′／ｑで表わされ、ここでＫはボルツマン定数、Ｔは絶
対温度、ｑは電荷である。これから、全体の小信号ゲイ
ンは〔（１１Ｉ？４／２ＶＴ）＋（Ｉ、＋１２）Ｒ８／
２ＶＴ＋（Ｉ２Ｒ，）／２ＶＴ〕／２で表わされ、Ｉ２
は電流源４２によって発生される電流である。電流源４
２は小信号ゲインを（２２亀）／４ＶＴ＋Ｉ２Ｒ８／４
ＶＴだけ増大させることは注目される。
ここで、回路１０の動作を説明する。１ず、入力段１２
、第２段２２及びレベル・シフト回路３０を説明する。
、第２段２２及びレベル・シフト回路３０を説明する。
入力端子１４の電圧が入力端子１６の電圧よりもより正
であるとき、トランジスタＱ２が不導通モードにある間
トランジスタＱ１は導通する。そして、端子２０の電圧
が端子１８の電圧よりもより正となる。入力端子１８．
２０の電圧に応答して、トランジスタＱ、が不導通モー
ドに、トランジスタＱ６が導通モードにおかれ、端子２
６の電圧を端子２８に発生される電圧よりもより正にす
る。端子２６．２８に生じる電圧のＤＣレベルはレベル
・シフト回路３０によっテ負の方向にシフトされるが、
端子３２（従って端子３６）の電圧は端子３４（従って
端子３８）の電圧よりも依然圧である。それによって、
入力端子３６は端子３８よりも正になる。一方、入力端
子１６の電圧が端子１４の電圧よりも正であると、トラ
ンジスタ０２及びＱ、は導通し、トランジスタＱ、、Ｑ
６は不導通となり、端子３４（従って端子３８）の電圧
は端子３２（従って端子３６）の電圧よりも正になる。
であるとき、トランジスタＱ２が不導通モードにある間
トランジスタＱ１は導通する。そして、端子２０の電圧
が端子１８の電圧よりもより正となる。入力端子１８．
２０の電圧に応答して、トランジスタＱ、が不導通モー
ドに、トランジスタＱ６が導通モードにおかれ、端子２
６の電圧を端子２８に発生される電圧よりもより正にす
る。端子２６．２８に生じる電圧のＤＣレベルはレベル
・シフト回路３０によっテ負の方向にシフトされるが、
端子３２（従って端子３６）の電圧は端子３４（従って
端子３８）の電圧よりも依然圧である。それによって、
入力端子３６は端子３８よりも正になる。一方、入力端
子１６の電圧が端子１４の電圧よりも正であると、トラ
ンジスタ０２及びＱ、は導通し、トランジスタＱ、、Ｑ
６は不導通となり、端子３４（従って端子３８）の電圧
は端子３２（従って端子３６）の電圧よりも正になる。
次に、出力段４６について説明すると、端子３６の電圧
が端子３８の電圧よりも正であると、トランジスタＱ
Ｈ３には電流源７０によって発生される電流Ｉ＋ （
ここではＢｍＡ）のほとんど全部が流れる。電流Ｉ、が
トランジスタＱ ＋ ｓのコレクタ・エミッタに流れて
、トランジスタ（ｒｈ５及びＱ ｔａ間に比較的大きな
ベース・エミッタ電圧差を生じさせ、その結果トランジ
スタＱａａが電流源４２によって発生される電流Ｉ２
（ここでは２ｍＡ）のほとントを流すことになる。トラ
ンジスタＱ１□のベースはＬＲｔＣｔｚ７は抵抗Ｒ７の
抵抗値）にほぼ等しい電圧に引き下げられ、出力トラン
ジスタＱＯＵＴのベース充電源をターンオフする。出力
トランジスタＱＯＵＴのベースに存在する電荷は電流源
４２を介して急速に放電される。即ち、スイッチ４４は
電流源４２をトランジスタＱｏＵＴのベースに電気的に
結合し、出力トランジスタＱＯＵＴに対し能動的ベース
電荷放電回路を提供する。出力トランジスタＱＯＵＴの
ベースが放電した後、ソース４２の電流Ｉ２は＋Ｖｃｃ
からショットキ・ダイオードＳｈｏ、 ）ランジスタ
Ｑ６□、抵抗Ｒ０及びトランジスタＱ１７のコレクタ・
エミッタを介して流れる。
が端子３８の電圧よりも正であると、トランジスタＱ
Ｈ３には電流源７０によって発生される電流Ｉ＋ （
ここではＢｍＡ）のほとんど全部が流れる。電流Ｉ、が
トランジスタＱ ＋ ｓのコレクタ・エミッタに流れて
、トランジスタ（ｒｈ５及びＱ ｔａ間に比較的大きな
ベース・エミッタ電圧差を生じさせ、その結果トランジ
スタＱａａが電流源４２によって発生される電流Ｉ２
（ここでは２ｍＡ）のほとントを流すことになる。トラ
ンジスタＱ１□のベースはＬＲｔＣｔｚ７は抵抗Ｒ７の
抵抗値）にほぼ等しい電圧に引き下げられ、出力トラン
ジスタＱＯＵＴのベース充電源をターンオフする。出力
トランジスタＱＯＵＴのベースに存在する電荷は電流源
４２を介して急速に放電される。即ち、スイッチ４４は
電流源４２をトランジスタＱｏＵＴのベースに電気的に
結合し、出力トランジスタＱＯＵＴに対し能動的ベース
電荷放電回路を提供する。出力トランジスタＱＯＵＴの
ベースが放電した後、ソース４２の電流Ｉ２は＋Ｖｃｃ
からショットキ・ダイオードＳｈｏ、 ）ランジスタ
Ｑ６□、抵抗Ｒ０及びトランジスタＱ１７のコレクタ・
エミッタを介して流れる。
ダイオードＳｌｏは出力トランジスタＱＯＵＴのベース
電極の電圧振幅を１つのショットキ電圧降下（約０．５
ボルト）に制限する。トランジスタＱＣｇのプルアップ
効果によって出力３１の電圧は」−ＶＣＣＶ’向って正
方向に上昇し、トランジスタＱ＋８のベース電極は３．
４ボルトになる。
電極の電圧振幅を１つのショットキ電圧降下（約０．５
ボルト）に制限する。トランジスタＱＣｇのプルアップ
効果によって出力３１の電圧は」−ＶＣＣＶ’向って正
方向に上昇し、トランジスタＱ＋８のベース電極は３．
４ボルトになる。
一方、端子３８の電圧が端子３６の電圧よりも正になる
と、源７０の電流１１はトランジスタＱ＋４、Ｑ＋ａに
流れる。この状態において、スイッチ４４は電流源４２
をトランジスタＱ＋ａのエミッタに電気的に結合し、電
流源４２を端子７６から電気的に分離する。こうして、
電流Ｉ２はトランジスタＱＩ６のエミッタ・コレクタ電
極に流れる。従って、抵抗Ｒ８を流れる全電流は１１＋
１２となる。
と、源７０の電流１１はトランジスタＱ＋４、Ｑ＋ａに
流れる。この状態において、スイッチ４４は電流源４２
をトランジスタＱ＋ａのエミッタに電気的に結合し、電
流源４２を端子７６から電気的に分離する。こうして、
電流Ｉ２はトランジスタＱＩ６のエミッタ・コレクタ電
極に流れる。従って、抵抗Ｒ８を流れる全電流は１１＋
１２となる。
トランジスタＱ１７のベース電極は端子７２の電圧に向
ってプルアップされる。トランジスタＱ１７は電流制限
抵抗Ｒ０を介して出力トランジスタＱＯＵＴノヘースを
充電する（トランジスタＱ６９のコレクタ・エミッタ電
極はオーブン回路にされることに注目）。出力トランジ
スタＱＯＵＴは飽和に向って駆動され、そのコレクタ電
工は、トランジスタＱｏＵＴの内部ベース・コレクタ・
ショットキ・ダイオードによってトランジスタに）ＯＵ
Ｔがクランプされる迄、接地に向って降下する。トラン
ジスタＱｌｆｌ及び抵抗Ｒ８を流れる電流（Ｉｔ ＋
ｂ ）はトランジスタＱｕのベース上のスルーレート’
を増加させ出力３１の電圧を降下させることは注目すべ
きである。更に、抵抗Ｒ８には比較的大きな電流（即ち
、１１＋１２）が流れるので、その抵抗値を小さくして
トランジスタＱ＋ｓのベースに適正な電圧を発生するよ
うにすることができ、故に回路の時定数（その抵抗さプ
ルアップ・トランジスタＱ＋ｓの固有容量によって与え
られる）を低下することができる。
ってプルアップされる。トランジスタＱ１７は電流制限
抵抗Ｒ０を介して出力トランジスタＱＯＵＴノヘースを
充電する（トランジスタＱ６９のコレクタ・エミッタ電
極はオーブン回路にされることに注目）。出力トランジ
スタＱＯＵＴは飽和に向って駆動され、そのコレクタ電
工は、トランジスタＱｏＵＴの内部ベース・コレクタ・
ショットキ・ダイオードによってトランジスタに）ＯＵ
Ｔがクランプされる迄、接地に向って降下する。トラン
ジスタＱｌｆｌ及び抵抗Ｒ８を流れる電流（Ｉｔ ＋
ｂ ）はトランジスタＱｕのベース上のスルーレート’
を増加させ出力３１の電圧を降下させることは注目すべ
きである。更に、抵抗Ｒ８には比較的大きな電流（即ち
、１１＋１２）が流れるので、その抵抗値を小さくして
トランジスタＱ＋ｓのベースに適正な電圧を発生するよ
うにすることができ、故に回路の時定数（その抵抗さプ
ルアップ・トランジスタＱ＋ｓの固有容量によって与え
られる）を低下することができる。
本発明を以上実施例に従って説明したが、本発明の範囲
内て他の実施例を採用するこ吉が可能であることは当業
者には明らかである。
内て他の実施例を採用するこ吉が可能であることは当業
者には明らかである。
第１図は本発明によるコンパレータの回路図であり、承
２図は該コンパレータに含１ｈる増幅段の等価回路を示
す。 （符号説明） １０：コンパレータ回路 １２：入力段 ２２：第２段 ２４：電圧バイアス回路 ３０ニレベル・シフト回路 ４０：出力段 ４４：スイッチ
２図は該コンパレータに含１ｈる増幅段の等価回路を示
す。 （符号説明） １０：コンパレータ回路 １２：入力段 ２２：第２段 ２４：電圧バイアス回路 ３０ニレベル・シフト回路 ４０：出力段 ４４：スイッチ
Claims (1)
- 【特許請求の範囲】 （ａ） 出力トランジスタと、 （ｂ）入力信号に応答し、該入力信号に従って前記出力
トランジスタを導通状態又は不導通状態に選択的に駆動
する電圧を出力トランジスタのベース及びコレクタ又エ
ミッタ電極の１つとの間に発生する装置と、 （ｃ）電流源と、 （ｄ） 前記電流源に結合され前記入力信号に応答し
て、前記出力トランジスタか導通状傅から不導通状態に
１駆動されるとき出力トランジスタのベース電極に前記
電流源を電気的に結合するスイッチ装置と、 から構成されるコンパレータ回路。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| US382279 | 1982-05-26 | ||
| US06/382,279 US4506176A (en) | 1982-05-26 | 1982-05-26 | Comparator circuit |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS58213521A true JPS58213521A (ja) | 1983-12-12 |
| JPH0452654B2 JPH0452654B2 (ja) | 1992-08-24 |
Family
ID=23508268
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP58093290A Granted JPS58213521A (ja) | 1982-05-26 | 1983-05-26 | コンパレ−タ回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4506176A (ja) |
| JP (1) | JPS58213521A (ja) |
| DE (1) | DE3319090A1 (ja) |
| GB (1) | GB2121255B (ja) |
Families Citing this family (6)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4580068A (en) * | 1983-12-14 | 1986-04-01 | Rca Corporation | Keyed low impedance voltage source |
| US4631422A (en) * | 1983-12-19 | 1986-12-23 | Rca Corporation | TTL circuit with a clamping transistor for speedy turn-off of output transistor |
| US4602208A (en) * | 1985-03-29 | 1986-07-22 | Texas Instruments Incorporated | Temperature compensated current switch |
| US5132562A (en) * | 1991-07-01 | 1992-07-21 | International Business Machines Corporation | Push-pull driver without input saturation or output leakage |
| EP0623997B1 (en) * | 1993-05-07 | 1998-08-12 | STMicroelectronics S.r.l. | Hysteresis comparator working with a low voltage supply |
| RU2712377C1 (ru) * | 2019-02-22 | 2020-01-28 | Акционерное общество "Рязанское конструкторское бюро "Глобус" (АО "РКБ "Глобус") | Гальванически изолированный компаратор напряжения с питанием от входного сигнала |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369561A (en) * | 1976-12-02 | 1978-06-21 | Fujitsu Ltd | Level converting circuit |
| JPS566539A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Signal level converting circuit |
| JPS5634230A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | Logical operation circuit |
Family Cites Families (13)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US3215851A (en) * | 1955-10-25 | 1965-11-02 | Philco Corp | Emitter follower with nonsaturating driver |
| US3050636A (en) * | 1960-08-24 | 1962-08-21 | Ibm | High speed transistor switch |
| US3243604A (en) * | 1963-06-10 | 1966-03-29 | Barnes Enginweering Company | Clamp-limit network for providing a limited output signal which is not affected by noise |
| US3470391A (en) * | 1966-06-03 | 1969-09-30 | Rca Corp | Current pulse driver with means to steepen and stabilize trailing edge |
| US3657577A (en) * | 1971-04-23 | 1972-04-18 | Matsushita Electronics Corp | Synchronizing signal separating circuit |
| US3716726A (en) * | 1971-07-13 | 1973-02-13 | Bell Telephone Labor Inc | Center clipper |
| US3898616A (en) * | 1974-07-18 | 1975-08-05 | Bell Telephone Labor Inc | Threshold logic circuit for detecting exactly M out of a set of N signals |
| US4142110A (en) * | 1977-04-07 | 1979-02-27 | Fa. Weber Lichtsteuergerate Kg. | Circuit to eliminate DC bias |
| US4203043A (en) * | 1977-05-10 | 1980-05-13 | Tokyo Shibaura Electric Co., Ltd. | Tristate changeover switching circuit |
| NL7711083A (nl) * | 1977-10-10 | 1979-04-12 | Philips Nv | Schakeling voorzien van een hoogspannings- vermogenstransistor. |
| JPS5480664A (en) * | 1977-12-09 | 1979-06-27 | Fujitsu Ltd | Ttl circuit |
| FR2442552A1 (fr) * | 1978-11-27 | 1980-06-20 | Accumulateurs Fixes | Circuit d'aide a la commutation de transistors de puissance |
| US4376900A (en) * | 1980-10-20 | 1983-03-15 | Metzger Lenard M | High speed, non-saturating, bipolar transistor logic circuit |
-
1982
- 1982-05-26 US US06/382,279 patent/US4506176A/en not_active Expired - Lifetime
-
1983
- 1983-05-18 GB GB08313800A patent/GB2121255B/en not_active Expired
- 1983-05-26 JP JP58093290A patent/JPS58213521A/ja active Granted
- 1983-05-26 DE DE19833319090 patent/DE3319090A1/de not_active Withdrawn
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5369561A (en) * | 1976-12-02 | 1978-06-21 | Fujitsu Ltd | Level converting circuit |
| JPS566539A (en) * | 1979-06-29 | 1981-01-23 | Hitachi Ltd | Signal level converting circuit |
| JPS5634230A (en) * | 1979-08-29 | 1981-04-06 | Fujitsu Ltd | Logical operation circuit |
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0452654B2 (ja) | 1992-08-24 |
| DE3319090A1 (de) | 1983-12-01 |
| US4506176A (en) | 1985-03-19 |
| GB8313800D0 (en) | 1983-06-22 |
| GB2121255B (en) | 1986-03-26 |
| GB2121255A (en) | 1983-12-14 |
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