JPH04123622U - トランジスタ−トランジスタ論理回路 - Google Patents

Abstract

(57)【要約】 【目的】 第１バイポーラトランジスタと、これと同じ
極性の第２バイポーラトランジスタとを有し、雑音に対
する保護を行なうヒステリシス特性を呈するＴＴＬ回路
を提供する。 【構成】 一対の電流原（R1/V_CC, R₂/V_CC）と、標準Ｔ
ＴＬ入力／反転構造に配置した一対のトランジスタ（Q
1,Q2）を有し、雑音に対する保護の為に入力信号（
V_X ）中にヒステリシスを与えるＴＴＬ回路に、反転ト
ランジスタ（Q2）のベースに結合した他の電流原（R3/V
_CC）と、反転トランジスタ（Q2）のコレクタと入力トラ
ンジスタ（Q₁）のベースに結合された電流原（R1/V_CC）
との間に結合された整流器（12）とを有するヒステリシ
ス回路（10）を設ける。

Description

【考案の詳細な説明】

【０００１】

【産業上の利用分野】

本考案は、第１電流源と，入力信号を受けるエミッタ、前記の第１電流源に結 合したベースおよびコレクタを有する第１バイポーラトランジスタと、第２電流 源と、制御電圧にするエミッタ、前記の第１バイポーラトランジスタのコレクタ に結合したベースおよび前記の第２電流源に結合したコレクタを有する同じ極性 の第２バイポーラトランジスタとを具え、入力信号が第１電圧上昇／降下方向に おいて第１しきい値電圧に達した際に第２バイポーラトランジスタがターン・オ ンするようにしたヒステリシス特性を呈するトランジスタ- トランジスタ論理回 路に関するものである。

【０００２】

【従来の技術】

このようなトランジスタ・トランジスタ論理（ＴＴＬ）回路は“Philips Sign etics Data Handbook ”，1975, TTL Logic （第24頁) に記載されている。この ようなＴＴＬ回路は一般的なＮＡＮＤ論理回路から成っており、そのうちの入力 ／反転部の通常の回路構成を図１に示す。このＴＴＬ論理回路部においては、Ｎ 個の論理入力電圧信号 V_X1 , V_X2 ,--- および V_XNがマルチエミッタＮＰＮトラ ンジスタQ1のＮ個のエミッタにそれぞれ与えられ、このトランジスタQ1のコレク タは分相用のＮＰＮトランジスタQ2のベースに接続されている。トランジスタQ2 のエミッタは制御電圧 V_E にあり、そのコレクタは論理電圧信号 V_Y を生じる。 トランジスタQ1のベースは、電源電圧 V_CCの点に接続された抵抗R1より成る電流 源に接続されている。トランジスタQ2のコレクタは、電源電圧 V_CCの点に接続さ れた抵抗R2より成る他の電流源に接続されている。

【０００３】 図１のＴＴＬ回路部の基本的な反転作動は、入力電圧 V_X1〜 V_XNの１つを除い た他のすべてが公称の高電圧値 V₁ （この高電圧値を以後通常論理値“１”で示 す）にあるものとすることにより理解しうる。例えば電圧 V_X2〜 V_XNの各々が高 電圧値 V₁ にあるものとする。従って、トランジスタQ1の関連の(N-1) 個のエミ ッタが開放し、実質的に存在していないのと同じであり、トランジスタQ1は電圧 V_X1によって制御される単一のエミッタのトランジスタとして作用する。

【０００４】 次に、まず最初電圧 V_X1が公称の低電圧値 V₀ （この低電圧値を以後通常論理 値“０”で示す）にあり、この低電圧値はトランジスタQ1がターン・オン（完全 に導通）するのに充分低いものとする。電流源R1からの電流はトランジスタQ1の ベースに流れ込み、電圧 V_X1により制御されたそのエミッタを経て流れ出る。ト ランジスタQ1のベース- エミッタ間電圧は1V_BEである（ここに V_BEはベース- エ ミッタ接合が丁度順方向にバイアスされた際にＮＰＮトランジスタに対する標準 のベース- エミッタ電圧である）。トランジスタQ1のコレクタには殆んど電流が 流れない。その理由は、トランジスタQ2がトランジスタQ1に対する電流源として 作用しない為である。それにもかかわらず、トランジスタQ1は飽和する。トラン ジスタQ1のコレクタ- エミッタ電圧は０ボルト付近の V_SAT1である。トランジス タQ2はターン・オフ（非導通）となる。そのベース- エミッタ電圧は1V_BEよりも 小さい。電圧 V_Y は V_CC付近の“１”レベルにある。

【０００５】 今、電圧 V_X1が上昇し、トランジスタQ1に対するベースおよびコレクタ電圧を 上昇せしめ、 V_SAT1のコレクタ- エミッタ電圧でこのトランジスタの導通を維持 せしめるものとする。電圧 V_E も通常上昇する。トランジスタQ2のベース電圧も このトランジスタのベース- エミッタ電圧が1V_BEに達するまで同様に上昇する。 トランジスタQ2のベース- エミッタ電圧が1V_BEに達するこの点で、トランジスタ Q1のベース- コレクタ接合は導通的な順方向バイアス状態となり、電流源R1から トランジスタQ2のベースに電流を流し、このトランジスタQ2をターン・オンさせ このトランジスタQ2を飽和させる。電圧 V_E は上限 V_EMに達し、通常トランジス タQ2がオン状態にある間この上限にある。トランジスタQ1はそのベース- エミッ タ電圧が1V_BEよりも低い値に降下するとターン・オフする。従って、トランジス タQ2がターン・オンする電圧 V_X1のしきい値 V_TRは V_EM + V_BE- V_SAT1である。 トランジスタQ2は飽和している為、そのコレクタ- エミッタ電圧は０ボルトに近 い V_SAT2となる。電圧 V_Y は V_EM + V_STA2で“０”レベルに降下する。電圧 V_X1 はV₁まで上昇し続ける。

【０００６】 電圧 V_X1がV₀まで降下する際には上述したのとほぼ反対の作動が行なわれる。 電圧 V_X1が V_XM + V_BE - V_SAT1まで降下すると、トランジスタQ2がターン・オフ し、トランジスタQ1がターン・オンする。従って、トランジスタQ2がターン・オ フするしきい値電圧 V_TFは V_TRに等しい。電圧 V_Y は“１”レベルに戻る。従っ て、高レベルの降下入力の雑音余裕度 V₁- V_TFは高レベルの上昇入力の雑音余裕 度 V₁- V_TRに等しい。同様に、低レベル入力の雑音余裕度 V_TF- V₀および V_TR- V₀も互いに等しい。

【０００７】 上述した回路の場合、入力電圧 V_X1がゆっくり変化している際にこの電圧 V_X1 における雑音により時々回路状態を２度以上切換えてしまうおそれがあるという 欠点がある。例えば、電圧 V_X1がゆっくり上昇している際の雑音によりトランジ スタQ2をターン・オンさせ、ターン・オフさせ、再びターン・オンさせるおそれ がある。この欠点は、切換え点で回路中にヒステリシス特性を導入し、電圧 V_TR が電圧 V_X1における代表的な雑音量以上に電圧 V_TFを越えるようにすることによ り殆んど除去することができる。このようなヒステリシス特性によれば更に入力 雑音余裕度を改善することができる。その理由は、この場合高レベルの降下入力 の雑音余裕度が高レベルの上昇入力の雑音余裕度を越え、低レベル入力の雑音余 裕度に対してはこの逆が成り立つ為である。電圧 V_X1がV₁にある場合、電圧 V_X1 が偶発的に V_TRよりも低い値に瞬間的に降下してもこの電圧 V_x1が V_TFよりも低 い値に降下しない限りトランジスタQ2をオフ状態に切換えない。同様に、電圧 V _X1 がV₀から V_TFに瞬間的に増大しても、この電圧 V_X1が V_TRよりも高い値に上昇 しない限り回路状態を切換えない。要するに、図１に示すＴＴＬ回路部中にこの ようなヒステリシス特性を導入することにより追加の雑音余裕度が得られる。

【０００８】 B. T. Murphy氏等はヒステリシス特性を有するこのようなＴＴＬ回路を、“ T ransistor- Transistor Logic with High Packig Density and Optimum Perform ance at High Inverse Gain ”,1968 ISSCC Digest of Technical Papers , 15 Feb. 1968, pp. 38-39に記載している。この回路においては、ヒステリシス特性 を得る為にトランジスタQ2に追加のエミッタが形成されている。この追加のエミ ッタは、トランジスタQ1のベースおよびコレクタ間に接続された抵抗分圧器に接 続されている。この回路は容易に構成しうるも、エミッタ対エミッタ利得を調整 するに当っての製造上の困難性が生じる。

【０００９】 図１の基本的なＴＴＬ回路部のスイッチング速度は、適当なクランピング回路 を用いてトランジスタQ2が飽和しないようにすることにより改善することができ る。このようにクランピングを行なうＴＴＬ回路は特開昭５４−１３４５４８号 明細書に記載されている。この回路においては、トランジスタQ1のベース- エミ ッタ接合に対し対向する構成で配置したショットキーダイオードをトランジスタ Q1のベースとトランジスタQ2のコレクタとの間に接続し、トランジスタQ2が完全 に飽和しないようにしている。しかしこの回路は、追加の雑音余裕度を生じるヒ ステリシス特性を有していない。

【００１０】 ヒステリシス手段を有するＴＴＬ回路自体は実公昭４７−２８４２１号公報に 記載されており既知であることに注意すべきである。このヒステリシス手段は、 第１電流源と第２トランジスタのコレクタとの間で単一の電流方向で電流を供給 するダイオードを有している。しかし、このＴＴＬ回路における第１および第２ トランジスタは互いに逆の極性となっている。これらの第１および第２トランジ スタが互いに同じ極性であるものとすると、このＴＴＬ回路は満足に動作しない 。その理由は、この場合、第１トランジスタがターン・オフした際に第２トラン ジスタがターン・オンしなくなってしまう為である。第１トランジスタがターン ・オンした際に第２トランジスタをターン・オンさせることはこのＴＴＬ回路を 正しく動作させる上で必要なことである。

【００１１】

【考案が解決しようとする課題】

本考案の目的は、第１バイボーラトランジスタと、これと同じ極性の第２バイ ボーラトランジスタとを有し、雑音に対する保護を行なうヒステリシス特性を呈 するＴＴＬ回路を提供せんとするにある。このＴＴＬ回路は第１および第２トラ ンジスタとして構成した一対の同じ極性のバイボーラトランジスタを有している 。第１トランジスタのエミッタには入力信号が与えられ、この第１トランジスタ のベースは電子回路中の第１電流源に結合されている。第１トランジスタのコレ クタは第２トランジスタのベースに結合され、第２トランジスタのエミッタには 制御電圧が加えられ、第２トランジスタのコレクタは電子回路中の第２電流源に 結合されている。第２トランジスタは、入力信号が１つの電圧上昇／降下方向に おいて第１しきい値電圧に達するとターン・オンする。

【００１２】

【課題を解決するための手段】

本考案によるかかるＴＴＬ回路は、ヒステリシス回路装置を第２トランジスタ のベースに結合するとともに第２トランジスタのコレクタと第１電流源との間に 結合し、入力信号が第１電圧上昇／降下方向とは逆の第２電圧上昇／降下方向に おいて第２しきい値電圧に達した際に第２トランジスタをターン・オフさせ、第 ２トランジスタがターン・オンする際の第１しきい値電圧と制御電圧との間の差 の絶対値が、第２トランジスタがターン・オフする際の第２しきい値電圧と制御 電圧との間の差の絶対値を越えるようにし、前記のヒステリシス回路装置が、第 １トランジスタのベース−エミッタ接合に対し対向する構成で配置され、第１電 流源と第２トランジスタのコレクタとの間で単一の電流方向で電流を供給するよ うにする整流装置と、第２トランジスタのベースに電流を供給する第３電流源と を有するようにしたことを特徴とする。

【００１３】 第２トランジスタのベースに結合され、且つ第２トランジスタのコレクタと第 １電流源との間に結合されたヒステリシス回路によれば、入力信号が第１の電圧 上昇／降下方向とは逆の第２の電圧上昇／降下方向において第１のしきい値電圧 とは異なる第２のしきい値電圧に達した際に、第２トランジスタをターン・オフ せしめる。特に、第２トランジスタがターン・オンする際の第１しきい値電圧お よび制御電圧間の差の絶対値は、第２トランジスタがターン・オフする際の第２ しきい値電圧および制御電圧間の差の絶対値を越える。

【００１４】 ヒステリシス回路は整流器と第３電流源とを有する。この整流器は第１トラン ジスタのベース−エミッタ接合に対し対向する構成で配置され、第１電流源と第 ２トランジスタのコレクタとの間で単一の電流方向で電流を流すようになってい る。この整流器の端子間の電圧降下は、この整流器が丁度導通するように順方向 にバイアスされた際に、0V_BEと2V_BEとの間にある。第３電流源は第２トランジス タのベースに電流を供給する。第１および第２電流源と同様に、第３電流源は電 源に結合した抵抗を以って構成するのが好ましい。

【００１５】 本考案によるＴＴＬ回路は、トランジスタに対してはＮＰＮ装置を、整流器に 対してはショットキーダイオードを用いて構成するのが好ましい。この場合、得 られる追加の雑音余裕度は、第１および第２トランジスタがショットキーダイオ ードによってクランプされているかに依存して約0.4 〜0.8 ボルトであり、ショ ットキーダイオードでクランプされた場合代表的に0.5 ボルトである。入力信号 中の雑音が0.5 ボルト以下であり、入力信号がゆっくり変化している場合には、 ＴＴＬ回路の状態は１度だけ切換わる。本考案においても入力雑音余裕度は前述 したようにして改善される。本考案によるこれらの利点は、ＴＴＬ回路における 設計上のパラメータを調整するに当ってのいかなる重大な製造上の困難を伴なう ことなく得ることができる。

【００１６】

【実施例】

陽極がＮＰＮトランジスタのベースに接続され、陰極がこのトランジスタのコ レクタに接続され、このトランジスタを完全に飽和しないようにクランプする各 ショットキーダイオードは図示しない。その代り、ショットキーダイオードでク ランプされたこのような各ＮＰＮトランジスタのベースを、クランプ用のショッ トキーダイオードを表わす細長のＳ字状で示した。

【００１７】 図面において、また好適例の説明において、同じ或いは極めて類似した素子を 表わすのに同じ符号を用いた。

【００１８】 図２は、雑音に対する保護を行なう為のヒステリシス特性を有する本考案によ るＴＴＬ回路の１例を示す。代表的にＴＴＬゲートの入力／反転部に用いられる このＴＴＬ回路は、ＮＰＮ入力トランジスタQ1の単一のエミッタに供給される論 理入力電圧信号 V_X を論理電圧信号 V_Y に変換し、この信号 V_Y はベースがトラ ンジスタQ1のコレクタに接続された反転用ＮＰＮトランジスタQ2のコレクタから 取出される。電圧 V_Y は電圧 V_X に対して論理的に反転される。トランジスタQ2 のエミッタは図１の従来回路におけるように、トランジスタQ2が導通している際 に V_EMに等しい制御電圧 V_E の点に接続されている。同様に電流源R1はトランジ スタQ1に対するベース電流を生じ、電流源R2はトランジスタQ2のコレクタに電流 を供給する。

【００１９】 ヒステリシス回路10は、電圧 V_X が降下する時にトランジスタQ2がターン・オ フする電圧 V_X のしきい値 V_TFよりも電圧 V_X が大きく上昇する際に、トランジ スタQ2がターン・オンする電圧 V_X のしきい値 V_TRを生じる。このヒステリシス 回路10は整流器12と、トランジスタQ2のベースに接続された源流源とより成る。 この電流源は V_CC電源に接続された抵抗R3を以って構成する。整流器12はトラン ジスタQ1のベース- エミッタ接合に対し対向する構成で配置し、整流器12が導通 した際に電流（正）が電流源R1側からのみトランジスタQ2のコレクタに流れるよ うにする。整流器12が丁度導通した際のこの整流器の両端間の電圧降下 V_D は0V _BE と2V_BE- V_SAT1- V_SAT2との間にある。 V_SAT1および V_SAT2の各々が０ボルト 付近にある場合には、電圧降下 V_D に対する上限は2V_BEである。電圧降下 V_D に 対するこの範囲は、整流器12を形成するのに１個のダイオード或いは直列接続し た１組のダイオードを用いることにより得る。電圧降下 V_D はできるだけ0V_BE付 近にするのが好ましい。この点は整流器12をショットキーダイオードとして構成 することにより達成される。

【００２０】 図２のＴＴＬ回路の作動は、電圧 V_X が時間とともに変化する際の回路の状態 変化を示す図３を用いることにより容易に理解しうる。電圧 V_X がまず最初 V_EM + V_BE - V_SAT1よりも小さな低い値V₀にあるものとする。トランジスタQ1はは、 図１の回路の場合と同様に、源流源R1がそのベースに電流を供給する際のそのベ ース- エミッタ電圧が1V_BEになるとターン・オンする。従って、そのベース電圧 は V_CCよりも低く選択した V_EM + 2V_BE- V_SAT1よりも小さくなる。トランジス タQ2はオフ状態にある為、電圧 V_Y は V_CC付近の“１”レベルにある。従って、 整流器12は逆バイアスされており、非導通である。電流源R3はトランジスタQ1に 電流を供給する。この点は特に重要なことではない。その理由は、トランジスタ Q1はそのコレクタ- エミッタ電圧が V_SAT1となると飽和している為である。

【００２１】 トランジスタQ2のベース- エミッタ電圧は図１の場合と同様に、電圧 V_X がそ の上昇中に V_EM + V_BE - V_SAT1に達すると1V_BEになる。すると電流源R3はトラン ジスタQ2のベースに電流を供給し始める。トランジスタQ2は図３に示す点14でタ ーン・オンする。従って、電圧 V_X が上昇している際にトランジスタQ2がターン ・オンするこの電圧 V_X のしきい値 V_TRは V_EM + V_BE - V_SAT1となる。トランジ スタQ2がターン・オンする直前では、トランジスタQ2のベース電圧は V_EM + V_BE - V_SAT1よりもわずかに低いだけである。トランジスタQ2がターン・オンすると 、電圧 V_Y は V_EM + V_SAT2に降下する。従って、整流器12における電圧降下は、 2V_BE- V_SAT1-V_SAT2よりも低いその導通時の電圧降下 V_D よりも瞬間的に大きく なる。これにより整流器12を強制的にターン・オンさせ、電流源R1からの電流を トランジスタQ2のコレクタに供給する。すると、整流器12における電圧降下は急 激に V_D となり、これによりトランジスタQ1のベース電圧を V_EM + V_SAT2 + V_D に降下させる。整流器12が導通状態となる際のトランジスタQ1のベース電圧のこ の降下によりヒステリシス特性が得られ、このヒステリシス特性によりＴＴＬ回 路の追加の雑音余裕度が得られる。トランジスタQ1は、そのベース- エミッタ電 圧が1V_BEよりも低い値に降下するとターン・オフする。電圧 V_X は高い値 V₁ ま で上昇し続ける。

【００２２】 トランジスタQ1のベース電圧は V_EM + V_SAT2 + V_D に降下する為、そのベース - コレクタ接合は導通的な順方向バイアス状態とならず、電流源R1からトランジ スタQ2のベースに電流が供給されない。従って、トランジスタQ2をターン・オン させるのに必要な電流は独立の電流源、本例の場合電流源R3により供給する必要 がある。

【００２３】 電圧 V_X が V₀ に向って降下する際には、電圧 V_X が V_EM + V_SAT2 + V_D - V _BE に降下するまでオフ状態に維持される。この降下が達成される点で、トランジ スタQ1のベース電圧が電圧 V_X よりも1V_BEだけ高くなり、トランジスタQ1が再び ターン・オンし、これによりトランジスタQ2を図３に点16で示すように再びター ン・オフせしめる。従って、トランジスタQ2がターン・オフするしきい値 V_TFは V_EM + V_SAT2 + V_D -V_BEとなる。これにより電圧 V_Y は“１”レベルに戻り、整 流器12をターン・オフせしめる。

【００２４】 電圧 V_TRは V_TFよりも2V_BE - V_D -V_SAT1-V_SAT2だけ大きくなる。従って、高レ ベルの降下入力の雑音余裕度 V_1- V_TFは高レベルの上昇入力の雑音余裕度 V₁- V _TR よりも上記と同じ量だけ大きくなる。これと逆のことが低レベルの上昇および 降下入力の雑音余裕度に対して成り立つ。

【００２５】 一般的な場合には、トランジスタQ1およびQ2は同じ極性とする必要があるも、 これらの双方はＰＮＰ装置としてもＮＰＮ装置としてもよい。この回路における 一般的な関係は、トランジスタQ2がターン・オンする際の電圧 V_TRおよび V_E 間 の差が、トランジスタQ2がターン・オフする際の電圧 V_TFおよび V_E 間の差を越 えるということである。これらの２つの絶対値間の差は2V_BE-V_D -V_SAT1-V_SAT2と なり、その値は V_BEが正となるＮＰＮ装置の場合に正となり、 V_BEが負となるＰ ＮＰ装置の場合に負となる。

【００２６】 図４はトランジスタ入力部を有するＴＴＬ反転バッファゲートを示し、このバ ッファゲートには図２のＴＴＬ回路が用いられている。このバッファゲートのヒ ステリシス回路10においては、整流器12をショットキーダイオードD1とする。こ の場合、電圧 V_D は1V_S となる。ここに V_S は、丁度導通するように順方向にバ イアスされた際の標準のショットキーダイオードの電圧降下分である。代表的な ショットキーダイオードの場合、この電圧降下分 V_S は温度に応じて0.4 〜0.65 ボルトの範囲で変化し、室温で約0.55ボルトである。

【００２７】 このバッファゲートにおいては、トランジスタQ1およびQ2の各々がショットキ ーダイオードによってクランプされてる。ショットキーダイオードによってクラ ンプされたＮＰＮトランジスタの場合、その飽和電圧 V_SAT は1V_BE- 1V_S に等し い。電圧 V_BEは代表的なＮＰＮトランジスタの場合温度に応じて0.6 〜1.0 ボル トの範囲で変化し、室温で約0.75ボルトである。この場合電圧 V_SAT1および V_{SA T2} の各々は約0.2 ボルトである。従って、このバッファ回路は、しきい値電圧 V _TR および V_TF間の差による約0.5 ボルトの追加の雑音余裕度を有する。

【００２８】 このバッファゲートの入力側にはトランジスタ入力部が設けられおり、この入 力部において論理入力電圧 V_W がＮＰＮトランジスタQ3のベースに供給され、こ のトランジスタのエミッタはショットキーダイオードD2を経てトランジスタQ1の エミッタに結合されている。ダイオードD2は、電圧 V_W における正のサージ電圧 によってトランジスタQ₁のエミッタ- ベース接合が降服しないようにする作用を する。トランジスタQ3のエミッタは電流源I1を経て電源電圧 V_EEを生じる電源に も結合されている。電流源I1は通常の電流ミラー回路として構成するのが好まし い。トランジスタQ3のベースと電圧 V_EEの電源との間に接続したショットキーダ イオードD3は入力電圧 V_W の値を V_EEよりも低い値にクランプする。電圧 V_CCの 電源とトランジスタQ1のコレクタとの間に接続したショットキーダイオードD4は 、入力電圧 V_W 中の正のサージ電圧が電圧 V_CCの電源に電流を供給するのを防止 する作用をする。トランジスタQ3およびQ1は基本的に通常のエミッタ結合の作動 をする。電圧 V_W を“１”にすることによりトランジスタQ3がターン・オンされ 、トランジスタQ1がターン・オフされる。またその逆も成り立つ。入力電圧 V_W の論理値はトランジスタQ1のエミッタに電圧 V_X として現われる。

【００２９】 上記のバッファゲートの出力側には、高レベルドライバと低レベルドライバと より成る出力段が設けられている。高レベルドライバは一対のＮＰＮトランジス タQ4およびQ5を有し、これらトランジスタはこれらのコレクタが低抵抗R4を経て 電圧 V_CCの電源に結合されたダーリントン構造に配置されている。ベースに電圧 V_Y が供給され、エミッタがこのエミッタと電圧 V_EEの電源との間に接続された 抵抗R5と相俟ってトランジスタQ5のベースを駆動するトランジスタQ4はレベルシ フタとして作用する。トランジスタQ4およびQ5の双方はトランジスタQ2がオフ状 態となった際にオン状態となる。その逆も成り立つ。論理出力電圧 V_Z はトラン ジスタQ5のエミッタから取り出される。トランジスタQ2がターン・オフして電圧 V_Y が“１”の値となると、トランジスタQ5がターン・オンして電圧 V_Z を電圧 V_CCに近い“１”まで引き上げる。トランジスタQ2のコレクタとトランジスタQ5 のベースとの間に接続されたショットキーダイオードD5はダーリントントランジ スタ対Q4およびQ5をターン・オフさせる際に役立つものである。

【００３０】 低レベルドライバは、ベースが抵抗R6を経てトランジスタQ2のエミッタにより 駆動されるＮＰＮトランジスタQ6と、トランジスタQ2のエミッタおよび電圧 V_EE の電源間に結合されたショットキーダイオードD6とを有する。トランジスタQ6の コレクタはトランジスタQ5のエミッタに接続されており、電圧 V_Z を生じる。ト ランジスタQ6のエミッタは電圧 V_EEの電源に接続されている為、電圧 V_EMはトラ ンジスタQ6がターン・オンした際に生じる1V_BEとなる。トランジスタQ6は電圧 V _Y が“１”の値になるとターン・オフされる。トランジスタQ2がターン・オンし て電圧 V_Y を“０”の値にすると、トランジスタQ6がターン・オンして電圧 V_Z を電圧 V_EEよりも1V_BE−1V_S だけ高い“０”の値に引き下げる。トランジスタQ6 のコレクタと電圧 V_EEの電源との間に接続されたショットキーダイオードD7は電 圧 V_Z の値を電圧 V_EEよりも低い値にクランプする。

【００３１】 図５は図２の回路を用いたＴＬＬ ＮＡＮＤゲートを示す。このＮＡＮＤゲー トにおいても、整流器12をショットキーダイオードD1とする。また本例の場合も トランジスタQ1およびQ2をショットキーダイオードによりクランプして追加の雑 音余裕度が約0.5 ボルトとなるようにする。

【００３２】 このＮＡＮＤゲートにおいては、トランジスタQ1をＮ個の入力電圧 V_X1〜 V_XN をそれぞれ受けるＮ個のエミッタを有するマルチエミッタ装置とする。更に、ト ランジスタQ1のＮ個のエミッタと電圧 V_EEの電源との間にＮ個のショットキーダ イオードDX1 ，DX2,--- およびDXN をそれぞれ接続する。

【００３３】 出力段はＮＡＮＤゲートの出力側に電圧 V_Z を生じる。この出力段は図４の出 力段と同様に構成され同様に作動する高レベルドライバおよび低レベルドライバ を有する。

【００３４】 電圧 V_X1〜 V_XNの１つ以上が電圧 V₀ にある際にはトランジスタQ1がターン・ オンし、これによりトランジスタQ2が非導通とされ、電圧 V_Y およ V_Z の各々が “１”のレベルとなる。トランジスタQ1は最初電圧 V₀ にあった電圧 V_X1〜 V_XN の最後のものが電圧 V_TRまであるいはそれ以上に上昇するとターン・オフする。 この点でトランジスタQ2がターン・オンし、電圧 V_Y および V_Z を“０”の値に 降下させる。トランジスタQ1のベースにおける電圧は約0.5 ボルトである2V_BE− V_D − V_SAT1− V_SAT2に極めて迅速に降下し、前述しようにヒステリシス特性を 生ぜしめる。トランジスタQ2は電圧 V_X1〜 V_XNの１つが V_TFまで或いはそれ以下 に減少するまでオン状態に維持され、この減少が達成されるとトランジスタQ2が 再びターン・オフされ、トランジスタQ1が再びターン・オンされる。

【００３５】 図４のバッファゲートおよび図５のＮＡＮＤゲートの双方で電源電圧 V_CCおよ び V_EEをそれぞれ5.0 ボルトおよび０ボルト（接地基準電位）とする。論理レベ ルV₁およびV₀は通常それぞれ3.0 ボルトおよび０ボルトである。抵抗R1, R2, R3 , R4, R5およびR6はそれぞれ約25000 オーム、800 オーム、7500オーム、30オー ム、5000オームおよび500 オームとするのが好ましい。バッファゲートにおいて は、電流源I1が約0.6 アンペアの電流を流す。

【００３６】 図４および図５に示すゲートを有するＴＴＬ回路の種々の素子を製造する方法 は半導体分野において周知である。これらの素子は、半導体ウェファ上の活性領 域を分離するのに酸化物分離技術を用いる通常のプレーナ処理技術によりモノシ リック集積回路形態に製造するのが好ましい。またショットキーダイオードは標 準のショットキー処理技術により形成する。

【００３７】 本考案は上述した例にのみ限定されず、幾多の変更を加えうること勿論である 。例えば前述した極性とは反対の極性の半導体素子を用いて、ショットキーダイ オードの大部分が省略されるか分離された活性半導体領域内に形成されるという 点を除いて上述したのと同じ結果を得ることができる。

【図面の簡単な説明】

【図１】従来のＴＴＬ ＮＡＮＤゲートの入力／反転部
を示す回路図である。

【図２】本考案によるヒステリシス特性を有するＴＴＬ
回路の１例を示す回路図である。

【図３】図２の回路の作動を説明する為の波形図であ
る。

【図４】図２の回路を用いたトランジスタ入力部を有す
るバッファゲートの１例を示す回路図である。

【図５】図２の回路を用いたＮＡＮＤゲートの１例を示
す回路図である。

【符号の説明】 Q1, Q2 トランジスタ R1, R2, R3 電流源 10 ヒステリシス回路 12 整流器

───────────────────────────────────────────────────── フロントページの続き (72)考案者 トーマス デイル フレツチヤー オランダ国ネイメゲン ヘルストウエツヒ ２

Claims (11)

【実用新案登録請求の範囲】
1. 【請求項１】 第１電流源と、入力信号を受けるエミッ
   タ、前記の第１電流源に結合したベースおよびコレクタ
   を有する第１バイポーラトランジスタと、第２電流源
   と、制御電圧にするエミッタ、前記の第１バイポーラト
   ランジスタのコレクタに結合したベースおよび前記の第
   ２電流源に結合したコレクタを有する同じ極性の第２バ
   イポーラトランジスタとを具え、入力信号が第１電圧上
   昇／降下方向において第１しきい値電圧に達した際に第
   ２バイポーラトランジスタがターン・オンするようにし
   たヒステリシス特性を呈するトランジスタ−トランジス
   タ論理回路において、ヒステリシス回路装置を第２トラ
   ンジスタのベースに結合するとともに第２トランジスタ
   のコレクタと第１電流源との間に結合し、入力信号が第
   １電圧上昇／降下方向とは逆の第２電圧上昇／降下方向
   において第２しきい値電圧に達した際に第２トランジス
   タをターン・オフさせ、第２トランジスタがターン・オ
   ンする際の第１しきい値電圧と制御電圧との間の差の絶
   対値が、第２トランジスタがターン・オフする際の第２
   しきい値電圧と制御電圧との間の差の絶対値を越えるよ
   うにし、前記のヒステリシス回路装置が、第１トランジ
   スタのベース−エミッタ結合に対し対向する構成で配置
   され、第１電流源と第２トランジスタのコレクタとの間
   で単一の電流方向で電流を供給するようにする整流装置
   と、第２トランジスタのベースに電流を供給する第３電
   流源とを有するようにしたことを特徴とするトランジス
   タ−トランジスタ論理回路。
2. 【請求項２】 実用新案登録請求の範囲第１項に記載の
   トランジスタ−トランジスタ論理回路において、トラン
   ジスタのベース−エミッタ結合が丁度導通するように順
   方向にバイアスされた際のこれらトランジスタの平均ベ
   ース−エミッタ電圧を V_BEとした場合に、前記の整流装
   置が丁度導通するように順方向にバイアスされた際にこ
   の整流装置がOV_BEよりも大きく 2 V_BEよりも小さな電圧
   降下分V_D を有するようにしたことを特徴とするトラン
   ジスタ−トランジスタ論理回路。
3. 【請求項３】 実用新案登録請求の範囲第２項に記載の
   トランジスタ−トランジスタ論理回路において、整流装
   置が少なくとも１つのダイオードを有するようにしたこ
   とを特徴とするトランジスタ−トランジスタ論理回路。
4. 【請求項４】 実用新案登録請求の範囲第２項に記載の
   トランジスタ−トランジスタ論理回路において、整流装
   置がショットキーダイオードを有するようにしたことを
   特徴とするトランジスタ−トランジスタ論理回路。
5. 【請求項５】 第１および第２電流源の各々が電源に結
   合された抵抗を有するようにした実用新案登録請求の範
   囲第１項に記載のトランジスタ−トランジスタ論理回路
   において、第３電流源が電源に結合された抵抗を有する
   ようにしたことを特徴とするトランジスタ−トランジス
   タ論理回路。
6. 【請求項６】 実用新案登録請求の範囲第５項に記載の
   トランジスタ−トランジスタ論理回路において、前記の
   電源を１個の電源としたことを特徴とするトランジスタ
   −トランジスタ論理回路。
7. 【請求項７】 入力信号が第１電圧上昇／降下方向にお
   いて第１しきい値電圧に達した際に第１トランジスタが
   ターン・オフするようにした実用新案登録請求の範囲第
   １項に記載のトランジスタ−トランジスタ論理回路にお
   いて、入力信号が第２電圧上昇／降下方向において第２
   しきい値電圧に達した際に第１トランジスタがターン・
   オフするようにしたことを特徴とするトランジスタ−ト
   ランジスタ論理回路。
8. 【請求項８】 実用新案登録請求の範囲第２項に記載の
   トランジスタ−トランジスタ論理回路において、第１お
   よび第２トランジスタのコレクタ−エミッタ飽和電圧を
   それぞれ V_SAT1および V_SAT2とした場合に、第1 および
   第2 しきい値電圧間の差を約 2 V_BE− V_D − V_SAT1− V
   _SAT2としたことを特徴とするトランジスタ−トランジス
   タ論理回路。
9. 【請求項９】 各トランジスタをNPN トランジスタと
   し、入力信号が第１しきい値電圧に上昇した際に第２ト
   ランジスタがターン・オンするようにした実用新案登録
   請求の範囲第１〜８項のいずれか一項に記載のトランジ
   スタ−トランジスタ論理回路において、入力信号が第２
   しきい値電圧に降下した際に第２トランジスタがターン
   ・オフするようにしたことを特徴とするトランジスタ−
   トランジスタ論理回路。
10. 【請求項１０】 実用新案登録請求の範囲第１項に記載
    のトランジスタ−トランジスタ論理回路において、第２
    トランジスタのコレクタが入力信号とは反対の論理信号
    を発生するようにしたことを特徴とするトランジスタ−
    トランジスタ論理回路。
11. 【請求項１１】 実用新案登録請求の範囲第１項に記載
    のトランジスタ−トランジスタ論理回路において、第１
    トランジスタが少なくとも１つの追加のエミッタを有
    し、その各エミッタに対応する入力信号が供給されるよ
    うにしたことを特徴とするトランジスタ−トランジスタ
    論理回路。