JP2995898B2 - Ｅｃｌ出力回路 - Google Patents
Ｅｃｌ出力回路Info
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- JP2995898B2 JP2995898B2 JP3102944A JP10294491A JP2995898B2 JP 2995898 B2 JP2995898 B2 JP 2995898B2 JP 3102944 A JP3102944 A JP 3102944A JP 10294491 A JP10294491 A JP 10294491A JP 2995898 B2 JP2995898 B2 JP 2995898B2
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- Japan
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- transistor
- input
- voltage
- output
- emitter
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-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/02—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components
- H03K19/08—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices
- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
- H03K19/086—Emitter coupled logic
-
- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
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- Engineering & Computer Science (AREA)
- Physics & Mathematics (AREA)
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- General Engineering & Computer Science (AREA)
- Mathematical Physics (AREA)
- Power Engineering (AREA)
- Logic Circuits (AREA)
Description
【０００１】
【産業上の利用分野】本発明はＥＣＬ出力回路に関す
る。
る。
【０００２】
【従来の技術】従来のＥＣＬ出力回路は、図３に示すよ
うに、トランジスタＱ１，Ｑ２で構成されるカレントス
イッチ回路１と、この出力信号Ｓ２を入力する出力トラ
ンジスタＱ３よりなるエミッタフォロア回路２で構成さ
れている。（例えばＬＳＩハンドブック Ｐ４６４ 図
１・２６）。
うに、トランジスタＱ１，Ｑ２で構成されるカレントス
イッチ回路１と、この出力信号Ｓ２を入力する出力トラ
ンジスタＱ３よりなるエミッタフォロア回路２で構成さ
れている。（例えばＬＳＩハンドブック Ｐ４６４ 図
１・２６）。
【０００３】通常ＥＣＬインターフェースでは出力端子
にプルダウン抵抗を接続して使用し、一般に５０Ωの抵
抗を−２Ｖの電位に終端して使用される。又、エミッタ
フォロア回路２はワイヤードオア（ＷＩＲＥＤ−ＯＲ）
が容易に実現できることも特徴である。
にプルダウン抵抗を接続して使用し、一般に５０Ωの抵
抗を−２Ｖの電位に終端して使用される。又、エミッタ
フォロア回路２はワイヤードオア（ＷＩＲＥＤ−ＯＲ）
が容易に実現できることも特徴である。
【０００４】
【発明が解決しようとする課題】この従来のＥＣＬ回路
の出力回路は、ワイヤードオアしたり、同一バスに複数
使用する場合に出力電圧の低電圧レベルが上昇してファ
ンアウトなどの動作マージンが減少する。一方それを避
けるために図２の破線に示すように予め通常の高電圧レ
ベル（−０．８Ｖ）と低電圧レベル（−１．６Ｖ）のう
ち低電圧レベルＶＯＬＤを低く−１．９Ｖ程度に設定す
ると、電圧レベル差が増大したためにスイッチング時間
がｔｄだけ遅れるという問題点があった。
の出力回路は、ワイヤードオアしたり、同一バスに複数
使用する場合に出力電圧の低電圧レベルが上昇してファ
ンアウトなどの動作マージンが減少する。一方それを避
けるために図２の破線に示すように予め通常の高電圧レ
ベル（−０．８Ｖ）と低電圧レベル（−１．６Ｖ）のう
ち低電圧レベルＶＯＬＤを低く−１．９Ｖ程度に設定す
ると、電圧レベル差が増大したためにスイッチング時間
がｔｄだけ遅れるという問題点があった。
【０００５】本発明の目的は、動作マージンが広くかつ
スイッチング時間の速いＥＣＬ回路の出力回路を提供す
ることにある。
スイッチング時間の速いＥＣＬ回路の出力回路を提供す
ることにある。
【０００６】
【課題を解決するための手段】本発明の出力回路は、差
動入力トランジスタのベースに入力電圧を入力し差動出
力トランジスタのベースに第１の基準電圧を入力し第１
の共通エミッタを第１の定電流源に接続する第１のカレ
ントスイッチ回路と、ベースが前記差動出力トランジス
タのコレクタに接続しエミッタが出力端子に接続するエ
ミッタフォロアトランジタを有するエミッタフォロア回
路と、ベースが前記出力端子に接続しコレクタが前記第
１の共通エミッタに接続し第２の共通エミッタが第２の
定電流源に接続する帰還トランジスタとベースが第２の
基準電圧を入力しエミッタが前記第２の共通エミッタに
接続する基準トランジスタとベースが入力電圧を入力し
コレクタが前記基準トランジスタのコレクタに接続しエ
ミッタが前記第２の共通エミッタに接続する入力トラン
ジスタとを有する出力レベル検出・負帰還回路とを含ん
で構成されている。
動入力トランジスタのベースに入力電圧を入力し差動出
力トランジスタのベースに第１の基準電圧を入力し第１
の共通エミッタを第１の定電流源に接続する第１のカレ
ントスイッチ回路と、ベースが前記差動出力トランジス
タのコレクタに接続しエミッタが出力端子に接続するエ
ミッタフォロアトランジタを有するエミッタフォロア回
路と、ベースが前記出力端子に接続しコレクタが前記第
１の共通エミッタに接続し第２の共通エミッタが第２の
定電流源に接続する帰還トランジスタとベースが第２の
基準電圧を入力しエミッタが前記第２の共通エミッタに
接続する基準トランジスタとベースが入力電圧を入力し
コレクタが前記基準トランジスタのコレクタに接続しエ
ミッタが前記第２の共通エミッタに接続する入力トラン
ジスタとを有する出力レベル検出・負帰還回路とを含ん
で構成されている。
【０００７】
【実施例】次に本発明について図面を参照して説明す
る。図１は本発明の一実施例の回路図である。図３に示
した従来例と同じくカレントスイッチ回路１の差動入力
トランジスタＱ１のベースには入力電圧Ｖｉが、また差
動出力トランジスタＱ２のベースは第１の基準電圧ＶＲ
Ｉが与えられ、エミッタフォロア回路２のエミッタフォ
ロアトランジスタＱ３のベースは差動出力トランジスタ
Ｑ２のコレクタに接続しエミッタが出力端子ＴＯに接続
して出力電圧ＶＯを出力している。さらに出力レベル検
出・負帰還回路３とし、差動入力型のトラジスタＱ４，
Ｑ６と共通エミッタに定電流Ｉ２を流すカレントスイッ
チの基準トランジスタＱ６のベースに出力電圧ＶＯの低
電圧レベルＶＯＬを規定する第２の基準電圧ＶＲ２を与
え、出力電圧のレベル検出をしている。また基準トラン
ジスタＱ６と並列の入力トランジスタＱ５のベースには
入力電圧Ｖｉを入力している。
る。図１は本発明の一実施例の回路図である。図３に示
した従来例と同じくカレントスイッチ回路１の差動入力
トランジスタＱ１のベースには入力電圧Ｖｉが、また差
動出力トランジスタＱ２のベースは第１の基準電圧ＶＲ
Ｉが与えられ、エミッタフォロア回路２のエミッタフォ
ロアトランジスタＱ３のベースは差動出力トランジスタ
Ｑ２のコレクタに接続しエミッタが出力端子ＴＯに接続
して出力電圧ＶＯを出力している。さらに出力レベル検
出・負帰還回路３とし、差動入力型のトラジスタＱ４，
Ｑ６と共通エミッタに定電流Ｉ２を流すカレントスイッ
チの基準トランジスタＱ６のベースに出力電圧ＶＯの低
電圧レベルＶＯＬを規定する第２の基準電圧ＶＲ２を与
え、出力電圧のレベル検出をしている。また基準トラン
ジスタＱ６と並列の入力トランジスタＱ５のベースには
入力電圧Ｖｉを入力している。
【０００８】次に回路の動作を説明する。予めスイッチ
ング速度を遅らさないように出力電圧ＶＯの低電圧レベ
ルＶＯＬを高めの−１．７Ｖに設定しておくとする。入
力電圧Ｖｉが低レベルであり従って出力電圧ＶＯも低レ
ベルＶＯＬの期間は差動出力トランジスタＱ２がオンし
エミッタフォロアトランジスタＱ３のベース電圧は電源
電圧ＶＣよりも（Ｒ２×Ｉ１）の電圧降下分だけ低くな
る。
ング速度を遅らさないように出力電圧ＶＯの低電圧レベ
ルＶＯＬを高めの−１．７Ｖに設定しておくとする。入
力電圧Ｖｉが低レベルであり従って出力電圧ＶＯも低レ
ベルＶＯＬの期間は差動出力トランジスタＱ２がオンし
エミッタフォロアトランジスタＱ３のベース電圧は電源
電圧ＶＣよりも（Ｒ２×Ｉ１）の電圧降下分だけ低くな
る。
【０００９】この時出力電圧ＶＯの低レベルＶＯＬが第
２の基準電圧ＶＲ２の−１．６Ｖに比べて低い−１．７
Ｖであると基準トランジスタＱ６がオンし、帰還トラン
ジスタＱ４はオフしているのでカレントスイッチ回路１
には負帰還がなく、出力電圧の低電圧レベルＶＯＬは変
化せず、−１．７Ｖのままで逆に２点鎖線に示す低電圧
レベルＶＯＬＵが第２の基準電圧ＶＲ２の−１．６Ｖよ
りも高い場合、すなわち出力低電圧のＶＯＬが上昇して
いる場合には帰還トランジスタＱ４がオンして定電流Ｉ
２が差動出力トランジスタＱ２のエミッタ電流に加わり
（Ｉ１＋Ｉ２）となり、エミッタフォロアトランジスタ
Ｑ３のベース電圧は、電流電圧ＶＣよりも（Ｉ１＋Ｉ
２）Ｒ２の電圧降下だけ低くなるので負帰還回路３のな
い場合よりも（Ｉ２・Ｒ２）だけさらに低くなる。
２の基準電圧ＶＲ２の−１．６Ｖに比べて低い−１．７
Ｖであると基準トランジスタＱ６がオンし、帰還トラン
ジスタＱ４はオフしているのでカレントスイッチ回路１
には負帰還がなく、出力電圧の低電圧レベルＶＯＬは変
化せず、−１．７Ｖのままで逆に２点鎖線に示す低電圧
レベルＶＯＬＵが第２の基準電圧ＶＲ２の−１．６Ｖよ
りも高い場合、すなわち出力低電圧のＶＯＬが上昇して
いる場合には帰還トランジスタＱ４がオンして定電流Ｉ
２が差動出力トランジスタＱ２のエミッタ電流に加わり
（Ｉ１＋Ｉ２）となり、エミッタフォロアトランジスタ
Ｑ３のベース電圧は、電流電圧ＶＣよりも（Ｉ１＋Ｉ
２）Ｒ２の電圧降下だけ低くなるので負帰還回路３のな
い場合よりも（Ｉ２・Ｒ２）だけさらに低くなる。
【００１０】通常、２つの出力電圧をワイヤードオア
（ＷＩＲＥＤ−ＯＲ）すると出力電圧の低レベルＶＯＬ
は２０ｍＶ程度上昇するが、カレントスイッチ回路１の
負荷抵抗Ｒ２が２５０Ωとし第２の定電流Ｉ２として１
００μＡ程度流せば（Ｒ２・Ｉ２）として２５ｍＶ低く
下げることができるので、低電圧レベルが第２の基準電
圧の−１．６Ｖ以上にさせず、動作マージンが浅くなら
ない。
（ＷＩＲＥＤ−ＯＲ）すると出力電圧の低レベルＶＯＬ
は２０ｍＶ程度上昇するが、カレントスイッチ回路１の
負荷抵抗Ｒ２が２５０Ωとし第２の定電流Ｉ２として１
００μＡ程度流せば（Ｒ２・Ｉ２）として２５ｍＶ低く
下げることができるので、低電圧レベルが第２の基準電
圧の−１．６Ｖ以上にさせず、動作マージンが浅くなら
ない。
【００１１】入力電圧Ｖｉが高レベルで従って出力電圧
ＶＯが高レベルＶＯＨになる場合は、出力レベル検出・
負帰還回路３は動作しない様にしないと高電圧レベルＶ
ＯＨを下げるという不具合が生じるので、入力トランジ
スタＱ５のベースに入力電圧Ｖｉを入力しておき、高レ
ベル時は入力トランジスタＱ５が常にオンしておくよう
にする。この場合に入力電圧Ｖｉと出力電圧ＶＯのレベ
ルの関係は、高電圧レベルＶＯＨ時はＶｉ＞ＶＯで、低
電圧レベルＶＯＬ字でＶｉ＜ＶＯである必要がある。し
かしそうするとこの実施例の入力電圧Ｖｉの振幅が大き
くなり、スイッチング速度的には不利になる可能性があ
る。
ＶＯが高レベルＶＯＨになる場合は、出力レベル検出・
負帰還回路３は動作しない様にしないと高電圧レベルＶ
ＯＨを下げるという不具合が生じるので、入力トランジ
スタＱ５のベースに入力電圧Ｖｉを入力しておき、高レ
ベル時は入力トランジスタＱ５が常にオンしておくよう
にする。この場合に入力電圧Ｖｉと出力電圧ＶＯのレベ
ルの関係は、高電圧レベルＶＯＨ時はＶｉ＞ＶＯで、低
電圧レベルＶＯＬ字でＶｉ＜ＶＯである必要がある。し
かしそうするとこの実施例の入力電圧Ｖｉの振幅が大き
くなり、スイッチング速度的には不利になる可能性があ
る。
【００１２】そこで他の実施例として入力トランジスタ
Ｑ５のベースと入力端子Ｔｉとの間のベース節点Ｇにレ
ベル変換回路を挿入して入力電圧Ｖｉの高電圧レベルと
低電圧レベルを増幅すると、入力電圧Ｖｉの振幅が出力
電圧ＶＯと同じであっても前述の条件と同じ効果が得ら
れるとともに、入力振幅増大による伝搬遅延の遅れも防
ぐことができる。
Ｑ５のベースと入力端子Ｔｉとの間のベース節点Ｇにレ
ベル変換回路を挿入して入力電圧Ｖｉの高電圧レベルと
低電圧レベルを増幅すると、入力電圧Ｖｉの振幅が出力
電圧ＶＯと同じであっても前述の条件と同じ効果が得ら
れるとともに、入力振幅増大による伝搬遅延の遅れも防
ぐことができる。
【００１３】
【発明の効果】以上説明したように本発明は、出力回路
に出力レベル検出・負帰還回路を備えたので、出力電圧
の低電圧レベルが上って動作マージンが減少せず、かつ
スイッチング速度も早い。
に出力レベル検出・負帰還回路を備えたので、出力電圧
の低電圧レベルが上って動作マージンが減少せず、かつ
スイッチング速度も早い。
【図１】本発明の一実施例の回路図である。
【図２】本発明の図１および図３の回路の動作を説明す
るための波形図である。
るための波形図である。
【図３】従来のＥＣＬ出力回路の一例の回路図である。
１ カレントスイッチ回路 ２ エミッタフォロア回路 ３ 出力レベル検出・負帰還回路 Ｉ１，Ｉ２ 定電流 Ｑ１ 差動入力トランジスタ Ｑ２ 差動出力トランジスタ Ｑ３ エミッタフォロアトランジスタ Ｑ４ 帰還トランジスタ Ｑ５ 入力トランジスタ Ｑ６ 基準トランジスタ Ｇ ベース節点 Ｔｉ 入力端子 ＴＯ 出力端子 ＶＣ 電源電圧 Ｖｉ 入力電圧 ＶＯ 出力電圧 ＶＲ１ 第１の基準電圧 ＶＲ２ 第２の基準電圧
Claims (2)
- 【請求項１】 差動入力トランジスタのベースに入力電
圧を入力し差動出力トランジスタのベースに第１の基準
電圧を入力し第１の共通エミッタを第１の定電流源に接
続する第１のカレントスイッチ回路と、ベースが前記差
動出力トランジスタのコレクタに接続しエミッタが出力
端子に接続するエミッタフォロアトランジタを有するエ
ミッタフォロア回路と、ベースが前記出力端子に接続し
コレクタが前記第１の共通エミッタに接続し第２の共通
エミッタが第２の定電流源に接続する帰還トランジスタ
とベースが第２の基準電圧を入力しエミッタが前記第２
の共通エミッタに接続する基準トランジスタとベースが
入力電圧を入力しコレクタが前記基準トランジスタのコ
レクタに接続しエミッタが前記第２の共通エミッタに接
続する入力トランジスタとを有する出力レベル検出・負
帰還回路とを含むことを特徴とするＥＣＬ出力回路。 - 【請求項２】 入力端が前記入力電圧を入力し出力端が
前記入力トランジスタのベースに増幅電圧を供給するレ
ベル変換回路を有することを特徴とする請求項１記載の
ＥＣＬ出力回路。
Priority Applications (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102944A JP2995898B2 (ja) | 1991-05-09 | 1991-05-09 | Ｅｃｌ出力回路 |
| US07/880,835 US5233239A (en) | 1991-05-09 | 1992-05-11 | ECL circuit with feedback circuitry for increased speed |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3102944A JP2995898B2 (ja) | 1991-05-09 | 1991-05-09 | Ｅｃｌ出力回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH04334120A JPH04334120A (ja) | 1992-11-20 |
| JP2995898B2 true JP2995898B2 (ja) | 1999-12-27 |
Family
ID=14340939
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3102944A Expired - Lifetime JP2995898B2 (ja) | 1991-05-09 | 1991-05-09 | Ｅｃｌ出力回路 |
Country Status (2)
| Country | Link |
|---|---|
| US (1) | US5233239A (ja) |
| JP (1) | JP2995898B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5324997A (en) * | 1993-02-23 | 1994-06-28 | The United States Of America As Represented By The Secretary Of The Air Force | Delayed negative feedback circuit |
| US8133401B2 (en) * | 2005-04-14 | 2012-03-13 | Rdp Company | Method and apparatus for treating lime slurry for grit removal |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5553924A (en) * | 1978-10-17 | 1980-04-19 | Hitachi Ltd | Semiconductor logic circuit |
| DE3147547C2 (de) * | 1981-12-01 | 1985-11-28 | Siemens AG, 1000 Berlin und 8000 München | Durch einen Übernahmetakt gesteuertes Flipflop in Stromumschaltetechnik |
| US4818896A (en) * | 1987-08-28 | 1989-04-04 | Hewlett-Packard Company | Optical transmitter driver with current peaking |
-
1991
- 1991-05-09 JP JP3102944A patent/JP2995898B2/ja not_active Expired - Lifetime
-
1992
- 1992-05-11 US US07/880,835 patent/US5233239A/en not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH04334120A (ja) | 1992-11-20 |
| US5233239A (en) | 1993-08-03 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 19990928 |