KR950002089B1 - 전자회로 장치 및 그것을 갖는 아나로그 대 디지탈 변환기 - Google Patents

전자회로 장치 및 그것을 갖는 아나로그 대 디지탈 변환기 Download PDF

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KR950002089B1
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반 데르 벤 마르티엔
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엔.브이.필립스 글로아이람펜파브리켄
이반 밀러 레르너
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Abstract

내용없음.

Description

전자회로 장치 및 그것을 갖는 아나로그 대 디지탈 변환기
제1도는 종래 기술의 전자회로 장치
제2도는 본 발명에 따른 전자회로 장치.
* 도면의 주요부분에 대한 부호의 설명
3 : 선택 논리회로 장치 T1 내지 T7 : 트랜지스터
D1 내지 D3 : 데이타 라인 L1 내지 L3 : 출력 회로
본 발명은 전자회로에 관한 것으로, 그 전자회로에서 선택 수단은 입력 신호 제어하에서
Figure kpo00001
에미터를 각기 갖는 2n멀티-에미터 트랜지스터 그룹중 하나의 트랜지스터를 선택하여 도통되고, 선택된 에미터는
Figure kpo00002
데이타라인에 연결되고, 그 데이타 라인은 한편으로는 전류원에 연결되고 다른 한편으로는 출력 회로의 출력에서 주어진 입력 신호에 관계하는 2진 출력 신호를 발생시키는 출력 신호에 각기 연결된다.
상기 신호 장치는 GB, PS 제 1,547,918호에서 공지되고, 거기에서 완전히 병렬로 동작하는 아나로그 대 디지탈 변환기가 설명된다. 상기 A/D변환기에서 데이타 라인의 데이타는 출력 회로에 의해 기준 전압과 비교하여 데치타 라인이 고 논리 또는 저 논리 신호를 반송할지를 확정한다. 상기 회로 장치가 적은 논리 스트로크(stroke)(고 논리 및 저 신호간의 전압차)를 보통 가지며 구 결과로써 저 간섭 마진을 갖는다. 논리 스트로크를 증가시키는 것은 불가능한데 왜냐하면 적은 전압 범위만이 상기 형태의 회로 장치에서 종종 사용된 양극성(bipolar)의 매우 빠른 동작 논리에서 유용하다.
본 발명의 목적은 간섭 감도가 감소되고 데이타 라인의 논리 레벨을 검출하기 위한 기준 전압 사용이 불필요(superfluous)하게 되는, 전자회로 장치를 제공하는 것이다.
본 발명에 따른 전자회로 장치는 데이타 라인이
Figure kpo00003
쌍이 구비되며, 데이타 라인의 각 쌍이 상보(complementary) 논리 신호를 항상 반송하는 방법으로 데이타 라인의
Figure kpo00004
쌍이 멀티-에미터 트랜지스터에 연결되는 것을 특징으로 한다.
본 발명은 도면에 도시된 예를 참고로 더욱 상세하게 설명될 것이다.
제1도는 종래기술의 아나로그 대 디지탈 변환기 회로 장치를 도시한다.
제1도는 입력(5)에 인가되는 입력 신호에 관하여 7개의 트렌지스터(T1 내지 T7)중 어느 것도 선택되지 않거나 그중 하나만이 선택되는 선택 논리회로 장치를 도시한다. 상기 목적을 위해, 트랜지스터(T1 내지 T7)의 베이스가 출력(U1 내지 U7)에 접속된다. 트랜지스터(T1 내지 T7)의 콜렉터는 공급전압(VCC)에 공통으로 접속된다. 트랜지스터(T1 내지 T7)의 에미터는 한쪽이 전류원(I1 내지 I3)에 다른 한쪽이 출력회로(L1 내지 L3)에 접속되는 데이타 라인(D1 내지 D3)에 선택적으로 접속된다. 전류원(I1 내지 I3)은 또한 VCC보다 낮은 전위를 갖는 제2공급원(VDD)에 접속된다. 출력 회로(L1 내지 L3)는 기준전압 발생기(VR)에 의해 발생되어 인가되는 기준 전압을 또다른 입력으로 구비된다.
만약 입력(5)에 인가된 입력 전압이 제1임계치를 초과한다면, 트랜지스터(T1)는 도통된다. 제2, 제3…제7임계치 전압이 각 입력전압에 의해 초과될 때 제2트랜지스터(T2), 제3트랜지스터(T3)…제7트랜지스터(T7) 각각은 도통된다. 7개의 전도성 트랜지스터(T1 내지 T7)중 하나의 트랜지스터는 하나 이상의 라인(D1, D2, D3)을 활성화한다. 그런 활성화로 인해서, 트랜지스터(T1 내지 T7)는 데이타 라인 (D1 내지 D3)상에 이진 코드(001 내지 111)를 발생시키며, 상기 이진 코드는 출력 회로(L1 내지 L3)로 복제된다. 복제후 출력 회로(L1, L2, L3)는 데이타 라인(D1 내지 D3)상의 데이타를 보유하고 그 데이타를 출력 회로의 출력(01, 02, 03)에 발생시키는 래치회로이다. 고 논리 및 저 논리 신호간의 데이타 라인(D1 내지 D3)상에서 전압단계는 사용된 이전 트렌지스터 기술에서 오히려 낮으며, 전압원(VR)에 의해 발생되는 인가된 기준전압이 고 논리 및 저 논리 레벨간의 중간쯤이 되어야 하는 것이다. 상기 결과는 공지된 회로장치는 간섭에 의해 나쁜 영향을 많이 받는다.
제2도는 제1도에 대응하는 소자가 대응하는 도면번호로 언급되는 본 발명에 따른 회로장치를 도시한다. 데이타 라인
Figure kpo00005
의 제2그룹은 데이타 라인(D1, D2 및 D3) 그룹에 가산되고, 거기에서 데이타 라인의 제1그룹 및 데이타 라인의 제2그룹이 항상 상호논리 신호를 반송한다. 트랜지스터(T1 내지 T7)의 에미터는 제1도와 동일한 방법으로 데이타 라인(D1 내지 D3)에 접속된다. 제1도에서 데이타 라인에 접속되지 않는 트랜지스터(T1 내지 T7)의 에미터는 지급 데이타 라인
Figure kpo00006
의 제2그룹에 접속된다. 트랜지스터(T1)의 제1에미터는 데이타 라인(D1)에 접속되며 제2 및 제3에미터는 각각 제2그룹으로부터의 제2데이타 라인
Figure kpo00007
과 제3데이타 라인
Figure kpo00008
에 접속된다. 제1 및 제2그룹으로부터의 각 데이타 라인은 전류원(I11, I12, I21…I32)을 통해 제2공급원 포인트(VDD)에 접속된다. 다른 쪽에서 데이타 라인
Figure kpo00009
Figure kpo00010
은 각 출력 회로(L21, L22, L23)에 접속된다. 예를 들어, 출력 회로(L21)는 출력라인(D1)과 출력라인(
Figure kpo00011
)상에 논리 신호를 수신한다. 상기 신호가 상보형이기 때문에, 출력 회로는 제1도의 출력 회로(L1)의 입력에서 전압차보다 2배인 입력에서 고 논리 및 저 논리 레벨간에 전압차를 수신한다. 그 결과, 출력 회로(L21)는 입력에서 2배로 큰 전압단계를 가지므로 간섭에 의한 영향을 덜 받는다. 동일한 상황이 출력 회로(L22, L23)에서 나타난다. 출력 회로(L21 내지 L23)는 데이타 라인의 논리신호를 수신한 후 논리신호를 저장하고 각 출력(01, 02, 03)으로 전송하는 양호한 래치 회로이다.

Claims (3)

  1. 입력 및 2n-1 트랜지스터의 베이스에 각기 연결되는 2n-1 선택 논리회로 출력을 갖는 선택 논리회로 수단과, n에미터를 각기 갖는 2n-1 멀티 에미터 바이폴라 트랜지스터 그룹과, n쌍의 데이타 그룹과, 각 데이타 라인에 연결된 전류원과, 각 데이타 라인 쌍에 연결된 출력 회로를 구비하는 전자회로 장치에 있어서, 각 데이타 라인 쌍이 회로 동작동안 상보(comple mentary) 논리 신호를 반송하는 방식으로 각 트랜지스터의 상기 n에미터는 상기 n쌍의 데이타 라인에 연결되는 것을 특징으로 하는 전자회로 장치.
  2. 제1항에 있어서, 각각의 상기 트랜지스터의 n에미터는 각각의 상기 쌍의 데이타 라인으로부터의 하나인 n개의 다른 데이타 라인에 연결되는 것을 특징으로 하는 전자회로 장치.
  3. 입력 및 2n-1 트랜지스터의 베이스에 각기 연결되는 2n-1 선택 논리회로 출력을 갖는 선택 논리회로 수단과, n에미터를 각기 갖는 2n-1 멀티 에미터 바이폴라 트랜지스터 그룹과, n쌍의 데이타 그룹과, 각 데이타 라인에 연결된 전류원과, 각 데이타 라인 쌍에 연결된 출력 회로를 구비하는 전자회로 장치를 갖는 아나로그 대 디지탈 변환기에 있어서, 각 데이타 라인 쌍이 회로 동작 동안 상보(comple mentary) 논리 신호를 반송하는 방식으로 각 트랜지스터의 상기 n에미터는 상기 n쌍의 데이타 라인에 연결되는 것을 특징으로 하는 전자회로 장치를 갖는 아나로그 대 디지탈 변환기.
KR1019870009903A 1986-09-11 1987-09-08 전자회로 장치 및 그것을 갖는 아나로그 대 디지탈 변환기 KR950002089B1 (ko)

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EP0259932B1 (en) 1993-07-14
JP2641215B2 (ja) 1997-08-13
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