JPS6374216A - 相補信号をキャリーするデータラインを有する電子回路 - Google Patents
相補信号をキャリーするデータラインを有する電子回路Info
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- JPS6374216A JPS6374216A JP62225425A JP22542587A JPS6374216A JP S6374216 A JPS6374216 A JP S6374216A JP 62225425 A JP62225425 A JP 62225425A JP 22542587 A JP22542587 A JP 22542587A JP S6374216 A JPS6374216 A JP S6374216A
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は選択手段によって各々がn個のエミッタを有す
る1群の2″マルチエミツタトランジスタから入力信号
の制御により1個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをn個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の入力信号に属する
2進出力信号を発生する出力回路に接続するようにした
電子回路配置に関するものである。
る1群の2″マルチエミツタトランジスタから入力信号
の制御により1個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをn個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の入力信号に属する
2進出力信号を発生する出力回路に接続するようにした
電子回路配置に関するものである。
この種電子回路配置は、英国特許第1547918号明
細書から既知である。この英国特許明細書ではアナログ
−ディジタル変換器を完全に並列に作動させるようにし
ている。このアナログ−ディジタル変換器ではデータラ
インのデータを出力回路により基準電圧と比較してデー
タラインが高論理レベル信号又は低論理レベル信号をキ
ャリーするようにしている。通常かかる回路配置の論理
ストロークは(高論理レベル及び低論理レベル間の電圧
差)は小さく、その結果妨害余裕も低くなる。通常論理
ストロークを増大させることはできない。
細書から既知である。この英国特許明細書ではアナログ
−ディジタル変換器を完全に並列に作動させるようにし
ている。このアナログ−ディジタル変換器ではデータラ
インのデータを出力回路により基準電圧と比較してデー
タラインが高論理レベル信号又は低論理レベル信号をキ
ャリーするようにしている。通常かかる回路配置の論理
ストロークは(高論理レベル及び低論理レベル間の電圧
差)は小さく、その結果妨害余裕も低くなる。通常論理
ストロークを増大させることはできない。
その理由はこの種の回路配置にしばしば用いられる極め
て迅速な動作論理のバイポーラ素子においては僅かな電
圧範囲のみが有効であるからである。
て迅速な動作論理のバイポーラ素子においては僅かな電
圧範囲のみが有効であるからである。
本発明の目的は、妨害感度を減少し、且つデータライン
の論理レベルを検出する基準電圧を用いる必要のない電
子回路配置を提供せんとするにある。
の論理レベルを検出する基準電圧を用いる必要のない電
子回路配置を提供せんとするにある。
本発明は選択手段によって各々がn個のエミッタを有す
る1群の2″マルチエミツタトランジスタから入力信号
の制御により1個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをn個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の人力信号に属する
2進出力信号を発生する出力回路に接続するようにした
電子回路配置において、n対のデータラインを設け、こ
れらn対のデータラインを前記マルチエミッタ特許に接
続して多対のデータラインによって相補論理信号を常に
キャリーするようにしたことを特徴とする。
る1群の2″マルチエミツタトランジスタから入力信号
の制御により1個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをn個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の人力信号に属する
2進出力信号を発生する出力回路に接続するようにした
電子回路配置において、n対のデータラインを設け、こ
れらn対のデータラインを前記マルチエミッタ特許に接
続して多対のデータラインによって相補論理信号を常に
キャリーするようにしたことを特徴とする。
図面につき本発明を説明する。
第1図は従来のアナログ−ディジタル変換回路の選択論
理回路配置3を示し、これにより、入力端子5に供給さ
れる入力信号と相俟って7個のトランジスタT1〜T7
のうちの1個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタT1〜T70ベ
ースを選択論理回路配置3の出力端子U1〜U7に接続
する。
理回路配置3を示し、これにより、入力端子5に供給さ
れる入力信号と相俟って7個のトランジスタT1〜T7
のうちの1個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタT1〜T70ベ
ースを選択論理回路配置3の出力端子U1〜U7に接続
する。
又、トランジスタT1〜T7のコレクタを共通接続して
供給電圧端子vCCに接続する。更に、トランジスタT
1〜T’7のエミッタをデータラインD1〜D3に選択
的に接続し、これらデータラインD1〜D3は電流源l
l−13に接続すると共に出力回路Ll−L3に接続す
る。又電流源11〜T3は、前記供給電圧VCCよりも
低い電圧を有する第2供給電圧端子VDDに接続する。
供給電圧端子vCCに接続する。更に、トランジスタT
1〜T’7のエミッタをデータラインD1〜D3に選択
的に接続し、これらデータラインD1〜D3は電流源l
l−13に接続すると共に出力回路Ll−L3に接続す
る。又電流源11〜T3は、前記供給電圧VCCよりも
低い電圧を有する第2供給電圧端子VDDに接続する。
出力回路L1〜L3の各々には他の入力端子を設け、こ
の入力端子に基準電圧発生器VRからの基準電圧を供給
する。
の入力端子に基準電圧発生器VRからの基準電圧を供給
する。
入力端子5に供給される入力端子が第1のスレシホルド
値以上になると、トランジスタT1が導通し始める。入
力電圧が第2.第3・・・第7のスレシホルド電圧以上
になると、第2トランジスタT2、第3トランジスタT
3・・・第7トランジスタT7が夫々順次導通し始める
。7個の導通状態となったトランジスタT1〜T7のう
ちの1個のトランジスタによって1個以上のデータライ
ンDi、D2.D3を作動可能状態とする。この作動可
能状態は、トランジスタT1〜T7によってデータライ
ンD1〜D3に2進符号001〜111を供給し、この
2進符号を出力回路配ffL1〜L3でコピーするよう
にして実施する。これら出力配置L1、L2.L3はコ
ピー後でもD1〜D3のデータを保持すると共にこれら
を出力端子01.02及び03に供給する。これらデー
タラインD1〜D3の高論理信号及び低論理信号間の電
圧ステップは、基準電圧発生器VRから発生すべき供給
基準電圧を高論理レベル及び低論理レベルの中間レベル
とするようにした2進トランジスタ技術においては低い
値である。これがため既知の回路配置の妨害感度は高く
なる。
値以上になると、トランジスタT1が導通し始める。入
力電圧が第2.第3・・・第7のスレシホルド電圧以上
になると、第2トランジスタT2、第3トランジスタT
3・・・第7トランジスタT7が夫々順次導通し始める
。7個の導通状態となったトランジスタT1〜T7のう
ちの1個のトランジスタによって1個以上のデータライ
ンDi、D2.D3を作動可能状態とする。この作動可
能状態は、トランジスタT1〜T7によってデータライ
ンD1〜D3に2進符号001〜111を供給し、この
2進符号を出力回路配ffL1〜L3でコピーするよう
にして実施する。これら出力配置L1、L2.L3はコ
ピー後でもD1〜D3のデータを保持すると共にこれら
を出力端子01.02及び03に供給する。これらデー
タラインD1〜D3の高論理信号及び低論理信号間の電
圧ステップは、基準電圧発生器VRから発生すべき供給
基準電圧を高論理レベル及び低論理レベルの中間レベル
とするようにした2進トランジスタ技術においては低い
値である。これがため既知の回路配置の妨害感度は高く
なる。
第2図は本発明電子回路配置を示し、図中第1図に示す
素子と同一素子には同一符号を付して示す。本発明では
第2群のデータラインDi、D2及びD3をデータライ
ンDi、D2及びD3の群に追加し、これにより第1群
のデータライン及び第2群のデータラインによって常時
相補論理信号をキャリーシ得るようにする。本発明では
トランジスタTI−T7のエミッタを第1図につき説明
したところと同様にデータラインD1〜D3に接続する
。第1図のデータラインに接続されてぃないトランジス
タT1〜T7のエミッタを第2群のデータラインD1〜
D3に接続する。即ちトランジスタT1の第1エミツタ
をデータラインD1に接続し、このトランジスタT1の
第2エミツタ及び第3エミツタを第2群から、第2デー
タラインD2及び第3データラインD3に夫々接続する
。
素子と同一素子には同一符号を付して示す。本発明では
第2群のデータラインDi、D2及びD3をデータライ
ンDi、D2及びD3の群に追加し、これにより第1群
のデータライン及び第2群のデータラインによって常時
相補論理信号をキャリーシ得るようにする。本発明では
トランジスタTI−T7のエミッタを第1図につき説明
したところと同様にデータラインD1〜D3に接続する
。第1図のデータラインに接続されてぃないトランジス
タT1〜T7のエミッタを第2群のデータラインD1〜
D3に接続する。即ちトランジスタT1の第1エミツタ
をデータラインD1に接続し、このトランジスタT1の
第2エミツタ及び第3エミツタを第2群から、第2デー
タラインD2及び第3データラインD3に夫々接続する
。
第1群及び第2群からの各データラインを電流源I11
.112.I21. ・・・I32を経て第2供給電
圧端子VDDに接続する。又、データラインDi、Di
及びD2.D2並びにD3、D3を各出力回路L21.
L22.L23に夫々接続する。例えば、出力回路L2
1は出力ラインD1及び出力ラインD1の信号を受ける
。これら信号は相補対を成すため出力回路はその入力端
子の高論理レベル及び低論理レベル間の電圧差を受け、
この電圧差は第1図の出力回路L1の入力端子の電圧差
の2倍となる。これがため、出力回路L21はその入力
端子の電圧ステップの2倍となり、従って妨害に対する
感度が低くなる。同様の状態が出力回路L22及びL2
3に対しても発生する。
.112.I21. ・・・I32を経て第2供給電
圧端子VDDに接続する。又、データラインDi、Di
及びD2.D2並びにD3、D3を各出力回路L21.
L22.L23に夫々接続する。例えば、出力回路L2
1は出力ラインD1及び出力ラインD1の信号を受ける
。これら信号は相補対を成すため出力回路はその入力端
子の高論理レベル及び低論理レベル間の電圧差を受け、
この電圧差は第1図の出力回路L1の入力端子の電圧差
の2倍となる。これがため、出力回路L21はその入力
端子の電圧ステップの2倍となり、従って妨害に対する
感度が低くなる。同様の状態が出力回路L22及びL2
3に対しても発生する。
これら出力回路L21〜L23はデータライン記憶装置
の論理信号を受けた後これら信号をその出力端子01.
02及び03に供給するラッチ回路とするのが好適であ
る。
の論理信号を受けた後これら信号をその出力端子01.
02及び03に供給するラッチ回路とするのが好適であ
る。
第1図は従来の電子回路配置を示す回路図、第2図は本
発明電子回路配置を示す回路図である。 3・・・選択論理回路配置 5・・・入力端子T1〜T
7・・・トランジスタ U1〜U7・・・出力端子(3) L1〜L3.L21〜L23・・・出力回路D1〜D3
.Di〜D3・・・データライン11〜13.III〜
I32・・・電流源01〜03・・・出力端子(L21
〜L23)VCC・・・供給電圧端子 VDD・・・供給電圧端子
発明電子回路配置を示す回路図である。 3・・・選択論理回路配置 5・・・入力端子T1〜T
7・・・トランジスタ U1〜U7・・・出力端子(3) L1〜L3.L21〜L23・・・出力回路D1〜D3
.Di〜D3・・・データライン11〜13.III〜
I32・・・電流源01〜03・・・出力端子(L21
〜L23)VCC・・・供給電圧端子 VDD・・・供給電圧端子
Claims (1)
- 【特許請求の範囲】 1、選択手段によって各々がn個のエミッタを有する1
群の2^nマルチエミッタトランジスタから入力信号の
制御により1個のトランジスタを選択してこれを導通せ
しめ、これらエミッタのうちの選択したものをn個のデ
ータラインに接続し、これらデータラインの各々を電流
源に接続すると共に出力側に所定の入力信号に属する2
進出力信号を発生する出力回路に接続するようにした電
子回路配置において、n対のデータラインを設け、これ
らn対のデータラインを前記マルチエミッタトランジス
タに接続して各対のデータラインによって相補論理信号
を常にキャリーするようにしたことを特徴とする電子回
路配置。 2、各トランジスタのi番目のエミッタを第1群のn個
のデータラインのi番目のデータラインに接続するか又
は第2群のn個のデータラインのi番目のデータライン
に接続し、これらi番目のデータラインによってn対の
データライン(1≦i≦n)のうちの1対を形成するよ
うにしたことを特徴とする特許請求の範囲第1項に記載
の電子回路配置。 3、特許請求の範囲第1項又は第2項に記載の電子回路
を具えることを特徴とするアナログ−ディジタル変換器
。
Applications Claiming Priority (2)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
NL8602294 | 1986-09-11 | ||
NL8602294A NL8602294A (nl) | 1986-09-11 | 1986-09-11 | Elektronische schakeling met complementair signaalvoerende gegevenslijnen. |
Publications (2)
Publication Number | Publication Date |
---|---|
JPS6374216A true JPS6374216A (ja) | 1988-04-04 |
JP2641215B2 JP2641215B2 (ja) | 1997-08-13 |
Family
ID=19848530
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP62225425A Expired - Lifetime JP2641215B2 (ja) | 1986-09-11 | 1987-09-10 | 相補信号をキャリーするデータラインを有する電子回路 |
Country Status (6)
Country | Link |
---|---|
US (1) | US4812816A (ja) |
EP (1) | EP0259932B1 (ja) |
JP (1) | JP2641215B2 (ja) |
KR (1) | KR950002089B1 (ja) |
DE (1) | DE3786506T2 (ja) |
NL (1) | NL8602294A (ja) |
Families Citing this family (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
GB2029053A (en) * | 1978-08-19 | 1980-03-12 | Felten & Guilleaume Gmbh | Improvements in or Relating to Methods of Detecting and Preventing the Retransmission of Subsequently Altered Store Contents |
JPS5972226A (ja) * | 1976-02-12 | 1984-04-24 | テクトロニツクス・インコ−ポレイテツド | 符号化回路 |
JPS6039927A (ja) * | 1983-08-13 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンデコ−ド回路 |
Family Cites Families (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US4218675A (en) * | 1977-06-17 | 1980-08-19 | Motorola Inc. | Serial-parallel analog-to-digital converter using voltage level shifting of a maximum reference voltage |
-
1986
- 1986-09-11 NL NL8602294A patent/NL8602294A/nl not_active Application Discontinuation
-
1987
- 1987-09-08 US US07/094,224 patent/US4812816A/en not_active Expired - Lifetime
- 1987-09-08 KR KR1019870009903A patent/KR950002089B1/ko not_active IP Right Cessation
- 1987-09-10 EP EP87201714A patent/EP0259932B1/en not_active Expired - Lifetime
- 1987-09-10 JP JP62225425A patent/JP2641215B2/ja not_active Expired - Lifetime
- 1987-09-10 DE DE87201714T patent/DE3786506T2/de not_active Expired - Fee Related
Patent Citations (3)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JPS5972226A (ja) * | 1976-02-12 | 1984-04-24 | テクトロニツクス・インコ−ポレイテツド | 符号化回路 |
GB2029053A (en) * | 1978-08-19 | 1980-03-12 | Felten & Guilleaume Gmbh | Improvements in or Relating to Methods of Detecting and Preventing the Retransmission of Subsequently Altered Store Contents |
JPS6039927A (ja) * | 1983-08-13 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンデコ−ド回路 |
Also Published As
Publication number | Publication date |
---|---|
KR880004646A (ko) | 1988-06-07 |
JP2641215B2 (ja) | 1997-08-13 |
EP0259932A1 (en) | 1988-03-16 |
KR950002089B1 (ko) | 1995-03-10 |
EP0259932B1 (en) | 1993-07-14 |
NL8602294A (nl) | 1988-04-05 |
US4812816A (en) | 1989-03-14 |
DE3786506T2 (de) | 1994-02-10 |
DE3786506D1 (de) | 1993-08-19 |
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