JPS6374216A - 相補信号をキャリーするデータラインを有する電子回路 - Google Patents
相補信号をキャリーするデータラインを有する電子回路Info
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- JPS6374216A JPS6374216A JP62225425A JP22542587A JPS6374216A JP S6374216 A JPS6374216 A JP S6374216A JP 62225425 A JP62225425 A JP 62225425A JP 22542587 A JP22542587 A JP 22542587A JP S6374216 A JPS6374216 A JP S6374216A
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- H03K19/082—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits using specified components using semiconductor devices using bipolar transistors
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-
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は選択手段によって各々がｎ個のエミッタを有す
る１群の２″マルチエミツタトランジスタから入力信号
の制御により１個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをｎ個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の入力信号に属する
２進出力信号を発生する出力回路に接続するようにした
電子回路配置に関するものである。
る１群の２″マルチエミツタトランジスタから入力信号
の制御により１個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをｎ個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の入力信号に属する
２進出力信号を発生する出力回路に接続するようにした
電子回路配置に関するものである。
この種電子回路配置は、英国特許第１５４７９１８号明
細書から既知である。この英国特許明細書ではアナログ
−ディジタル変換器を完全に並列に作動させるようにし
ている。このアナログ−ディジタル変換器ではデータラ
インのデータを出力回路により基準電圧と比較してデー
タラインが高論理レベル信号又は低論理レベル信号をキ
ャリーするようにしている。通常かかる回路配置の論理
ストロークは（高論理レベル及び低論理レベル間の電圧
差）は小さく、その結果妨害余裕も低くなる。通常論理
ストロークを増大させることはできない。
細書から既知である。この英国特許明細書ではアナログ
−ディジタル変換器を完全に並列に作動させるようにし
ている。このアナログ−ディジタル変換器ではデータラ
インのデータを出力回路により基準電圧と比較してデー
タラインが高論理レベル信号又は低論理レベル信号をキ
ャリーするようにしている。通常かかる回路配置の論理
ストロークは（高論理レベル及び低論理レベル間の電圧
差）は小さく、その結果妨害余裕も低くなる。通常論理
ストロークを増大させることはできない。
その理由はこの種の回路配置にしばしば用いられる極め
て迅速な動作論理のバイポーラ素子においては僅かな電
圧範囲のみが有効であるからである。
て迅速な動作論理のバイポーラ素子においては僅かな電
圧範囲のみが有効であるからである。
本発明の目的は、妨害感度を減少し、且つデータライン
の論理レベルを検出する基準電圧を用いる必要のない電
子回路配置を提供せんとするにある。
の論理レベルを検出する基準電圧を用いる必要のない電
子回路配置を提供せんとするにある。
本発明は選択手段によって各々がｎ個のエミッタを有す
る１群の２″マルチエミツタトランジスタから入力信号
の制御により１個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをｎ個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の人力信号に属する
２進出力信号を発生する出力回路に接続するようにした
電子回路配置において、ｎ対のデータラインを設け、こ
れらｎ対のデータラインを前記マルチエミッタ特許に接
続して多対のデータラインによって相補論理信号を常に
キャリーするようにしたことを特徴とする。
る１群の２″マルチエミツタトランジスタから入力信号
の制御により１個のトランジスタを選択してこれを導通
せしめ、これらエミッタのうちの選択したものをｎ個の
データラインに接続し、これらデータラインの各々を電
流源に接続すると共に出力側に所定の人力信号に属する
２進出力信号を発生する出力回路に接続するようにした
電子回路配置において、ｎ対のデータラインを設け、こ
れらｎ対のデータラインを前記マルチエミッタ特許に接
続して多対のデータラインによって相補論理信号を常に
キャリーするようにしたことを特徴とする。
図面につき本発明を説明する。
第１図は従来のアナログ−ディジタル変換回路の選択論
理回路配置３を示し、これにより、入力端子５に供給さ
れる入力信号と相俟って７個のトランジスタＴ１〜Ｔ７
のうちの１個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタＴ１〜Ｔ７０ベ
ースを選択論理回路配置３の出力端子Ｕ１〜Ｕ７に接続
する。
理回路配置３を示し、これにより、入力端子５に供給さ
れる入力信号と相俟って７個のトランジスタＴ１〜Ｔ７
のうちの１個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタＴ１〜Ｔ７０ベ
ースを選択論理回路配置３の出力端子Ｕ１〜Ｕ７に接続
する。
又、トランジスタＴ１〜Ｔ７のコレクタを共通接続して
供給電圧端子ｖＣＣに接続する。更に、トランジスタＴ
１〜Ｔ’７のエミッタをデータラインＤ１〜Ｄ３に選択
的に接続し、これらデータラインＤ１〜Ｄ３は電流源ｌ
ｌ−１３に接続すると共に出力回路Ｌｌ−Ｌ３に接続す
る。又電流源１１〜Ｔ３は、前記供給電圧ＶＣＣよりも
低い電圧を有する第２供給電圧端子ＶＤＤに接続する。
供給電圧端子ｖＣＣに接続する。更に、トランジスタＴ
１〜Ｔ’７のエミッタをデータラインＤ１〜Ｄ３に選択
的に接続し、これらデータラインＤ１〜Ｄ３は電流源ｌ
ｌ−１３に接続すると共に出力回路Ｌｌ−Ｌ３に接続す
る。又電流源１１〜Ｔ３は、前記供給電圧ＶＣＣよりも
低い電圧を有する第２供給電圧端子ＶＤＤに接続する。
出力回路Ｌ１〜Ｌ３の各々には他の入力端子を設け、こ
の入力端子に基準電圧発生器ＶＲからの基準電圧を供給
する。
の入力端子に基準電圧発生器ＶＲからの基準電圧を供給
する。
入力端子５に供給される入力端子が第１のスレシホルド
値以上になると、トランジスタＴ１が導通し始める。入
力電圧が第２．第３・・・第７のスレシホルド電圧以上
になると、第２トランジスタＴ２、第３トランジスタＴ
３・・・第７トランジスタＴ７が夫々順次導通し始める
。７個の導通状態となったトランジスタＴ１〜Ｔ７のう
ちの１個のトランジスタによって１個以上のデータライ
ンＤｉ、Ｄ２．Ｄ３を作動可能状態とする。この作動可
能状態は、トランジスタＴ１〜Ｔ７によってデータライ
ンＤ１〜Ｄ３に２進符号００１〜１１１を供給し、この
２進符号を出力回路配ｆｆＬ１〜Ｌ３でコピーするよう
にして実施する。これら出力配置Ｌ１、Ｌ２．Ｌ３はコ
ピー後でもＤ１〜Ｄ３のデータを保持すると共にこれら
を出力端子０１．０２及び０３に供給する。これらデー
タラインＤ１〜Ｄ３の高論理信号及び低論理信号間の電
圧ステップは、基準電圧発生器ＶＲから発生すべき供給
基準電圧を高論理レベル及び低論理レベルの中間レベル
とするようにした２進トランジスタ技術においては低い
値である。これがため既知の回路配置の妨害感度は高く
なる。
値以上になると、トランジスタＴ１が導通し始める。入
力電圧が第２．第３・・・第７のスレシホルド電圧以上
になると、第２トランジスタＴ２、第３トランジスタＴ
３・・・第７トランジスタＴ７が夫々順次導通し始める
。７個の導通状態となったトランジスタＴ１〜Ｔ７のう
ちの１個のトランジスタによって１個以上のデータライ
ンＤｉ、Ｄ２．Ｄ３を作動可能状態とする。この作動可
能状態は、トランジスタＴ１〜Ｔ７によってデータライ
ンＤ１〜Ｄ３に２進符号００１〜１１１を供給し、この
２進符号を出力回路配ｆｆＬ１〜Ｌ３でコピーするよう
にして実施する。これら出力配置Ｌ１、Ｌ２．Ｌ３はコ
ピー後でもＤ１〜Ｄ３のデータを保持すると共にこれら
を出力端子０１．０２及び０３に供給する。これらデー
タラインＤ１〜Ｄ３の高論理信号及び低論理信号間の電
圧ステップは、基準電圧発生器ＶＲから発生すべき供給
基準電圧を高論理レベル及び低論理レベルの中間レベル
とするようにした２進トランジスタ技術においては低い
値である。これがため既知の回路配置の妨害感度は高く
なる。
第２図は本発明電子回路配置を示し、図中第１図に示す
素子と同一素子には同一符号を付して示す。本発明では
第２群のデータラインＤｉ、Ｄ２及びＤ３をデータライ
ンＤｉ、Ｄ２及びＤ３の群に追加し、これにより第１群
のデータライン及び第２群のデータラインによって常時
相補論理信号をキャリーシ得るようにする。本発明では
トランジスタＴＩ−Ｔ７のエミッタを第１図につき説明
したところと同様にデータラインＤ１〜Ｄ３に接続する
。第１図のデータラインに接続されてぃないトランジス
タＴ１〜Ｔ７のエミッタを第２群のデータラインＤ１〜
Ｄ３に接続する。即ちトランジスタＴ１の第１エミツタ
をデータラインＤ１に接続し、このトランジスタＴ１の
第２エミツタ及び第３エミツタを第２群から、第２デー
タラインＤ２及び第３データラインＤ３に夫々接続する
。
素子と同一素子には同一符号を付して示す。本発明では
第２群のデータラインＤｉ、Ｄ２及びＤ３をデータライ
ンＤｉ、Ｄ２及びＤ３の群に追加し、これにより第１群
のデータライン及び第２群のデータラインによって常時
相補論理信号をキャリーシ得るようにする。本発明では
トランジスタＴＩ−Ｔ７のエミッタを第１図につき説明
したところと同様にデータラインＤ１〜Ｄ３に接続する
。第１図のデータラインに接続されてぃないトランジス
タＴ１〜Ｔ７のエミッタを第２群のデータラインＤ１〜
Ｄ３に接続する。即ちトランジスタＴ１の第１エミツタ
をデータラインＤ１に接続し、このトランジスタＴ１の
第２エミツタ及び第３エミツタを第２群から、第２デー
タラインＤ２及び第３データラインＤ３に夫々接続する
。
第１群及び第２群からの各データラインを電流源Ｉ１１
．１１２．Ｉ２１． ・・・Ｉ３２を経て第２供給電
圧端子ＶＤＤに接続する。又、データラインＤｉ、Ｄｉ
及びＤ２．Ｄ２並びにＤ３、Ｄ３を各出力回路Ｌ２１．
Ｌ２２．Ｌ２３に夫々接続する。例えば、出力回路Ｌ２
１は出力ラインＤ１及び出力ラインＤ１の信号を受ける
。これら信号は相補対を成すため出力回路はその入力端
子の高論理レベル及び低論理レベル間の電圧差を受け、
この電圧差は第１図の出力回路Ｌ１の入力端子の電圧差
の２倍となる。これがため、出力回路Ｌ２１はその入力
端子の電圧ステップの２倍となり、従って妨害に対する
感度が低くなる。同様の状態が出力回路Ｌ２２及びＬ２
３に対しても発生する。
．１１２．Ｉ２１． ・・・Ｉ３２を経て第２供給電
圧端子ＶＤＤに接続する。又、データラインＤｉ、Ｄｉ
及びＤ２．Ｄ２並びにＤ３、Ｄ３を各出力回路Ｌ２１．
Ｌ２２．Ｌ２３に夫々接続する。例えば、出力回路Ｌ２
１は出力ラインＤ１及び出力ラインＤ１の信号を受ける
。これら信号は相補対を成すため出力回路はその入力端
子の高論理レベル及び低論理レベル間の電圧差を受け、
この電圧差は第１図の出力回路Ｌ１の入力端子の電圧差
の２倍となる。これがため、出力回路Ｌ２１はその入力
端子の電圧ステップの２倍となり、従って妨害に対する
感度が低くなる。同様の状態が出力回路Ｌ２２及びＬ２
３に対しても発生する。
これら出力回路Ｌ２１〜Ｌ２３はデータライン記憶装置
の論理信号を受けた後これら信号をその出力端子０１．
０２及び０３に供給するラッチ回路とするのが好適であ
る。
の論理信号を受けた後これら信号をその出力端子０１．
０２及び０３に供給するラッチ回路とするのが好適であ
る。
第１図は従来の電子回路配置を示す回路図、第２図は本
発明電子回路配置を示す回路図である。 ３・・・選択論理回路配置 ５・・・入力端子Ｔ１〜Ｔ
７・・・トランジスタ Ｕ１〜Ｕ７・・・出力端子（３） Ｌ１〜Ｌ３．Ｌ２１〜Ｌ２３・・・出力回路Ｄ１〜Ｄ３
．Ｄｉ〜Ｄ３・・・データライン１１〜１３．ＩＩＩ〜
Ｉ３２・・・電流源０１〜０３・・・出力端子（Ｌ２１
〜Ｌ２３）ＶＣＣ・・・供給電圧端子 ＶＤＤ・・・供給電圧端子
発明電子回路配置を示す回路図である。 ３・・・選択論理回路配置 ５・・・入力端子Ｔ１〜Ｔ
７・・・トランジスタ Ｕ１〜Ｕ７・・・出力端子（３） Ｌ１〜Ｌ３．Ｌ２１〜Ｌ２３・・・出力回路Ｄ１〜Ｄ３
．Ｄｉ〜Ｄ３・・・データライン１１〜１３．ＩＩＩ〜
Ｉ３２・・・電流源０１〜０３・・・出力端子（Ｌ２１
〜Ｌ２３）ＶＣＣ・・・供給電圧端子 ＶＤＤ・・・供給電圧端子
Claims (1)
- 【特許請求の範囲】 １、選択手段によって各々がｎ個のエミッタを有する１
群の２＾ｎマルチエミッタトランジスタから入力信号の
制御により１個のトランジスタを選択してこれを導通せ
しめ、これらエミッタのうちの選択したものをｎ個のデ
ータラインに接続し、これらデータラインの各々を電流
源に接続すると共に出力側に所定の入力信号に属する２
進出力信号を発生する出力回路に接続するようにした電
子回路配置において、ｎ対のデータラインを設け、これ
らｎ対のデータラインを前記マルチエミッタトランジス
タに接続して各対のデータラインによって相補論理信号
を常にキャリーするようにしたことを特徴とする電子回
路配置。 ２、各トランジスタのｉ番目のエミッタを第１群のｎ個
のデータラインのｉ番目のデータラインに接続するか又
は第２群のｎ個のデータラインのｉ番目のデータライン
に接続し、これらｉ番目のデータラインによってｎ対の
データライン（１≦ｉ≦ｎ）のうちの１対を形成するよ
うにしたことを特徴とする特許請求の範囲第１項に記載
の電子回路配置。 ３、特許請求の範囲第１項又は第２項に記載の電子回路
を具えることを特徴とするアナログ−ディジタル変換器
。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8602294 | 1986-09-11 | ||
| NL8602294A NL8602294A (nl) | 1986-09-11 | 1986-09-11 | Elektronische schakeling met complementair signaalvoerende gegevenslijnen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6374216A true JPS6374216A (ja) | 1988-04-04 |
| JP2641215B2 JP2641215B2 (ja) | 1997-08-13 |
Family
ID=19848530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225425A Expired - Lifetime JP2641215B2 (ja) | 1986-09-11 | 1987-09-10 | 相補信号をキャリーするデータラインを有する電子回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4812816A (ja) |
| EP (1) | EP0259932B1 (ja) |
| JP (1) | JP2641215B2 (ja) |
| KR (1) | KR950002089B1 (ja) |
| DE (1) | DE3786506T2 (ja) |
| NL (1) | NL8602294A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| GB2029053A (en) * | 1978-08-19 | 1980-03-12 | Felten & Guilleaume Gmbh | Improvements in or Relating to Methods of Detecting and Preventing the Retransmission of Subsequently Altered Store Contents |
| JPS5972226A (ja) * | 1976-02-12 | 1984-04-24 | テクトロニツクス・インコ−ポレイテツド | 符号化回路 |
| JPS6039927A (ja) * | 1983-08-13 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンデコ−ド回路 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4218675A (en) * | 1977-06-17 | 1980-08-19 | Motorola Inc. | Serial-parallel analog-to-digital converter using voltage level shifting of a maximum reference voltage |
-
1986
- 1986-09-11 NL NL8602294A patent/NL8602294A/nl not_active Application Discontinuation
-
1987
- 1987-09-08 US US07/094,224 patent/US4812816A/en not_active Expired - Lifetime
- 1987-09-08 KR KR1019870009903A patent/KR950002089B1/ko not_active IP Right Cessation
- 1987-09-10 EP EP87201714A patent/EP0259932B1/en not_active Expired - Lifetime
- 1987-09-10 JP JP62225425A patent/JP2641215B2/ja not_active Expired - Lifetime
- 1987-09-10 DE DE87201714T patent/DE3786506T2/de not_active Expired - Fee Related
Patent Citations (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5972226A (ja) * | 1976-02-12 | 1984-04-24 | テクトロニツクス・インコ−ポレイテツド | 符号化回路 |
| GB2029053A (en) * | 1978-08-19 | 1980-03-12 | Felten & Guilleaume Gmbh | Improvements in or Relating to Methods of Detecting and Preventing the Retransmission of Subsequently Altered Store Contents |
| JPS6039927A (ja) * | 1983-08-13 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンデコ−ド回路 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR880004646A (ko) | 1988-06-07 |
| JP2641215B2 (ja) | 1997-08-13 |
| EP0259932A1 (en) | 1988-03-16 |
| KR950002089B1 (ko) | 1995-03-10 |
| EP0259932B1 (en) | 1993-07-14 |
| NL8602294A (nl) | 1988-04-05 |
| US4812816A (en) | 1989-03-14 |
| DE3786506T2 (de) | 1994-02-10 |
| DE3786506D1 (de) | 1993-08-19 |
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