JP2641215B2 - 相補信号をキャリーするデータラインを有する電子回路 - Google Patents
相補信号をキャリーするデータラインを有する電子回路Info
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Description
【発明の詳細な説明】 本発明は、入力端子及び2n−１出力端子を有する選択
手段と、ｎ個のエミッタ及び供給電圧端子に共通接続さ
れるコレクタを有する１群の2n−１マルチエミッタトラ
ンジスタとを具える電子回路配置であって、選択手段の
入力端子に供給される入力信号の制御により１個のマル
チエミッタトランジスタを選択してこれを導通せしめる
ように選択手段の2n−１出力端子を各々2n−１マルチエ
ミッタトランジスタのベースに接続し、各マルチエミッ
タトランジスタのｎ個のエミッタのうちの選択したもの
をｎ個のデータラインに接続し、これらデータラインの
各々を電流源配列に接続すると共に前記入力信号に対応
する２進出力信号を出力側に発生する出力回路に接続す
るようにした電子回路配置に関するものである。
手段と、ｎ個のエミッタ及び供給電圧端子に共通接続さ
れるコレクタを有する１群の2n−１マルチエミッタトラ
ンジスタとを具える電子回路配置であって、選択手段の
入力端子に供給される入力信号の制御により１個のマル
チエミッタトランジスタを選択してこれを導通せしめる
ように選択手段の2n−１出力端子を各々2n−１マルチエ
ミッタトランジスタのベースに接続し、各マルチエミッ
タトランジスタのｎ個のエミッタのうちの選択したもの
をｎ個のデータラインに接続し、これらデータラインの
各々を電流源配列に接続すると共に前記入力信号に対応
する２進出力信号を出力側に発生する出力回路に接続す
るようにした電子回路配置に関するものである。
この種電子回路配置は、英国特許第1547918号明細書
から既知である。この英国特許明細書ではアナログ−デ
ィジタル変換器を完全に並列に作動させるようにしてい
る。このアナログ−ディジタル変換器ではデータライン
のデータを出力回路により基準電圧と比較してデータラ
インが高論理レベル信号又は低論理レベル信号をキャリ
ーするようにしている。通常かかる回路装置の論理スト
ロークは（高論理レベル及び低論理レベル間の電圧差）
は小さく、その結果妨害余裕も低くなる。論理ストロー
クを増大させることはできない。その理由はこの種の回
路配置にしばしば用いられる極めて迅速な動作論理のパ
イポーラ素子においては僅かな電圧範囲のみが有効であ
るからである。
から既知である。この英国特許明細書ではアナログ−デ
ィジタル変換器を完全に並列に作動させるようにしてい
る。このアナログ−ディジタル変換器ではデータライン
のデータを出力回路により基準電圧と比較してデータラ
インが高論理レベル信号又は低論理レベル信号をキャリ
ーするようにしている。通常かかる回路装置の論理スト
ロークは（高論理レベル及び低論理レベル間の電圧差）
は小さく、その結果妨害余裕も低くなる。論理ストロー
クを増大させることはできない。その理由はこの種の回
路配置にしばしば用いられる極めて迅速な動作論理のパ
イポーラ素子においては僅かな電圧範囲のみが有効であ
るからである。
本発明の目的は、妨害感度を減少し、且つデータライ
ンの論理レベルを検出する基準電圧を用いる必要のない
電子回路配置を提供せんとするにある。
ンの論理レベルを検出する基準電圧を用いる必要のない
電子回路配置を提供せんとするにある。
入力端子及び2n−１出力端子を有する選択手段と、ｎ
個のエミッタ及び供給電圧端子に共通接続されるコレク
タを有する１群の2n−１マルチエミッタトランジスタと
を具える電子回路配置であって、選択手段の入力端子に
供給される入力信号の制御により１個のマルチエミッタ
トランジスタを選択してこれを導通せしめるように選択
手段の2n−１出力端子を各々2n−１マルチエミッタトラ
ンジスタのベースに接続し、各マルチエミッタトランジ
スタのｎ個のエミッタのうちの選択したものをｎ個のデ
ータラインに接続し、これらデータラインの各々を電流
源配列に接続すると共に前記入力信号に対応する２進出
力信号を出力側に発生する出力回路に接続するようにし
た電子回路配置において、ｎ個の補助的なデータライン
を設け、これらデータライン各々を電流源配列に接続す
ると共に前記入力信号に対応する２進出力信号を出力側
に発生する出力回路に接続し、各マルチエミッタトラン
ジスタのｉ番目（１≦ｉ≦ｎ）のエミッタを前記ｎ個の
データラインのｉ番目のデータラインに接続するか又は
前記ｎ個の補助的なデータラインのｉ番目の補助的なデ
ータラインに接続して、各ｉについてｉ番目のデータラ
イン及びｉ番目の補助的なデータラインが相補論理信号
を常にキャリーする状態を保つようにしたことを特徴と
する。
個のエミッタ及び供給電圧端子に共通接続されるコレク
タを有する１群の2n−１マルチエミッタトランジスタと
を具える電子回路配置であって、選択手段の入力端子に
供給される入力信号の制御により１個のマルチエミッタ
トランジスタを選択してこれを導通せしめるように選択
手段の2n−１出力端子を各々2n−１マルチエミッタトラ
ンジスタのベースに接続し、各マルチエミッタトランジ
スタのｎ個のエミッタのうちの選択したものをｎ個のデ
ータラインに接続し、これらデータラインの各々を電流
源配列に接続すると共に前記入力信号に対応する２進出
力信号を出力側に発生する出力回路に接続するようにし
た電子回路配置において、ｎ個の補助的なデータライン
を設け、これらデータライン各々を電流源配列に接続す
ると共に前記入力信号に対応する２進出力信号を出力側
に発生する出力回路に接続し、各マルチエミッタトラン
ジスタのｉ番目（１≦ｉ≦ｎ）のエミッタを前記ｎ個の
データラインのｉ番目のデータラインに接続するか又は
前記ｎ個の補助的なデータラインのｉ番目の補助的なデ
ータラインに接続して、各ｉについてｉ番目のデータラ
イン及びｉ番目の補助的なデータラインが相補論理信号
を常にキャリーする状態を保つようにしたことを特徴と
する。
図面につき本発明を説明する。
第１図は従来のアナログ−ディジタル変換回路の選択
論理回路配置３を示し、これにより、入力端子５に供給
される入力信号と相俟って７個のトランジスタ（ｎ個の
エミッタを有するマルチエミッタトランジスタ）T1〜T7
のうちの１個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタT1〜T7のベース
を選択論理回路配置３の出力端子U1〜U7に接続する。
又、トランジスタT1〜T7のコレクタを共通接続して供給
電圧端子VCCに接続する。更に、トランジスタT1〜T7の
エミッタをデータラインD1〜D3に選択的に接続し、これ
らデータラインD1〜D3は電流源I1〜I3に接続すると共に
出力回路L1〜L3に接続する。又電流源I1〜I3は、前記供
給電圧VCCよりも低い電圧を有する第２供給電圧端子VDD
に接続する。出力回路L1〜L3の各々には他の入力端子を
設け、この入力端子に基準電圧発生器VRからの基準電圧
を供給する。
論理回路配置３を示し、これにより、入力端子５に供給
される入力信号と相俟って７個のトランジスタ（ｎ個の
エミッタを有するマルチエミッタトランジスタ）T1〜T7
のうちの１個を選択するか或いは何れも選択しないよう
にする。この目的のため、トランジスタT1〜T7のベース
を選択論理回路配置３の出力端子U1〜U7に接続する。
又、トランジスタT1〜T7のコレクタを共通接続して供給
電圧端子VCCに接続する。更に、トランジスタT1〜T7の
エミッタをデータラインD1〜D3に選択的に接続し、これ
らデータラインD1〜D3は電流源I1〜I3に接続すると共に
出力回路L1〜L3に接続する。又電流源I1〜I3は、前記供
給電圧VCCよりも低い電圧を有する第２供給電圧端子VDD
に接続する。出力回路L1〜L3の各々には他の入力端子を
設け、この入力端子に基準電圧発生器VRからの基準電圧
を供給する。
入力端子５に供給される入力電圧が第１のスレシホル
ド値以上になると、トランジスタT1が導通し始める。入
力電圧が第2,第３……第７のスレシホルド値以上になる
と、第２トランジスタT2、第３トランジスタT3……第７
トランジスタT7が夫々順次導通し始める。７個の導通状
態となったトランジスタT1〜T7のうちの１個のトランジ
スタによって１個以上のデータラインD1,D2,D3を作動可
能状態とする。この作動可能状態は、トランジスタT1〜
T7によってデータラインD1〜D3に２進符号001〜111を供
給し、この２進符号を出力回路配置L1〜L3でコピーする
ようにして実施する。これら出力配置L1,L2,L3はコピー
後でもD1〜D3のデータを保持すると共にこれらを出力端
子O1,O2及びO3に供給する。これらデータラインD1〜D3
の高論理信号及び低論理信号間の電圧ステップは、基準
電圧発生器VRから発生すべき供給基準電圧を高論理レベ
ル及び低論理レベルの中間レベルとするようにした２進
トランジスタ技術においては低い値である。これがため
既知の回路配置の妨害感度は高くなる。
ド値以上になると、トランジスタT1が導通し始める。入
力電圧が第2,第３……第７のスレシホルド値以上になる
と、第２トランジスタT2、第３トランジスタT3……第７
トランジスタT7が夫々順次導通し始める。７個の導通状
態となったトランジスタT1〜T7のうちの１個のトランジ
スタによって１個以上のデータラインD1,D2,D3を作動可
能状態とする。この作動可能状態は、トランジスタT1〜
T7によってデータラインD1〜D3に２進符号001〜111を供
給し、この２進符号を出力回路配置L1〜L3でコピーする
ようにして実施する。これら出力配置L1,L2,L3はコピー
後でもD1〜D3のデータを保持すると共にこれらを出力端
子O1,O2及びO3に供給する。これらデータラインD1〜D3
の高論理信号及び低論理信号間の電圧ステップは、基準
電圧発生器VRから発生すべき供給基準電圧を高論理レベ
ル及び低論理レベルの中間レベルとするようにした２進
トランジスタ技術においては低い値である。これがため
既知の回路配置の妨害感度は高くなる。
第２図は本発明電子回路配置を示し、図中第１図に示
す素子と同一素子には同一符号を付して示す。本発明で
は第２群の補助的なデータライン▲▼，▲▼及
び▲▼をデータラインD1,D2及びD3の群に追加し、
これにより第１群のデータライン及び第２群のデータラ
インによって常時相補論理信号をキャリーし得るように
する。本発明ではトランジスタT1〜T7のエミッタを第１
図につき説明したところと同様にデータラインD1〜D3に
接続する。第１図のデータラインに接続されていないト
ランジスタT1〜T7のエミッタを第２群のデータライン▲
▼〜▲▼に接続する。即ちトランジスタT1の第
１エミッタをデータラインD1に接続し、このトランジス
タT1の第２エミッタ及び第３エミッタを第２群から、第
２データライン▲▼及び第３データライン▲▼
に夫々接続する。第１群及び第２群からの各データライ
ンを電流源I11,I12,I21,……I32を経て第２供給電圧端
子VDDに接続する。又、データラインD1,▲▼及びD2
▲▼並びに▲▼、D3を各出力回路L21,L22,L23
に夫々接続する。例えば、出力回路L21は出力ライン▲
▼及び出力ラインD1の信号を受ける。各トランジス
タのｉ番目（１≦ｉ≦ｎ）のエミッタをｎ個のデータラ
インのｉ番目のデータラインに接続するか又はｎ個の補
助的なデータラインのｉ番目の補助的なデータラインに
接続して、各ｉについて番目のデータライン及びｉ番目
の補助的なデータラインが相補論理信号を常にキャリー
する状態を保つようにしたことにより、これら信号は相
補対を成すため出力回路はその入力端子の高論理レベル
及び低論理レベル間の電圧差を受け、この電圧差は第１
図の出力回路L1の入力端子の電圧差の２倍となる。これ
がため、出力回路L21はその入力端子の電圧ステップの
２倍となリ、従って妨害に対する感度が低くなる。同様
の状態が出力回路L22及びL23に対しても発生する。これ
ら出力回路L21〜L23はデータライン記憶装置の論理信号
を受けた後これら信号をその出力端子O1,O2及びO3に供
給するラッチ回路とするのが好適である。
す素子と同一素子には同一符号を付して示す。本発明で
は第２群の補助的なデータライン▲▼，▲▼及
び▲▼をデータラインD1,D2及びD3の群に追加し、
これにより第１群のデータライン及び第２群のデータラ
インによって常時相補論理信号をキャリーし得るように
する。本発明ではトランジスタT1〜T7のエミッタを第１
図につき説明したところと同様にデータラインD1〜D3に
接続する。第１図のデータラインに接続されていないト
ランジスタT1〜T7のエミッタを第２群のデータライン▲
▼〜▲▼に接続する。即ちトランジスタT1の第
１エミッタをデータラインD1に接続し、このトランジス
タT1の第２エミッタ及び第３エミッタを第２群から、第
２データライン▲▼及び第３データライン▲▼
に夫々接続する。第１群及び第２群からの各データライ
ンを電流源I11,I12,I21,……I32を経て第２供給電圧端
子VDDに接続する。又、データラインD1,▲▼及びD2
▲▼並びに▲▼、D3を各出力回路L21,L22,L23
に夫々接続する。例えば、出力回路L21は出力ライン▲
▼及び出力ラインD1の信号を受ける。各トランジス
タのｉ番目（１≦ｉ≦ｎ）のエミッタをｎ個のデータラ
インのｉ番目のデータラインに接続するか又はｎ個の補
助的なデータラインのｉ番目の補助的なデータラインに
接続して、各ｉについて番目のデータライン及びｉ番目
の補助的なデータラインが相補論理信号を常にキャリー
する状態を保つようにしたことにより、これら信号は相
補対を成すため出力回路はその入力端子の高論理レベル
及び低論理レベル間の電圧差を受け、この電圧差は第１
図の出力回路L1の入力端子の電圧差の２倍となる。これ
がため、出力回路L21はその入力端子の電圧ステップの
２倍となリ、従って妨害に対する感度が低くなる。同様
の状態が出力回路L22及びL23に対しても発生する。これ
ら出力回路L21〜L23はデータライン記憶装置の論理信号
を受けた後これら信号をその出力端子O1,O2及びO3に供
給するラッチ回路とするのが好適である。
第１図は従来の電子回路配置を示す回路図、 第２図は本発明電子回路配置を示す回路図である。 ３……選択論理回路配置、５……入力端子 T1〜T7……トランジスタ U1〜U7……出力端子（３） L1〜L3,L21〜L23……出力回路 D1〜D3,▲▼〜▲▼……データライン I1〜I3,I11〜I32……電流源 O1〜O3……出力端子（L21〜L23） VCC……供給電圧端子 VDD……供給電圧端子
Claims (2)
- 【請求項１】入力端子（５）及び2n−１出力端子（U1〜
U7）を有する選択手段（３）と、ｎ個のエミッタ及び供
給電圧端子（VCC）に共通接続されるコレクタを有する
１群の2n−１マルチエミッタトランジスタ（T1〜T7）と
を具える電子回路配置であって、選択手段（３）の入力
端子（５）に供給される入力信号の制御により１個のマ
ルチエミッタトランジスタを選択してこれを導通せしめ
るように選択手段（３）の2n−１出力端子（U1〜U7）を
各々2n−１マルチエミッタトランジスタ（T1〜T7）のベ
ースに接続し、各マルチエミッタトランジスタのｎ個の
エミッタのうちの選択したものをｎ個のデータライン
（D1,D2,D3）に接続し、これらデータライン各々を電流
源配列（I11,I12,I21,I22,I31,I32）に接続すると共に
前記入力信号に対応する２進出力信号を出力側に発生す
る出力回路（L21,L22,L23）に接続するようにした電子
回路配置において、ｎ個の補助的なデータライン（▲
▼，▲▼，▲▼）を設け、これらデータライ
ンの各々を電流源配列（I11,I12,I21,I22,I31,I32）に
接続すると共に前記入力信号に対応する２進出力信号を
出力側に発生する出力回路（L21,L22,L23）に接続し、
各マルチエミッタトランジスタｉ番目（１≦ｉ≦ｎ）の
エミッタを前記ｎ個のデータライン（D1,D2,D3）のｉ番
目のデータラインに接続するか又は前記ｎ個の補助的な
データライン（▲▼，▲▼，▲▼）ｉ番目
の補助的なデータラインに接続して、各ｉについてｉ番
目のデータライン及びｉ番目の補助的なデータラインが
相補論理信号を常にキャリーする状態を保つようにした
ことを特徴とする、相補信号をキャリーするデータライ
ンを有する電子回路。 - 【請求項２】特許請求の範囲第１項に記載の電子回路を
具えることを特徴とするアナログ−ディジタル変換器。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| NL8602294 | 1986-09-11 | ||
| NL8602294A NL8602294A (nl) | 1986-09-11 | 1986-09-11 | Elektronische schakeling met complementair signaalvoerende gegevenslijnen. |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS6374216A JPS6374216A (ja) | 1988-04-04 |
| JP2641215B2 true JP2641215B2 (ja) | 1997-08-13 |
Family
ID=19848530
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP62225425A Expired - Lifetime JP2641215B2 (ja) | 1986-09-11 | 1987-09-10 | 相補信号をキャリーするデータラインを有する電子回路 |
Country Status (6)
| Country | Link |
|---|---|
| US (1) | US4812816A (ja) |
| EP (1) | EP0259932B1 (ja) |
| JP (1) | JP2641215B2 (ja) |
| KR (1) | KR950002089B1 (ja) |
| DE (1) | DE3786506T2 (ja) |
| NL (1) | NL8602294A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US4737766A (en) * | 1986-09-12 | 1988-04-12 | North American Philips Corporation, Signetics Division | Code converter with complementary output voltages |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CA1105143A (en) * | 1976-02-12 | 1981-07-14 | Robert A. Nordstrom | Parallel analog-to-digital converter |
| US4218675A (en) * | 1977-06-17 | 1980-08-19 | Motorola Inc. | Serial-parallel analog-to-digital converter using voltage level shifting of a maximum reference voltage |
| DE2836420A1 (de) * | 1978-08-19 | 1980-03-06 | Tekade Felten & Guilleaume | Verfahren zur erkennung und zur verhinderung der weitergabe von nachtraeglich veraenderten speicherinhalten |
| JPS6039927A (ja) * | 1983-08-13 | 1985-03-02 | Nippon Telegr & Teleph Corp <Ntt> | ジヨセフソンデコ−ド回路 |
-
1986
- 1986-09-11 NL NL8602294A patent/NL8602294A/nl not_active Application Discontinuation
-
1987
- 1987-09-08 KR KR1019870009903A patent/KR950002089B1/ko not_active IP Right Cessation
- 1987-09-08 US US07/094,224 patent/US4812816A/en not_active Expired - Lifetime
- 1987-09-10 DE DE87201714T patent/DE3786506T2/de not_active Expired - Fee Related
- 1987-09-10 EP EP87201714A patent/EP0259932B1/en not_active Expired - Lifetime
- 1987-09-10 JP JP62225425A patent/JP2641215B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| KR880004646A (ko) | 1988-06-07 |
| EP0259932B1 (en) | 1993-07-14 |
| JPS6374216A (ja) | 1988-04-04 |
| NL8602294A (nl) | 1988-04-05 |
| DE3786506T2 (de) | 1994-02-10 |
| US4812816A (en) | 1989-03-14 |
| EP0259932A1 (en) | 1988-03-16 |
| DE3786506D1 (de) | 1993-08-19 |
| KR950002089B1 (ko) | 1995-03-10 |
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