KR910001882B1 - 버퍼회로 - Google Patents

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KR910001882B1
KR910001882B1 KR1019870002951A KR870002951A KR910001882B1 KR 910001882 B1 KR910001882 B1 KR 910001882B1 KR 1019870002951 A KR1019870002951 A KR 1019870002951A KR 870002951 A KR870002951 A KR 870002951A KR 910001882 B1 KR910001882 B1 KR 910001882B1
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마사지 우에노
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가부시키가이샤 도시바
와타리 스기이치로
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Abstract

내용 없음.

Description

버퍼회로
제1도는 2개의 인버터를 갖춘 종래의 버퍼회로.
제2도는 본 발명의 1실시예에 따른 버퍼회로의 개략구성도.
제3a도 내지 제3E도는 제2도에 도시된 버퍼회로의 동작을 설명하기 위한 신호파형도.
제4도는 제2도의 피로를 실제적으로 나타낸 버퍼회로도.
제5a도 내지 제5d도는 제4도에 도시된 버퍼회로의 동작을 설명하기 위한 신호파형도이다.
* 도면의 주요 부분에 대한 부호의 설명
13 : 제1의 인버터회로 14 : 제2의 인버터회로
15 : 제1의 바이폴라트랜지스터 16 : 제1의 MOS트랜지스터
CC1, CC2 : 제1, 제2의 제어회로 IC1,IC2 : 제1, 제2의 관통전류방지회로
18 : 제2의 바이폴라트랜지스터 19: 제2의 MOS트랜지스터
Din : 입력신호 Dout,
Figure kpo00001
: 출력신호
VC : 제1의 공급전원
[산업 상의 이용분야]
본 발명은 입력신호에 따라 같은 극성 및 다른 극성의 신호를 발생시키는 버퍼회로에 관한 것이다.
[종래의 기술 및 그 문제점]
지금까지는 서로 다른 극성을 갖는 2개의 출력신호를 얻고자 하는 경우, 예컨대 제1도에 나타낸 바와 같이 2개의 CMOS인버터를 사용한 버퍼회로를 사용하였는 바, 제1의 인버터회로(11)에 입력신호(Din)를 공급하고, 이 인버터회로(11)에 의한 입력신호(Din)의 반전출력(
Figure kpo00002
)을 제1의 신호로서 얻고, 상기 인버터회로(11)의 출력을 제2의 인버터회로(12)를 통해 반전시켜 입력신호(Din)와 같은 출력(Dout)을 제2의 신호로서 얻게 된다.
그런데, 상기 인버터회로(11, 12)를 CMOS회로로 구성하고, 인버터(11)에 의한 전달지연시간을 tpdA, 인버터(12)에 의한 전달지연시간을 tpdB로 하면, 입력신호(Din)에 대한 출력신호(
Figure kpo00003
, Dout)의 각 지연시간(△
Figure kpo00004
, △Dout)은 각각 △
Figure kpo00005
=tpdA, △Dout=tpdA+tpdB로 되게 된다. 따라서, 출력신호(
Figure kpo00006
, Dout)간에는 인버터(12)의 전달지연시간(tpdB)만큼의 시간차가 발생하게 된다.
상기한 바와 같이 양극성의 출력을 얻는 종래의 복합회로구성의 버퍼회로에서는 CMOS인버터의 지연시간에 상당하는 시간차가 양극성의 출력사이에 발생하게 된다.
[발명의 목적 ]
이에 본 발명은 상기한 바와 같은 점을 감안해서 발명된 것으로, 트랜지스터의 복합회로구성으로 양극성 출력신호의 지연시간차(skew)를 작게할 수 있는 버퍼회로를 제공하고자 함에 그 목적이 있다.
[발명의 구성]
상기한 목적을 달성하기 위한 본 발명의 버퍼회로는, 입력신호가 공급되는 제1의 인버터회로와, 이 제1의 인버터회로의 출력이 공급되는 제2의 인버터회로, 일단이 제1의 공급전원에 접속되고 베이스로 상기 제2의 인버터회로의 출력이 공급되는 제1의 바이폴라트랜지스터, 이 제1의 바이폴라트랜지스터의 타단과 제2의 공급전원에 접속되고 게이트로 상기 제1의 인버터회로의 출력이 공급되는 제1의 MOS트랜지스터, 이 제1의 MOS트랜지스터의 게이트와 제2의 공급전원사이에 설치되어 상기 제2의 인버터회로의 출력에 의해 제어되는 제1의 관통전류방지회로, 일단이 제1의 공급전원에 접속되고 베이스로 상기 제1의 인버터회로의 출력이 공급되는 제2의 바이폴라트랜지스터, 이 제2의 바이폴라트랜지스터의 타단과 제2의 공급전원사이에 접속되고 게이트로 상기 제2의 인버터회로의 출력이 공급되는 제2의 MOS트랜지스터 및, 이 제2의 MOS트랜지스터의 게이트와 제2의 공급전원사이에 설치되어 상기 제1의 인버터회로의 출력에 의해 제어되는 제2의 관통전류방지회로로 구성된 것을 특징으로 한다.
[실시예]
이하, 본 발명의 1실시예에 대해 도면을 참조하여 상세히 설명한다.
제2도에 도시된 인버터회로(13)의 입력터미날에는 입력신호(Din)가 공급되고, 이 인버터회로(13)의 출력은 인버터회로(14)의 입력터미날에 공급되며, 이 인버터회로(14)의 출력은 콜렉터가 공급전원(VC)에 접속된 NPN형 제1의 바이폴라트랜지스터(15)의 베이스에 공급되고, 이 바이폴라트랜지스터(15)의 에미터와 접지점사이에는 N챈널형의 제1의 MOS트랜지스터(16)가 접속되며, MOS트랜지스터(16)의 게이트에는 상기 인버터회로(13)의 출력이 공급된다. 상기 제1의 MOS트랜지스터(16)의 게이트와 접지점사이에는 제1의 제어회로(CC1)와 제1의 관통전류방지회로(IC1)가 설치되어 상기 인버터회로(13)(14)의 출력에 의해 제어되고, 상기 인버터회로(13)의 출력은 콜렉터가 공급전원(VC)에 접속된 NPN형 제2의 바이폴라트랜지스터(18)의 베이스에 공급되며, 이 제2의 바이폴라트랜지스터(18)의 에미터와 접지점사이에는 N챈널형의 제2의 MOS트랜지스터(19)가 접속되고, 이 MOS트랜지스터(19)의 게이트에는 상기 인버터회로(14)의 출력이 공급되며, 상기 MOS트랜지스터(19)의 게이트와 접지점사이에는 제2의 제어회로(CC2)와 제2의 관통전류방지회로(IC2)가 설치되어 상기 인버터회로(13)(14)의 출력에 의해 제어되게 된다. 그래서, 상기 바이폴라트랜지스터(15)와 MOS트랜지스터(16)의 접속점으로부터 캐패시터(C1)와 저항(R1)으로 된 부하회로를 통해 출력신호(Dout)를 얻고, 상기 바이폴라트랜지스터(18)와 MOS트랜지스터(19)의 접속점으로부터 캐패시터(C2)와 저항(R2)으로 된 부하회로를 통해 출력신호(
Figure kpo00007
)를 얻도록 되어 있다.
다음에는 상기와 같은 구성으로 된 버퍼회로의 동작에 대해 설명한다.
인버터(13)로 공급되는 입력신호(Din)가 제3A도에 나타낸 바와 같이 "L"레벨로부터 "H"레벨로 변화하게 되면, 이 인버터회로에 의한 지연시간만큼 지연되어 그 출력이 제3B도에 나타낸 바와 같이 "L"레벨로되어 상기 바이폴라트랜지스터(18) 및 MOS트랜지스터(16)가 턴온상태로부터 턴오프상태로 변화하게 된다. 이어, 인버터회로(14)의 출력이 제3C도에 나타낸 바와 같이 소정시간 지연되어 "H"레벨로 되게 되면, 상기 바이폴라트랜지스터(15) 및 MOS트랜지스터(19)가 턴오프상태로부터 턴온상태로 변화하게 된다. 이때, 인버터회로(14)로부터 출력되는 "H"레벨의 신호에 의해 제1의 관통전류방지회로(IC1)가 동작하게 되므로 MOS트랜지스터(16)의 게이트가 접지전위로 되고, 그에 따라 출력신호(Dout,
Figure kpo00008
)는 제3D도와 제3E도에 나타낸 바와 같이 각각 인버터회로(14)로부터의 출력신호에 따라 "H"레벨 및 "L"레벨로 되게 된다.
그 다음에 제3A도에 나타낸 바와 같이 입력신호(Din)가 "H"레벨로부터 "L"레벨로 변화하게 되면, 인버터회로(13)의 출력이 제3B도에 나타낸 바와 같이 반전되어 "H"레벨로 되게 되므로 바이폴라트랜지스터(18)가 턴온상태로 됨과 더불어, 제2의 관통전류방지회로(IC2)에 의해 MOS트랜지스터(19)의 게이트가 접지되게 되므로 이 MOS트랜지스터(19)가 턴오프상태로 되게 된다. 이때, 제2의 관통전류방지회로(IC2)에 의해 MOS트랜지스터(16)의 게이트가 접지되게 되어 이 MOS트랜지스터(16)는 턴오프상태를 유지하게 된다. 즉, 출력신호(Dout)는 제3D도에 나타낸 바와 같이 "H"레벨로 되게 된다. 이어, 인버터회로(14)의 출력이 제3C도에 나타낸 바와 같이 "H"레벨로부터 "L"레벨로 반전되면, MOS트랜지스터(19) 및 바이폴라트랜지스터(15)가 턴오프되고, 제1의 관통전류방지회로(IC1)가 비동작상태로 되게 된다. 상기 인버터회로(13)의 "H"레벨출력에 의해 MOS트랜지스터(16)가 턴온상태로 되고, 그에 따라 출력신호(Dout,
Figure kpo00009
)는 각각 인버터회로(14)의 출력신호에 따라 "L"레벨과 "H"레벨로 되게 된다.
이와 같은 구성에 의하면, 출력신호(Dout,
Figure kpo00010
)의 지연시간차(skew)를 작게 할 수 있게 된다.
이하, 제2도 회로의 구체적인 구성예인 제4도를 참조하여 그 동작을 상세히 설명한다.
제4도에 있어서, 입력신호(Din)는 P챈널형 MOS트랜지스터(21)와 N챈널형 MOS트랜지스터(22)로 이루어진 CMOS인버터(23)와, P챈널형 MOS트랜지스터(24)와 N챈널형 MOS트랜지스터(25)로 이루어진 CMOS인버터(26) 및, P챈널 MOS트랜지스터(27)와 N챈널형 MOS트랜지스터(28)로 이루어진 CMOS인버터(29)의 각 입력터미날에 각각 공급되는 바, 상기 CMOS인버터(23)의 입력터미날에는 콜렉터가 각각 공급전원(Vcc)에 접속된 NPN형 바이폴라트랜지스터(30∼32)의 베이스가 접속됨과 더불어 P챈널형 MOS트랜지스터(33)와 N챈널형 MOS트랜지스터(34)로 이루어진 CMOS인버터(35)의 입력터미날이 각각 접속되며, 상기 바이폴라트랜지스터(30)의 에미터 및 일단이 접지점에 접속된 N챈널형 MOS트랜지스터(36A, 36B)의 게이트가 각각 접속된다. 또한, 상기 CMOS인버터(29)의 출력단에는 상기 바이폴라트랜지스터(31)의 에미터와 P챈널형 MOS트랜지스터(37)와 N챈널형 MOS트랜지스터(38)로 이루어진 CMOS인버터(39)의 입력단과, 출력터미날(40)과 접지점사이에 접속된 N챈널형 MOS트랜지스터(41)의 게이트 및, 일단이 상기출력터미날(40)에 접속된 N챈널형 MOS트랜지스터(42)의 게이트가 각각 접속되고, 상기 CMOS인버터(35)의 출력터미날에는 콜렉터가 공급전원(Vcc)에 각각 접속된 NPN형 바이폴라트랜지스터(43, 44)의 베이스와, 상기 MOS트랜지스터(42)의 타단과 접지점사이에 접속된 N챈널형 MOS트랜지스터(45A, 45B)의 게이트가 각각 접속되며, 상기 CMOS인버터(39)의 출력터미날에는 상기 바이폴라트랜지스터(43)의 에미터와, 출력터미널(46)과 접지점사이에 접속된 N챈널형 MOS트랜지스터(47)의 게이트 및, 상기 MOS트랜지스터(36B)의 타단과 출력터미날(46)사이에 접속된 N챈널형 MOS트랜지스터(48)의 게이트가 각각 접속되고, 상기 바이폴라트랜지스터(44)의 에미터에는 콜렉터가 공급전원(Vcc)에 접속된 NPN형 바이폴라트랜지스터(49)의 베이스가 접속됨과 더불어 저항(50)을 매개해서 출력터미날(40)이 접속되며, 상기 바이폴라트랜지스터(49)의 에미터에는 저항(51)을 매개해서 출력터미날(40)이 접속된다.이 출력터미날(40)과 접지점에는 NPN형 바이폴라트랜지스터(52)의 콜렉터와 에미터가 각각 접속되고, 이 바이폴라트랜지스터(52)의 베이스에는 상기 MOS트랜지스터(42, 45B)의 접속점이 접속된다.
또한, 상기 바이폴라트랜지스터(32)의 에미터에는 콜렉터가 공급전원(Vcc)에 접속된 NPN형 바이폴라트랜지스터(53)의 베이스가 접속됨과 더불어 저항(54)을 매개해서 출력터미날(46)이 접속되고, 이 출력터미날(46)과 접지점에는 NPN형 바이폴라트랜지스터(56)의 콜렉터와 에미터가 각각 접속되며, 이 바이폴라트랜지스터(56)의 베이스에는 상기 MOS트랜지스터(48, 36B)의 접속점이 접속되어 있다. 그래서, 상기 출력터미날(40)로부터 입력신호(Din)와 통상의 출력신호(
Figure kpo00011
)를, 예컨대 50PF의 캐패시터(C1)와 500Ω의 저항(R1)으로 된 부하회로를 통해 얻고, 상기 출력터미날(46)로부터 입력신호(Din)와 역상의 출력신호(Dout)를 예컨대 50PF의 캐패시터(C2)와 500Ω의 저항(R2)으로 된 부하회로를 통해 얻게 된다.
여기서, 상기 CMOS인버터(23, 26, 29) 및 바이폴라트랜지스터(30,31)는 상기 제2도에 도시된 인버터회로(13)에 대응하고, 상기 CMOS인버터(35, 39) 및 바이폴라트랜지스터(43)는 상기 인버터회로(14)에 대응한다. 또한, MOS트랜지스터(45A, 45B)는 상기 제1의 관통전류방지회로(IC1)에 대응하고 MOS트랜지스터(36A, 36B)는 상기 제2의 관통전류방지회로(IC2)에 대응하는 것이다. 더욱이, 제4도의 회로에서는 제2도에 도시된 출력단의 바이폴라트랜지스터(15, 18)가 달링톤접속된 바이폴라트랜지스터(44, 49) 및 달링톤접속된 바이폴라트랜지스터(32, 53)로 각각 구성되어 있다.
상기한 구성에 있어서, 입력신호(Din)가 제5A도에 나타낸 바와 같이 "H"레벨로 되게 되면, 각 CMOS인버터(23, 26, 29)의 출력은 제5B도에 나타낸 바와 같이 각각 "L"레벨로 되게 된다. 따라서, 바이폴라트랜지스터(30, 31)가 턴오프상태로 되고, 각 에미터가 MOS트랜지스터(25, 28)를 통해 접속점에 접속되게 되므로, MOS트랜지스터(36, 41, 42)도 턴오프상태로 되게 된다. 또한, 상기 CMOS인버터(23)의 "L"레벨의 출력에 의해 제5C도에 나타낸 바와 같이 CMOS인버터(35)의 출력이 "H"레벨로 됨과 더불어 상기 CMOS인버터(29)의 "L"레벨 출력에 의해 제5D도에 나타낸 바와 같이 CMOS인버터(39)의 출력도 "H"레벨로 되게 된다. 상기 CMOS인버터(35)의 "H"레벨의 출력에 의해 바이폴라트랜지스터(43, 44)가 턴온상태로 되게 되므로 상기 바이폴라트랜지스터(43)의 에미터전위는 Vcc-VBE까지 상승하게 되고, 상기 바이폴라트랜지스터(43)의 에미터전위는 CMOS인버터(39)의 MOS트랜지스터(37)를 통하여 공급전원(Vcc)에 접속되게 되므로 더욱 더 상승되어 Vcc레벨로 되게 된다. 그에 따라, MOS트랜지스터(47, 48)가 턴온상태로 되게 된다. 출력터미날(46)에 부하가 접속되어 있다고 하면, 상기 MOS트랜지스터(48)의 턴온상태에 의해 바이폴라트랜지스터(56)에 베이스전류가 공급되어 이 바이폴라트랜지스터(56)가 턴온상태로 되게 된다. 이때, 상술한 바와 같이 바이폴라트랜지스터(32)는 턴오프상태이므로 바이폴라트랜지스터(53)도 턴오프상태로 되어 출력신호(
Figure kpo00012
)는 "L"레벨로 되게 된다.
또한, 상술한 바와 같이 CMOS인버터(35)의 "H"레벨출력에 의해 바이폴라트랜지스터(44)가 턴온상태로 되게 되므로, 바이폴라트랜지스터(49)가 턴온상태로 되게 된다. 이때, 상기 CMOS인버터(35)의 "H"레벨출력에 의해 MOS트랜지스터(45)가 턴온상태로 되게 되므로, 바이폴라트랜지스터(52)는 턴오프상태로 되게 된다. 따라서, 출력신호(Dout)는 "H"레벨로 되게 된다. 즉, 제5D도에 실선으로 나타낸 바와 같이 바이폴라트랜지스터(52)가 턴오프되었을 때, 출력신호(Dout)는 갑자기 "L"레벨로 변하게 되고, 입력신호(Din)가 제5A도에 나타낸 바와 같이 "L"레벨로 되게 되면, 각 CMOS인버터(23, 26, 29)의 출력은 제5B도에 나타낸 바와 같이 "H"레벨로 되게 된다. 따라서, 바이폴라트랜지스터(30, 31)가 턴온상태로 되게 된다. 그에 따라, 바이폴라트랜지스터(30, 31)의 에미터전위는 각각 VCC-VBE까지 상승하게 된다. 상기 각 바이폴라트랜지스터(30, 31)의 에미터는 MOS트랜지스터(24) 혹은 MOS트랜지스터(27)를 매개해서 공급전원(Vcc)에 접속되게 되므로, 더욱 더 전위가 상승되어 Vcc레벨로 되게 된다. 그에 따라, MOS트랜지스터(36A, 36B, 41, 42)가 턴온상태로 되게 된다. 또, 상기 CMOS인버터(23)로부터 출력되는 "H"레벨의 신호에 의해 바이폴라트랜지스터(32,53)가 순차적으로 턴온상태로 됨과 더불어 CMOS인버터(35)의 출력이 "L"레벨로 되게 된다. 이때, 상기 CMOS인버터(29)로부터 출력되는 "H"레벨의 신호에 의해 CMOS인버터(39)의 출력도 "L"레벨로 되게 된다. 따라서, 바이폴라트랜지스터(43, 44, 49) 및 MOS트랜지스터(45A, 45B)가 턴오프상태로 됨과 더불어 MOS트랜지스터(47, 48)도 턴오프상태로 되게 된다. 출력터미날(40)에 부하캐패시터(C1)가 접속되어 있는 것으로 하면, 상기 MOS트랜지스터(42)의 턴온상태에 의해 바이폴라트랜지스터(52)에 베이스전류가 공급되어 이 바이폴라트래지스터(52)가 턴온상태로 되게 된다. 따라서, 출력신호(Dout)는 제5D도에 실선으로 나타낸 바와 같이 "L"레벨로 되게 된다.
또한, 상기 MOS트랜지스터(36A, 36B, 48)의 턴온상태에 의해 바이폴라트랜지스터(56)가 턴오프상태로 되게 되므로, 제5D도에 점선으로 나타낸 바와 같이 출력신호(
Figure kpo00013
)는 "H"레벨로 되게 된다.
상기한 바와 같이 입력신호(Din)가 "H"레벨로 변하고 CMOS인버터(35)의 출력신호가 설정된 값에 도달하게 될 때 출력신호(
Figure kpo00014
)는 상승하기 시작하고, MOS트랜지스터(41)와 바이폴라트랜지스터(52)가 턴오프될 때 출력신호(Dout)는 급격히 하강하게 된다. 이 경우, CMOS인버터(23)의 출력이 설정된 값에 도달하고 바이폴라트랜지스터(32,35)가 턴온될 때 출력신호(
Figure kpo00015
)는 하강하게 되고, MOS트랜지스터(36A, 36B)가 CMOS인버터(26)의 출력에 따라 턴오프되어 MOS트랜지스터(47)와 바이폴라트랜지스터(56)가 턴온될 때에 출력신호(
Figure kpo00016
)는 급격히 상승하게 된다.
입력신호(Din)가 "L"레벨(예컨대 OV)로부터 1.5V의 설정된 전위에 도달한 후에 각각 설정된 레벨로부터 "L"레벨 및 "H"레벨(예컨대 OV 및 3.5V)로 변하는 출력신호(Dout,
Figure kpo00017
)는 MOS트랜지스터(41, 47, 48)크기의 비율을 적당하게 선정함으로써 결정되게 된다. 입력신호(Din)가 "L"레벨로 변화하는 경우, 바이폴라트랜지스터(44, 49) 및 MOS트랜지스터(45A, 45B)가 CMOS인버터(35)의 출력신호에 의해 턴오프상태로 변하기 시작할 때 출력신호(
Figure kpo00018
)는 하강하기 시작하고, 그후 바이폴라트랜지스터(52)가 턴온될 때 출력신호(Dout)는 급격히 하강하게 된다. 이 경우, CMOS인버터(23)의 출력신호가 설정된 값으로 증가하고 바이폴라트랜지스터(32, 53)가 턴온될 때 출력신호(
Figure kpo00019
)는 상승하기 시작하고, 그후 MOS트랜지스터(47)와 바이폴라트랜지스터(56)가 턴오프될 때 출력신호(
Figure kpo00020
)는 급격히 상승하게 된다.
입력신호(Din)가 "H"레벨(예컨대 5V)로부터 1.5V의 설정된 값으로 하강한 후 각각 "H" 및 "L"레벨로부터 설정된 전위레벨로 변하는 출력신호(Dout,
Figure kpo00021
)는 MOS트랜지스터(41, 42, 47, 48)크기의 비율을 적당하게 선정함으로써 결정되게 된다.
[발명의 효과]
이상 설명한 바와 같이 본 발명에 의하면, 바이폴라트랜지스터와 MOS트랜지스터의 복합회로구성으로 양극성 출력신호의 지연시간의 차를 작게 할 수 있는 버퍼회로를 제공할 수 있게 된다.

Claims (5)

  1. 제1 및 제2의 공급전원터미날과 제1 및 제2의 출력노드와, 입력신호를 받아 이를 반전시켜 제1, 제2, 제3의 출력터미날로부터 상기 입력신호의 반전된 신호가 출력되도록 하는 제1의 인버터회로(23, 26, 29), 상기 제1의 인버터회로의 제1 및 제3 출력터미날의 신호를 받아 이들 제1, 제3의 출력터미날신호를 반전시켜 주는 제2의 인버터회로(35,39), 일단이 제1의 공급전원터미날에 연결되고, 타단이 상기 제1의 인버터회로의 제1, 제3의 출력터미날에 연결되며, 베이스가 상기 제1의 인버터회로(23, 26, 29)의 제1의 출력터미날에 공통으로 연결된 제1, 제2의 바이폴라트랜지스터(30, 31), 일단이 제1의 공급전원터미날에 연결되고, 타단이 상기 제2의 인버터회로의 제2의 출력터미날에 연결되며, 베이스가 상기 제2의 인버터회로의 제1의 출력터미날에 연결된 제3의 바이폴라트랜지스터(43), 상기 제1의 공급전원터미날과 제1, 제2의 출력노드사이에 각각 연결되어 상기 제1의 인버터회로(23, 26, 29)의 제1의 출력터미날과 제2의 인버터회로(35, 39)의 제1의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제1, 제2의 바이폴라트랜지스터회로(44, 49 및 32, 53), 상기 제1, 제2의 출력노드와 제2의 공급전원터미날간에 각각 연결되어 상기 제1의 인버터회로(23, 26, 29)의 제3의 출력터미날과 상기 제2의 인버터회로(35,39)의 제2의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제1, 제2의 MOS트랜지스터(41, 47) 및, 상기 제1, 제2의 MOS트랜지스터(41, 47)의 제2의 공급전원사이에 각각 연결되어 상기 제1의 인버터회로(23, 26, 29)의 제2의 출력터미날과 제2의 인버터회로(35, 39)의 제1의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제3, 제4의 MOS트랜지스터(45A,36A)로 구성되어, 상기 제1, 제2의 출력노드로부터 상기 입력신호와 입력신호의 반전신호가 출력되도록 된 것을 특징으로 하는 버퍼회로.
  2. 제1항에 있어서, 상기 제1의 인버터회로는, 상기 입력신호를 반전시켜서 제1∼제3의 출력터미날로부터 출력신호를 발생시키는 제1∼제3의 CMOS인버터(23, 26, 29)로 이루어진 것을 특징으로 하는 버퍼회로.
  3. 제1항에 있어서, 상기 제2의 인버터회로는, 상기 제1의 인버터회로(23, 26, 29)의 제1의 출력터미날로부터 출력되는 출력신호를 반전시켜서 제1의 출력터미날로부터 출력신호를 발생시키는 제4의 CMOS인버터(35)와 상기 제1의 인버터회로(23, 26, 29)의 제3의 출력터미날로부터 출력되는 출력신호를 반전시켜서 제2의 출력터미날로부터 출력신호를 발생시키는 제5의 CMOS인버터(39)로 이루어진 것을 특징으로 하는 버퍼회로.
  4. 제1항에 있어서, 제1 및 제2의 출력노드와 제2의 공급전원터미날사이에 각각 연결된 제4, 제5의 바이폴라트랜지스터(52, 56)와, 일단이 제1의 출력노드에 연결되고 타단이 제2의 공급전원터미날에 연결된 상기 제4의 바이폴라트랜지스터(52)의 베이스에 각각 연결된 제5, 제6의 MOS트랜지스터(42, 45B) 및, 일단이 제2의 출력노드에 연결되고 타단이 제2의 공급전원터미날에 연결된 상기 제5의 바이폴라트랜지스터(56)의 베이스에 각각 연결된 제7, 제8의 MOS트랜지스터(48, 36B)가 더 구비되고, 상기 제5∼제8의 MOS트랜지스터(42, 45B, 48, 36B)는 상기 제1의 인버터회로(23, 26, 29)의 제3의 출력터미날과 상기 제2의인버터회로(35, 39)의 제1, 제2의 출력터미날 및 상기 제1의 인버터회로(23, 26, 29)의 제2의 출력터미날에 연결된 것을 특징으로 하는 버퍼회로.
  5. 제1항에 있어서, 상기 제1, 제2의 바이폴라트랜지스터회로는 각각 달링톤접속된 2개의 바이폴라트랜지스터(44, 49 및 32, 53)로 된 것을 특징으로 하는 버퍼회로.
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Families Citing this family (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4839537A (en) * 1986-11-29 1989-06-13 Kabushiki Kaisha Toshiba BicMO logic circuit
JPS63234622A (ja) * 1987-03-23 1988-09-29 Toshiba Corp デ−タ出力回路
JPH01184694A (ja) * 1988-01-11 1989-07-24 Fujitsu Ltd 信号線切り替え回路
JPH0229115A (ja) * 1988-07-19 1990-01-31 Toshiba Corp 出力回路
JPH0666674B2 (ja) * 1988-11-21 1994-08-24 株式会社東芝 半導体集積回路の出力回路
US4965471A (en) * 1989-06-26 1990-10-23 Eastman Kodak Company BI-CMOS clock driver with reduced crossover current
GB2234872B (en) * 1989-08-03 1994-04-06 Plessey Co Plc High speed CMOS differential interface circuits
JP2793296B2 (ja) * 1989-11-10 1998-09-03 株式会社東芝 半導体装置
US5250856A (en) * 1989-12-28 1993-10-05 North American Philips Corp. Differential input buffer-inverters and gates
US5140174A (en) * 1991-01-25 1992-08-18 Hewlett-Packard Co. Symmetric edge true/complement buffer/inverter and method therefor
US5270580A (en) * 1991-07-29 1993-12-14 Fujitsu Limited Pulse generator circuit for producing simultaneous complementary output pulses
JP2717740B2 (ja) 1991-08-30 1998-02-25 三菱電機株式会社 半導体集積回路装置
FR2686469B1 (fr) * 1992-01-20 1994-04-08 Matra Mhs Etage de sortie ttl-cmos pour circuit integre.
US5491432A (en) * 1992-08-07 1996-02-13 Lsi Logic Corporation CMOS Differential driver circuit for high offset ground
DE69407471T2 (de) * 1993-04-19 1998-06-18 Koninkl Philips Electronics Nv BiCMOS Gegentaktleistungstreiber mit geringer Phasenverschiebung
JP2947042B2 (ja) * 1993-12-28 1999-09-13 日本電気株式会社 低位相差差動バッファ
US7322645B2 (en) * 2003-09-29 2008-01-29 Roizen Forrest L Bicycle seat rail clamping shafts and mounting systems
US7378876B2 (en) * 2006-03-14 2008-05-27 Integrated Device Technology, Inc. Complementary output inverter

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4291247A (en) * 1977-12-14 1981-09-22 Bell Telephone Laboratories, Incorporated Multistage logic circuit arrangement
US4425516A (en) * 1981-05-01 1984-01-10 Zytrex Corporation Buffer circuit and integrated semiconductor circuit structure formed of bipolar and CMOS transistor elements
US4495426A (en) * 1981-12-24 1985-01-22 Texas Instruments Incorporated Low power inverter circuit
US4479216A (en) * 1982-12-22 1984-10-23 At&T Bell Laboratories Skew-free clock circuit for integrated circuit chip
JPS60142618A (ja) * 1983-12-28 1985-07-27 Hitachi Ltd 入力バツフア回路
JPH07107973B2 (ja) * 1984-03-26 1995-11-15 株式会社日立製作所 スイツチング回路
US4625126A (en) * 1984-06-29 1986-11-25 Zilog, Inc. Clock generator for providing non-overlapping clock signals
US4618786A (en) * 1984-08-13 1986-10-21 Thomson Components - Mostek Corporation Precharge circuit for enhancement mode memory circuits
JPS6159909A (ja) * 1984-08-30 1986-03-27 Nippon Telegr & Teleph Corp <Ntt> 相補性信号形成回路
US4678940A (en) * 1986-01-08 1987-07-07 Advanced Micro Devices, Inc. TTL compatible merged bipolar/CMOS output buffer circuits
US4649295A (en) * 1986-01-13 1987-03-10 Motorola, Inc. BIMOS logic gate
US4701642A (en) * 1986-04-28 1987-10-20 International Business Machines Corporation BICMOS binary logic circuits

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Publication number Publication date
JPS62230221A (ja) 1987-10-08
EP0239762B1 (en) 1991-05-08
US4783604A (en) 1988-11-08
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KR870009528A (ko) 1987-10-27
JPH052014B2 (ko) 1993-01-11
DE3769822D1 (de) 1991-06-13
EP0239762A2 (en) 1987-10-07

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