KR870009528A - 버퍼회로 - Google Patents

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KR870009528A
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마사지 우에노
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와타리 스기이치로
가부시키 가이샤 도시바
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Abstract

내용 없음

Description

버퍼회로
본 내용은 요부공개 건이므로 전문내용을 수록하지 않았음
제2도는 본 발명의 일실시예에 따른 버퍼회로의 개략구성도.
제4도는 제 2도의 회로를 실제적으로 나타낸 버퍼회로도.

Claims (5)

  1. 제1 및 제2의 공급전원터미날과 제1 및 제2의 출력노드와:
    입력신호를 받아 제1, 제2, 제3의 출력터미날로부터 상기 입력신호의 반전된 신호를 발생하는 제1의 인버터회로(23,26,29):
    상기 제1의 인버터회로의 제1 및 제3의 출력터미날의 신호를 받아 상기 제1, 제3의 출력터미날신호의 반전신호를 발생하는 제2의 인버터회로(35,39):
    일단이 제1의 공급전원터미날에 연결되고, 타단이 상기 제1의 인버터회로의 제2,제3의 출력터미날에 연결되며, 배이스가 상기 제1의 인버터회로(23,26,29)의 제1의 출력터미날에 공통으로 연결된 제1, 제2의 바이폴라트랜지스터(30,31):
    일단이 제1의 공급전원터미날에 연결되며, 타단이 상기 제2의 인버터회로의 제2의 출력터미날에 연결되며, 베이스가 상기 제2의 인버터회로의 제1의 출력터미날에 연결된 제3의 바이폴라트랜지스터(43):
    상기 제1의 공급전원터미날과 제1, 제2의 출력노드사이에 각각 연결되어 상기 제1의 인버터회로(23,26,29)의 제1의 출력터미날과 제2의 인버터회로(35,39)의 제1의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제1, 제2의 바이폴라트랜지스터회로(44,49 및 32,53):
    상기 제1, 제2의 출력노드와 제2의 공급전원터미날 사이에 각각 연결되어 상기 제1의 인버터회로(23,26,29)의 제3의 출력터미날과 상기 제2의 인버터회로(35,39)의 제2의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제1, 제2의 MOS 트랜지스터(41,47) 및 상기 제 1,제2의 MOS트랜지스터(41,47)와 제2의 공급전원 사이에 각각 연결되어 상기 제1의 인버터회로(23,26,29)의 제2의 출력터미날과 제2의 인버터회로(35,29)의 제1의 출력터미날과 제2의 인버터회로(35,39)의 제1의 출력터미날로부터 출력되는 출력신호에 따라 비도전상태로 제어되는 제3,제4의 MOS 트랜지스터(45A,36A)로 구성되어 상기 제1, 제2의 출력노드로부터 상기 입력신호와 입력신호의 반전신호가 출력되는 것을 특징으로 하는 버퍼회로.
  2. 제1항에 있어서, 상기 제1의 인버터회로는 상기 입력신호를 반전하여 제3의 출력터미날로부터 출력신호를 발생하는 제1-제3의 CMOS 인버터(23,26,29)로 이루어진 것을 특징으로 하는 버퍼회로.
  3. 제1항 또는 제2항에 있어서, 상기 제2의 인버터회로는 상기 제1의 인버터회로(23,26,29)의 제1의 출력터미날로 출력되는 출력신호를 반전하여 제1의 출력터미날로 부터 출력신호를 발생하는 제4의 CMOS 인버터(35)와 상기 제1의 인버터회로(23,26,29)의 제3의 출력터미날로부터 출력신호를 발생하는 제5의 CMOS 인버터(39)로 이루어진 것을 특징으로 하는 버퍼회로.
  4. 제1항, 제2항 또는 제3항에 있어서, 제1 및 제2의 출력노드와 제2의 공급전원터미날 사이에 각각 연결된 제4, 제5의 바이폴라트랜지스터(52,56)와, 일단이 제1의 출력노드에, 타단이 제1의 공급전원터미날에 연결된 상기 제4의 바이폴라트랜지스터(52)의 베이스에 각각 연결된 제5,제6의 MOS트랜지스터(42,45B) 및 일단이 제2의 출력노드에, 타단이 제2의 공급전원터미날에 연결된 상기 제5의 바이폴라트랜지스터(56)의 베이스에 각각 연결된 제7, 제8 의 MOS트랜지스터(48,36B)가 추가되고, 상기 제5-제8의 MOS트랜지스터(42,45B,48,36B)는 상기 제1의 인버터회로(23,26,29)의 제3의 출력터미날과 상기 제2의 인버터회로(35,39)의 제1, 제2의 출력터미날 및 상기 제1의 인버터회로(23,26,29)의 제2의 출력터미날에 연결된 것을 특징으로 하는 버퍼회로.
  5. 제1항내지 제4항에 있어서, 상기 제1,제2의 바이폴라트랜지스터회로는 각각 다링톤 접속된 2개의 바이폴라트랜지스터(44,49 및 32,53)로 된 것을 특징으로 하는 버퍼회로.
    ※ 참고사항 : 최초출원 내용에 의하여 공개하는 것임.
KR1019870002951A 1986-03-31 1987-03-30 버퍼회로 KR910001882B1 (ko)

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JP72904 1986-03-31
JP61-72904 1986-03-31
JP61072904A JPS62230221A (ja) 1986-03-31 1986-03-31 バツフア回路

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KR870009528A true KR870009528A (ko) 1987-10-27
KR910001882B1 KR910001882B1 (ko) 1991-03-28

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