JPH01184694A - 信号線切り替え回路 - Google Patents
信号線切り替え回路Info
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- JPH01184694A JPH01184694A JP63002531A JP253188A JPH01184694A JP H01184694 A JPH01184694 A JP H01184694A JP 63002531 A JP63002531 A JP 63002531A JP 253188 A JP253188 A JP 253188A JP H01184694 A JPH01184694 A JP H01184694A
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- Japan
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- data bus
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- 238000010586 diagram Methods 0.000 description 4
- 230000000694 effects Effects 0.000 description 2
- 230000003068 static effect Effects 0.000 description 2
- 230000003321 amplification Effects 0.000 description 1
- 238000003491 array Methods 0.000 description 1
- 238000000034 method Methods 0.000 description 1
- 238000003199 nucleic acid amplification method Methods 0.000 description 1
- 101150088783 qprt gene Proteins 0.000 description 1
- 239000004065 semiconductor Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H04—ELECTRIC COMMUNICATION TECHNIQUE
- H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
- H04L7/00—Arrangements for synchronising receiver with transmitter
- H04L7/04—Speed or phase control by synchronisation signals
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
- G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
- G11C7/1006—Data managing, e.g. manipulating data before writing or reading out, data bus switches or control circuits therefor
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C11/00—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor
- G11C11/21—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements
- G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
- G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
- G11C11/41—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming static cells with positive feedback, i.e. cells not needing refreshing or charge regeneration, e.g. bistable multivibrator or Schmitt trigger
- G11C11/413—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing, timing or power reduction
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
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- Computer Networks & Wireless Communication (AREA)
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- Semiconductor Memories (AREA)
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
（概要〕
複数のローカル・データ・バスのうちの一組を選択して
データを共通データ・バスに転送するのに用いる信号線
切り替え回路の改良に関し、バイポーラ・トランジスタ
とＭＩＳトランジスタとを併用することで高速化した信
号線切り替え回路を提供することを目的とし、 オン・オフ制御の為の信号が加えられるべきゲートが共
通接続されていると共にソースが共通接続され且つ何れ
か一方のド゛レインにローカル・データ・バスが接続さ
れ他方のドレインに共通データ・バスが接続された一導
電型ＭＩＳトランジスタ及び反対導電型Ｍｉｓ）ランジ
スタと、前記−方のドレイン及びローカル・データ・バ
スがペースに接続されると共にエミッタが前記ソースの
共通接続点に接続され且つコレクタが正側電源に接続さ
れたバイポーラ・トランジスタとを備えるよう構成する
。
データを共通データ・バスに転送するのに用いる信号線
切り替え回路の改良に関し、バイポーラ・トランジスタ
とＭＩＳトランジスタとを併用することで高速化した信
号線切り替え回路を提供することを目的とし、 オン・オフ制御の為の信号が加えられるべきゲートが共
通接続されていると共にソースが共通接続され且つ何れ
か一方のド゛レインにローカル・データ・バスが接続さ
れ他方のドレインに共通データ・バスが接続された一導
電型ＭＩＳトランジスタ及び反対導電型Ｍｉｓ）ランジ
スタと、前記−方のドレイン及びローカル・データ・バ
スがペースに接続されると共にエミッタが前記ソースの
共通接続点に接続され且つコレクタが正側電源に接続さ
れたバイポーラ・トランジスタとを備えるよう構成する
。
本発明は、複数のローカル・データ・バスのうちの一組
を選択してデータを共通データ・バスに転送するのに用
いる信号線切り替え回路の改良に関する。
を選択してデータを共通データ・バスに転送するのに用
いる信号線切り替え回路の改良に関する。
（従来の技術〕
従来、例えばスタティック・ランダム・アクセス・メモ
リ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｓｓｓ
ｍｅｍｏｒｙ：ＳＲＡＭ）に於いて、低消費電力化や
高速化を狙いとしてセル・アレイを分割することが行わ
れている。
リ（ｓｔａｔｉｃ ｒａｎｄｏｍ ａｃｃｓｓｓ
ｍｅｍｏｒｙ：ＳＲＡＭ）に於いて、低消費電力化や
高速化を狙いとしてセル・アレイを分割することが行わ
れている。
その場合、複数のローカル・データ・バスのうちの一組
を選択してデータを共通データ・バスに転送することが
必要となり、該選択にはトランスファ・ゲート回路が用
いられる。
を選択してデータを共通データ・バスに転送することが
必要となり、該選択にはトランスファ・ゲート回路が用
いられる。
第２図は前記のような場合に用いられる信号線切り替え
回路の従来例を表す要部回路図である。
回路の従来例を表す要部回路図である。
図に於いて、ＭＣはメモリ・セル、ＴＧ、はビット線と
ローカル・データ・バスとを接続或いは遮断する為のト
ランスファ・ゲート回路、ＤＢＩ 。
ローカル・データ・バスとを接続或いは遮断する為のト
ランスファ・ゲート回路、ＤＢＩ 。
■丁、、ＤＢ！ 、ＴＴｔ ・−・・はロニカル・デ
ータ・バス、ＴＯ，、ＴＧ、 ・・・・はローカル・
データ・バスと共通データ・バスとを接続或いは遮断す
る為のトランスファ・ゲート回路、ＤＢ。
ータ・バス、ＴＯ，、ＴＧ、 ・・・・はローカル・
データ・バスと共通データ・バスとを接続或いは遮断す
る為のトランスファ・ゲート回路、ＤＢ。
ＤＢは共通データ・バス、ＳＡはセンス増幅器、ＯＢは
データ出カバソファ回路、ＣＡ ｔはコラム・セレクト
信号、Ｂ Ｓｌ 、Ｂ Ｓ！ ・・・・ハトランスフ
ァ・ゲート回路ＴＧ、、ＴＧオ ・・・・の選択信号を
それぞれ示している。
データ出カバソファ回路、ＣＡ ｔはコラム・セレクト
信号、Ｂ Ｓｌ 、Ｂ Ｓ！ ・・・・ハトランスフ
ァ・ゲート回路ＴＧ、、ＴＧオ ・・・・の選択信号を
それぞれ示している。
この信号線切り替え回路に於いては、例えば、トランス
ファ・ゲート回路Ｔ Ｇ ｔ は選択信号ＢＳ＋が入力
されることでオンとなり、ローカル・データ・バスＤＢ
、及びＴｌ、が共通データ・バスＤＢ及び１丁と導通し
、例えばメモリ・セルＭＣＩのデータが共通データ・バ
スＤＢ及び１丁に転送されるものであり、同様に選択信
号ＢＳ、 ・・・・が入力されることで、ローカル・
データ・バスＤ Ｂ を及びｆ５″Ｔ２ ・・・・な
どが共通データ・バスＤＢ及び１丁 と選択的に導通さ
れるようになっている。
ファ・ゲート回路Ｔ Ｇ ｔ は選択信号ＢＳ＋が入力
されることでオンとなり、ローカル・データ・バスＤＢ
、及びＴｌ、が共通データ・バスＤＢ及び１丁と導通し
、例えばメモリ・セルＭＣＩのデータが共通データ・バ
スＤＢ及び１丁に転送されるものであり、同様に選択信
号ＢＳ、 ・・・・が入力されることで、ローカル・
データ・バスＤ Ｂ を及びｆ５″Ｔ２ ・・・・な
どが共通データ・バスＤＢ及び１丁 と選択的に導通さ
れるようになっている。
第２図に見られる信号線切り替え回路に於いては、トラ
ンスファ・ゲート回路Ｔ Ｇ ｒ 、 Ｔ Ｇ ｚなど
を構成しているトランジスタが全てＭｉｓ（ｍｓｅａｌ
１ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ｌ−ランジスタであることから、その抵抗値が大き
く、オーバ・ドライブ電圧が小さい為、ローカル・デー
タ・バスＤＢ、及び■丁丁などから共通データ・バスＤ
Ｂ及び丁丁ヘケータを転送するのに時間がかかる旨の問
題がある。
ンスファ・ゲート回路Ｔ Ｇ ｒ 、 Ｔ Ｇ ｚなど
を構成しているトランジスタが全てＭｉｓ（ｍｓｅａｌ
１ｎｓｕｌａｔｏｒ ｓｅｍｉｃｏｎｄｕｃｔｏ
ｒ）ｌ−ランジスタであることから、その抵抗値が大き
く、オーバ・ドライブ電圧が小さい為、ローカル・デー
タ・バスＤＢ、及び■丁丁などから共通データ・バスＤ
Ｂ及び丁丁ヘケータを転送するのに時間がかかる旨の問
題がある。
本発明は、バイポーラ・トランジスタとＭＩＳトランジ
スタとを併用することで高速化した信号線切り替え回路
を提供しようとする。
スタとを併用することで高速化した信号線切り替え回路
を提供しようとする。
本発明の信号線切り替え回路では、オン・オフ制御の為
の信号（例えば選択信号ＢＳ、、 Ｂｓｓ・・・・）
が加えられるべきゲートが共通接続されていると共にソ
ースが共通接続され且つ何れか一方のドレインにローカ
ル・データ・バス（例えばローカル・データ・バスＤＢ
Ｉ 、ＴＴ、・・・・）が接続され他方のドレインに共
通データ・バス（例えば共通データ・バスＤＢ及びＴＴ
）が接続された一導電型ＭＩＳ）ランジスタ及び反対導
電型ＭＩＳトランジスタ（例えばｎチャネル・トランジ
スタＱＮ、及びｐチャネル・トランジスタＱＰ＋＋）と
、前記一方のドレイン及びローカル・データ・バスがベ
ースに接続されると共にエミッタが前記ソースの共通接
続点に接続され且つコレクタが正側電源に接続されたバ
イポーラ・トランジスタ（例えばバイポーラ・トランジ
スタＱＢＩＩ）とを備えている。
の信号（例えば選択信号ＢＳ、、 Ｂｓｓ・・・・）
が加えられるべきゲートが共通接続されていると共にソ
ースが共通接続され且つ何れか一方のドレインにローカ
ル・データ・バス（例えばローカル・データ・バスＤＢ
Ｉ 、ＴＴ、・・・・）が接続され他方のドレインに共
通データ・バス（例えば共通データ・バスＤＢ及びＴＴ
）が接続された一導電型ＭＩＳ）ランジスタ及び反対導
電型ＭＩＳトランジスタ（例えばｎチャネル・トランジ
スタＱＮ、及びｐチャネル・トランジスタＱＰ＋＋）と
、前記一方のドレイン及びローカル・データ・バスがベ
ースに接続されると共にエミッタが前記ソースの共通接
続点に接続され且つコレクタが正側電源に接続されたバ
イポーラ・トランジスタ（例えばバイポーラ・トランジ
スタＱＢＩＩ）とを備えている。
前記手段を採ることに依り、ローカル・データ・バスの
データは、バイポーラ・トランジスタで電流増幅されて
からＭＩＳトランジスタからなるスイッチング回路を経
て共通データ・バスに転送されるので、共通データ・バ
ス等は大電流でチャージ・アップされることになり、従
って、データの転送時間は極めて短くなって飛躍的に高
速化される。
データは、バイポーラ・トランジスタで電流増幅されて
からＭＩＳトランジスタからなるスイッチング回路を経
て共通データ・バスに転送されるので、共通データ・バ
ス等は大電流でチャージ・アップされることになり、従
って、データの転送時間は極めて短くなって飛躍的に高
速化される。
第１図は本発明一実施例の要部回路説明図を表し、第２
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて用いた記号と同記号は同部分を示すか或いは
同じ意味を持つものとする。
図に於いて、ＱＢ、Ｉ及びＱＢｌはバイポーラ・トラン
ジスタ、ＱＮＩｌ及びＱＮＩｆｆｉはｎチャネル・トラ
ンジスタ、Ｑ Ｐ ＋ ＋及びＱＰｒｔはｐチャネル・
トランジスタ、ＱＢ□及びＱＢｔｔはバイポーラ・トラ
ンジスタ、Ｑ Ｎ ！ ｌ及びＱ Ｎ ｚ ｚはｎチャ
ネル・トランジスタ、ＱＰｇ＋及びＱＰＩＩはｐチャネ
ル・トランジスタ、ＰＤはプル・ダウン回路、ＶＣＣは
正側電源電圧、■、は固定電圧（例えば電源電圧）をそ
れぞれ示している。
ジスタ、ＱＮＩｌ及びＱＮＩｆｆｉはｎチャネル・トラ
ンジスタ、Ｑ Ｐ ＋ ＋及びＱＰｒｔはｐチャネル・
トランジスタ、ＱＢ□及びＱＢｔｔはバイポーラ・トラ
ンジスタ、Ｑ Ｎ ！ ｌ及びＱ Ｎ ｚ ｚはｎチャ
ネル・トランジスタ、ＱＰｇ＋及びＱＰＩＩはｐチャネ
ル・トランジスタ、ＰＤはプル・ダウン回路、ＶＣＣは
正側電源電圧、■、は固定電圧（例えば電源電圧）をそ
れぞれ示している。
図から明らかなように、本実施例に於いては、バイポー
ラ・トランジスタＱ Ｂ ｒ ｒ 、 Ｑ Ｂ ＋
ｔ・・・・をエミッタ・ホロワ接続してあり、例えば、
ローカル・データ・バスＤＢＩをバイポーラ・トランジ
スタＱＢ、のベース及びｎチャネル・トランジスタＱ
Ｎ ＋ ＋のドレインに接続し、エミッタをｎチャネル
・トランジスタＱＮ、、のソースとｐチャネル・トラン
ジスタＱ Ｐ ｒ ＋のソースとの接続点に接続し、ｐ
チャネル・トランジスタＱＰ、、のドレインを共通デー
タ・バスＤＢに接続してあり、また、ローカル・データ
・バスＤＢ意をバイポーラ・トランジスタＱ Ｂ ｒ
ｔのベース及びｎチャネル・トランジスタＱＮｌ！のド
レインに接続し、エミッタをｎチャネル・トランジスタ
ＱＮｌのソースとｐチャネル・トランジスタＱＰ、ｆｆ
ｉのソースとの接続点に接続し、ｐチャネル・トランジ
スタＱＰ１ｇのドレインを共通データ・バス１丁に接続
しである。尚、他のトランスファ・ゲート回路も、前記
と同様な接続を行うものとする。
ラ・トランジスタＱ Ｂ ｒ ｒ 、 Ｑ Ｂ ＋
ｔ・・・・をエミッタ・ホロワ接続してあり、例えば、
ローカル・データ・バスＤＢＩをバイポーラ・トランジ
スタＱＢ、のベース及びｎチャネル・トランジスタＱ
Ｎ ＋ ＋のドレインに接続し、エミッタをｎチャネル
・トランジスタＱＮ、、のソースとｐチャネル・トラン
ジスタＱ Ｐ ｒ ＋のソースとの接続点に接続し、ｐ
チャネル・トランジスタＱＰ、、のドレインを共通デー
タ・バスＤＢに接続してあり、また、ローカル・データ
・バスＤＢ意をバイポーラ・トランジスタＱ Ｂ ｒ
ｔのベース及びｎチャネル・トランジスタＱＮｌ！のド
レインに接続し、エミッタをｎチャネル・トランジスタ
ＱＮｌのソースとｐチャネル・トランジスタＱＰ、ｆｆ
ｉのソースとの接続点に接続し、ｐチャネル・トランジ
スタＱＰ１ｇのドレインを共通データ・バス１丁に接続
しである。尚、他のトランスファ・ゲート回路も、前記
と同様な接続を行うものとする。
本実施例に於いて、データの転送を行うには、例えば、
選択信号ＢＳＩを“Ｌ”レベルとし、ｎチャネル・トラ
ンジスタＱ Ｎ Ｉｒ並びにＱＮＩ！を゛オフとし、ま
た、ｐチャネル・トランジスタＱ Ｐ ■並びにＱＰ、
ｔをオンとすると、ローカル・データ・バスＤＢ、並び
にＩｒ、のデータは、バイポーラ・トランジスタＱＢ、
並びにＱＢＩＩのベース→エミッタ→ｐチャネル・トラ
ンジスタＱＰ、、並びにＱＰ、、を介して電流増幅され
たものが直ちに共通データ・バスＤＢ並びに■丁に現れ
る。この場合、プル・ダウン回路ＰＤは、前記電流を引
き込む役割を果たすことは云うまでもない。
選択信号ＢＳＩを“Ｌ”レベルとし、ｎチャネル・トラ
ンジスタＱ Ｎ Ｉｒ並びにＱＮＩ！を゛オフとし、ま
た、ｐチャネル・トランジスタＱ Ｐ ■並びにＱＰ、
ｔをオンとすると、ローカル・データ・バスＤＢ、並び
にＩｒ、のデータは、バイポーラ・トランジスタＱＢ、
並びにＱＢＩＩのベース→エミッタ→ｐチャネル・トラ
ンジスタＱＰ、、並びにＱＰ、、を介して電流増幅され
たものが直ちに共通データ・バスＤＢ並びに■丁に現れ
る。この場合、プル・ダウン回路ＰＤは、前記電流を引
き込む役割を果たすことは云うまでもない。
さて、データの転送を禁止する場合には、例えば、選択
信号ＢＳ、をＨ”レベルとし、ｎチャネル・トランジス
タＱ Ｎ ｒ ＋並びにＱ Ｎ ｒ ＊をオンとし、ま
た、ｐチャネル・トランジスタＱＰ、、並びにＱＰ、、
をオフとすると、バイポーラ・トランジスタＱ Ｂ ＋
＋並びにＱＢ、！は、それ等のベース・エミッタが短
絡されてオフとなり、ローカル・データ・バスＤＢ、並
びに■丁、からのデータは完全に遮断される。
信号ＢＳ、をＨ”レベルとし、ｎチャネル・トランジス
タＱ Ｎ ｒ ＋並びにＱ Ｎ ｒ ＊をオンとし、ま
た、ｐチャネル・トランジスタＱＰ、、並びにＱＰ、、
をオフとすると、バイポーラ・トランジスタＱ Ｂ ＋
＋並びにＱＢ、！は、それ等のベース・エミッタが短
絡されてオフとなり、ローカル・データ・バスＤＢ、並
びに■丁、からのデータは完全に遮断される。
本発明に依る信号線切り替え回路に於いては、ローカル
・データ・バスのデータを電流増幅する為のバイポーラ
・トランジスタと、そのバイポーラ・トランジスタから
の電流増幅されたデータを共通データ・バスに転送した
り、或いは、電流増幅及びデータ転送を禁止したりする
ＭＩＳトランジスタとでトランスファ・ゲート回路を構
成している。
・データ・バスのデータを電流増幅する為のバイポーラ
・トランジスタと、そのバイポーラ・トランジスタから
の電流増幅されたデータを共通データ・バスに転送した
り、或いは、電流増幅及びデータ転送を禁止したりする
ＭＩＳトランジスタとでトランスファ・ゲート回路を構
成している。
前記構成を採ることに依り、ローカル・データ・バスの
データは、バイポーラ・トランジスタで電流増幅されて
からＭＯＳ）ランジスタからなるスイッチング回路を経
て共通データ・バスに転送されるので、共通データ・バ
ス等は大電流でチャージ・アップされることになり、従
って、データの転送時間は極めて短くなって飛躍的に高
速化される。
データは、バイポーラ・トランジスタで電流増幅されて
からＭＯＳ）ランジスタからなるスイッチング回路を経
て共通データ・バスに転送されるので、共通データ・バ
ス等は大電流でチャージ・アップされることになり、従
って、データの転送時間は極めて短くなって飛躍的に高
速化される。
第１図は本発明一実施例の要部回路説明図、第２図は従
来例の要部回路説明図をそれぞれ表している。 図に於いて、ＤＢ＋、丁も、ＤＢ、、Ｄ丁。 」・・はローカル・データ・バス、ＤＢ、ＤＢは共通デ
ータ・バス、ＳＡはセンス増幅器、ＢＳ、。 ＢＳ！ ・・・はトランスファ・ゲート回路の選択信号
、ＱＢＩＩ及びＱＢ、！はバイポーラ・トランジスタ、
Ｑ Ｎ ｒ ＋及びＱＮ、！はｎチャネル・トランジス
タ、ＱＰＩＩ及びＱＰＩｔはｐチャネル・トランジスタ
、ＱＢ！、及びＱＢｔｔはバイポーラ・トランジスタ、
ＱＮＩｌ及びＱＮｇ冨はｎチャネル・トランジスタ、Ｑ
Ｐｔ、及びＱＰｇｘはｐチャネル・トランジスタ、ＰＤ
はプル・ダウン回路、ＶＣＣは正側電源電圧、ｖｌは固
定電圧をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
来例の要部回路説明図をそれぞれ表している。 図に於いて、ＤＢ＋、丁も、ＤＢ、、Ｄ丁。 」・・はローカル・データ・バス、ＤＢ、ＤＢは共通デ
ータ・バス、ＳＡはセンス増幅器、ＢＳ、。 ＢＳ！ ・・・はトランスファ・ゲート回路の選択信号
、ＱＢＩＩ及びＱＢ、！はバイポーラ・トランジスタ、
Ｑ Ｎ ｒ ＋及びＱＮ、！はｎチャネル・トランジス
タ、ＱＰＩＩ及びＱＰＩｔはｐチャネル・トランジスタ
、ＱＢ！、及びＱＢｔｔはバイポーラ・トランジスタ、
ＱＮＩｌ及びＱＮｇ冨はｎチャネル・トランジスタ、Ｑ
Ｐｔ、及びＱＰｇｘはｐチャネル・トランジスタ、ＰＤ
はプル・ダウン回路、ＶＣＣは正側電源電圧、ｖｌは固
定電圧をそれぞれ示している。 特許出願人 富士通株式会社 代理人弁理士 相 谷 昭 司 代理人弁理士 渡 邊 弘 −
Claims (1)
- 【特許請求の範囲】 オン・オフ制御の為の信号が加えられるべきゲートが共
通接続されていると共にソースが共通接続され且つ何れ
か一方のドレインにローカル・データ・バスが接続され
他方のドレインに共通データ・バスが接続された一導電
型ＭＩＳトランジスタ及び反対導電型ＭＩＳトランジス
タと、 前記一方のドレイン及びローカル・データ・バスがベー
スに接続されると共にエミッタが前記ソースの共通接続
点に接続され且つコレクタが正側電源に接続されたバイ
ポーラ・トランジスタとを備えてなることを特徴とする
信号線切り替え回路。
Priority Applications (4)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63002531A JPH01184694A (ja) | 1988-01-11 | 1988-01-11 | 信号線切り替え回路 |
| US07/291,031 US4876467A (en) | 1988-01-11 | 1988-12-28 | Transfer circuit for signal lines |
| EP89300051A EP0325344B1 (en) | 1988-01-11 | 1989-01-05 | Transfer circuit for signal lines |
| KR1019890000161A KR920008054B1 (ko) | 1988-01-11 | 1989-01-09 | 신호라인에 대한 전송회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63002531A JPH01184694A (ja) | 1988-01-11 | 1988-01-11 | 信号線切り替え回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH01184694A true JPH01184694A (ja) | 1989-07-24 |
Family
ID=11531964
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63002531A Pending JPH01184694A (ja) | 1988-01-11 | 1988-01-11 | 信号線切り替え回路 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US4876467A (ja) |
| EP (1) | EP0325344B1 (ja) |
| JP (1) | JPH01184694A (ja) |
| KR (1) | KR920008054B1 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5134319A (en) * | 1990-01-10 | 1992-07-28 | Fujitsu Limited | Bicmos differential amplifier having improved switching speed |
Family Cites Families (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5570993A (en) * | 1978-11-24 | 1980-05-28 | Hitachi Ltd | Memory circuit |
| JPS62230221A (ja) * | 1986-03-31 | 1987-10-08 | Toshiba Corp | バツフア回路 |
| JPS63209220A (ja) * | 1987-02-26 | 1988-08-30 | Toshiba Corp | インバ−タ回路 |
-
1988
- 1988-01-11 JP JP63002531A patent/JPH01184694A/ja active Pending
- 1988-12-28 US US07/291,031 patent/US4876467A/en not_active Expired - Fee Related
-
1989
- 1989-01-05 EP EP89300051A patent/EP0325344B1/en not_active Expired - Lifetime
- 1989-01-09 KR KR1019890000161A patent/KR920008054B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| EP0325344A2 (en) | 1989-07-26 |
| KR920008054B1 (ko) | 1992-09-22 |
| KR890012468A (ko) | 1989-08-26 |
| EP0325344B1 (en) | 1994-03-09 |
| US4876467A (en) | 1989-10-24 |
| EP0325344A3 (en) | 1992-02-26 |
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