JP3085380B2 - 半導体メモリ - Google Patents

Description

【発明の詳細な説明】 〔産業上の利用分野〕 本発明はスタテイツク型半導体メモリに係り、特に高
速動作および低消費電力に好適なセンス回路技術に関す
る。

〔従来の技術〕

従来、スタテイツク型半導体メモリのセンス回路につ
いては、アイ・エス・エス・シー・シー86,ダイジエス
ト オブ テクニカル ペーパーズ（1986年）第208頁
から第209頁（ISSCC86,Digest of Technical Papers（1
986）,pp208−209）、および、アイ・イー・イー・イ
ー，ジヤーナル オブ ソリツドステートサーキツツ、
エス シー21,（1986年）第692頁から第703頁（IEEE,Jo
ural of Solid State Circuits,SC−21（1986年）,pp69
2−703）において論じられている。

一方、本願発明者はスタテツク型半導体メモリの開発
目標を１メガビツト以上の大きな記憶容量、40ナノセカ
ンド以下のアクセス時間という高速動作、0.5ワツト以
下の動作時消費電力と言う低消費電力化に設定した。

スタテック型半導体メモリの高速動作に関し、アドレ
ス信号の変化に応答してイコライズを行なう技術が特開
昭62−65289号公報および特開昭62−65290号公報、特開
昭62−65291号公報に開示されており、また低消費電力
化に関し、アドレス信号の変化に応答してセンスアンプ
の動作を制御する技術が特開昭61−165884号公報に開示
されている。

しかしながら、これらの従来技術では、高速かつ低消
費電力のメモリ装置を得るためのイコライズ手段とセン
スアンプとの双方を制御することについては何ら開示さ
れておらず、上述した開発目標を達成するための工夫が
十分になされていなかった。

〔発明が解決しようとする課題〕

第３図は本発明者によつて出願前に検討されたスタテ
イツク型メモリを示している。同図で１はメモリセル、
２はワード線、３は所定のビツト線対（群）４を選択的
に第１のデータバス線対（群）５に接続するためのカラ
ムスイツチ、７は初段センスアンプ、８は後段センスア
ンプ、５′は８の出力対（群）をメインアンプ11に伝送
するための第２のデータバス線対（群）、12は出力バツ
フア、18は信号出力端子、20は12に内蔵されたデータラ
ツチ回路、10はイコライズ回路を表わす。

第３図のメモリにおいては、センスアンプ7,8（群）
出力が直接第２のデータバス線対５′（群）に接続され
ているため、センスアンプ動作時間を動作サイクル初期
時のみとし増幅された信号を出力バツフア回路12内でラ
ツチ回路20によりラツチする必要がある。この場合、ア
ンプ7,8,11のオフセツト等に起因する誤情報のラツチを
避けるためラツチには十分な時間余裕が必要となり高速
動作に好適でないという問題があつた。

また、センスアンプ７の出力より後段の相補信号間の
イコライズに関しては全く考慮されておらず、初段セン
スアンプ７の相補入力信号線対間のイコライズ10を元に
順次メインアンプ（11）出力線対までのイコライズを行
なう方式のため系のイコライズ完了までに長時間を要し
高速動行に好適でないという問題が本発明者の検討によ
り明らかとされた。

本発明は上記の如き本発明者の検討結果を基にしてな
されたものであり、その目的とするところは大記憶容
量、高速動作および低消費電力のスタテイツク型半導体
メモリを提供することにある。

〔課題を解決するための手段〕

上記目的を達成するため、本発明によるスタテイツク
型半導体メモリは、 （１）それぞれ複数のメモリセルと、複数の相補ビツト
ライン対と、第１相補データバスライン対と、該複数の
相補ビツトライン対と該第１相補データバスライン対と
の間に接続された第１スイツチング手段と、該第１相補
データバスライン対上の相補信号に応答する第１増幅手
段とを有し、該複数の相補ビツトライン対のそれぞれが
該複数のメモリセルの選択された群に接続されてなる複
数のメモリマツトと、 （２）第２相補データバスライン対と、 （３）該第１増幅手段の相補出力と該第２相補データバ
スライン対との間に接続された第２スイツチング手段
と、 （４）該第２相補データバスライン上の相補信号に応答
する第２増幅手段と、 （５）該第２増幅手段の相補出力に応答して出力信号を
生成する第３増幅手段と、 （６）第１制御信号に応答して該第１増幅手段の相補入
力のレベル差を縮小する第１イコライズ手段と、 （７）第２制御信号に応答して該第２増幅手段の相補入
力のレベル差を縮小する第２イコライズ手段と、 （８）第３制御信号に応答して該第３増幅手段の相補入
力のレベル差を縮小する第３イコライズ手段とを具備し
てなり、 該第１増幅手段の動作は第４制御信号により制御さ
れ、 該第２増幅手段の動作は第５制御信号により制御さ
れ、 該複数のメモリセルから選択されたひとつのメモリセ
ルをアクセスするために該スタテツク型半導体メモリに
アドレス信号が供給され、 該アドレス信号のレベルの変化に応答して該第1,第２
および第３制御信号のレベルは該第1,第２および第３イ
コライズ手段のレベル差縮小動作が実行される如き値に
設定され、その後該第1,第２および第３制御信号のレベ
ルは該第1,第２および第３イコライズ手段の該レベル差
縮小動作が解消される如き値に設定され、 該アドレス信号の該レベルの該変化に応答して該第４
および第５制御信号のレベルは該第１および第２増幅手
段が高増幅利得状態で動作する如き値に設定され、その
後該第４および第５制御信号のレベルは該第１および第
２増幅手段が低消費電力状態で動作する如き値に設定さ
れることを特徴とする。

〔作用〕

アドレス信号のレベル変化に応答して、メモリセルの
選択的アクセス動作が開始される。この選択的アクセス
動作は、レベル変化後のアドレス信号のデコードにより
ロウアドレス系のワード線選択とカラム系のカラム選択
とにより実行される。このカラム選択は、該第１および
第２スイツチング手段により実行される。

この選択的アクセス動作の初期の間には、該第１、第
２および第３イコライズ手段のレベル差縮小動作が実行
される。周知のように、メモリセルからは“1"（ハイ）
又は“0"（ロウ）のデジタル情報が読み出され、この読
み出しデジタル情報に基づいてセンス用多段増幅手段の
各相補入力のレベルが確定する。現在の読み出しデジタ
ル情報がそれ以前の読み出しデジタル情報と反転の関係
となる場合がある。この場合、センス用多段増幅手段の
各相補入力の一方と他方とはそれぞれ“1"レベルから
“0"レベル、“0"レベルから“1"レベルに変化する。該
第1,第２および第３イコライズ手段は、センス用多段増
幅手段の各相補入力の一方と他方とを“1"レベルと“0"
レベルとの間の中間レベルに設定するので、上記の反転
情報読み出しを高速で実行することができる。

該第1,第２および第３イコライズ手段の該レベル差縮
小動作が解消される以前からセンス用多段増幅手段は高
増幅利得状態に制御されている。該レベル差縮小動作が
解消されると、選択的アクセス動作の中間期間が初ま
り、該レベル差縮小動作解消後に選択されたメモリセル
からの読み出し情報は高増幅利得状態のセンス用多段増
幅手段により高速増幅される。

該高速増幅の終了後にセンス用多段増幅手段を高増幅
利得状態に維持することは、消費電力の点が好しくな
い。また、消費電力低減のためには高速増幅の終了後に
センス用多段増幅手段の動作を停止することが有効であ
るが、この場合は高速増幅終了後の情報読み出し出力が
消失する。従つて、高速増幅の終了後の選択的アクセス
動作の終期の間には、高速増幅による情報読み出し出力
が消失されることがなく保持されるように、センス用多
段増幅手段は低消費電力状態に制御される。

また、１メガビツト以上の大記憶容量にもかかわら
ず、選択されたひとつのメモリセルからの読み出し情報
は該メモリセルの属するマツト中の第１相補データバス
ライン対に伝達され、該第１相補データバスライン対上
の相補信号はセンス用増幅手段で増幅された後、半導体
メモリチツプ全体に共通の第２相補データバスライン対
に伝達されるので、高速動作が可能となる。

〔実施例〕

以下、本発明の一実施例を第１図および第２図により
説明する。

第１図は本発明の一実施例によるスタテツク型半導体
メモリのブロツク図を示したものである。１メガビツト
のメモリセルは複数のメモリマツト14,15,16,17に分割
されて配置されている。ワード線選択駆動回路およびカ
ラム選択駆動回路などのメモリ周辺回路が、これらのメ
モリマツト14,15,16,17の間に配置される。

スタテツク型半導体メモリを構成するため、メモリセ
ル1,1′はフリツプフロツプ型メモリセルにより構成さ
れている。ワード線２が選択されるとメモリセル１が選
択され、メモリセル１からの読み出し相補信号がライン
4,ライン４′に伝達される。本発明で説明される相補信
号は差動信号と等価であり、その一方が高レベルに変化
するなら、その他方が低レベルするような二つの信号を
意味する。例えば、メモリセル１がデジタル値“1"を記
憶していた場合、ライン４′には高レベル信号が、ライ
ン４には低レベル信号がそれぞれ読み出される。一方ワ
ード線２′が選択されるとメモリセル１′が選択され、
メモリセル１′の読み出し相補信号がライン4,4′に伝
達される。このように、ライン4,4′は相補ビツトライ
ン対として動作する。

第１スイツチング手段として動作するカラムスイツチ
３を介して、相補ビツトライン対4,4′上の相補信号が
第１相補データバスライン対５に伝達される。半導体メ
モリチツプ全体に共通に設けられた第２相補データバス
ライン５′が大きな寄生容量を有するのに対し、ひとつ
のメモリマツト14中に設けられた第１相補データバスラ
イン対５は比較小さな寄生容量を有する。従つて、メモ
リセル１から相補ビツトライン対4,4′に伝達される読
み出し情報相補信号の信号振幅が微小であるにもかかわ
らず、第１相補データバスライン対５には高速で相補信
号が伝達される。尚、バイアス回路６は読み出し動作時
に第１相補データバスライン対５の電位を所定のレベル
に設定する。

初段センスアンプ７と後段センスアンプ８との多段接
続により、第１増幅手段が構成される。この第１相補手
段7,8は第１相補データバスライン対５の相補信号に応
答して電圧増幅を実行する。初段センスアンプ７の相補
入力の間にはイコライズ回路10が接続され、このイコラ
イズ回路10は矢印のあるＰチヤンネルMOSFETと矢印の無
いＮチヤンネルMOSFETとの並列接続により構成されてい
る。以下の説明においても、矢印のあるMOSFETはＰチヤ
ンネルであり、矢印の無いMOSFETはＮチヤンネルであ
る。他のイコライズ回路10′、10″,10も同様にＰチ
ヤンネルMOSFETとＮチヤンネルMOSFETとの並列接続によ
り構成され、イコライズ回路10′は後段センスアンプ８
の相補入力の間に接続され、イコライズ回路10″は後段
センスアンプ８の相補出力の間に接続されている。イコ
ライズ回路10は特に第１イコライズ手段として動作し、
このイコライズ回路10を制御する第１データバスイコラ
イズ信号φ_BE1,▲▼は第１制御信号である。

第２スイツチング手段として動作するトランスフアー
ゲート型マルチプレクサ９を介して後段センスアンプ８
の相補出力信号が第２相補データバスライン対５′に伝
達される。第２相補データバスライン対５′が大きな寄
生容量を有するにもかかわらず、後段センスアンプ８の
相補出力の信号振幅が比較的大きいため、第２相補デー
タバスライン対５′には高速で相補信号が伝達される。

第２増幅手段として動作するメインアンプ11は第２相
補データバスライン対５′の相補信号に応答して電圧増
幅を実行する。メインアンプ11の相補入力の間にはイコ
ライズ回路14が接続されている。従つて、イコライズ回
路10、14の少なくとも一方は第２イコライズ手段とし
て動作し、例えば第２データバスイコライズ信号φ_BE2,
▲▼は第２制御信号である。

第３増幅手段として動作する出力バツフア回路12はメ
インアンプ11の相補出力に応答して出力信号18を生成す
る。メインアンプ11の相補出力は電源電圧に近似したレ
ベルと接地電圧に近似したレベルとの間で変化するの
で、出力バツフア回路は電圧増幅を実行するが、主たる
増幅機能は電流増幅である。従つて、出力端子18におけ
る電流駆動能力を大きなものとするため、出力バツフア
回路12のブツシユプル出力段を構成するＮチヤンネルMO
SFET M1,M2の実効素子面積はメモリセル1,1′中のMOSFE
Tの実効素子面積より相当大きく設定されている。第３
イコライズ手段として動作するイコライズ回路15が出力
バツフア回路12の相補入力の間に接続され、メインアン
プ出力イコライズ信号φ_ME,▲▼は第３制御信号
である。

第４制御信号であるセンスアンプ選択ブースト信号φ
_SAにより、初段センスアンプ７と後段センスアンプ８と
が制御されている。また、第５制御信号であるメインア
ンプ選択ブースト信号φ_MAにより、メインアンプ11が制
御されている。

尚、第１スイツチング手段として動作するカラムスイ
ツチ３は、第２スイツチング手段として動作するトラン
スフアーゲート型マルチプレクサ９と同様にＰチヤンネ
ルMOSFEとＮチヤンネルMOSFETとの並列接続により構成
されている。従つて、イコライズ回路10,10′,10″,10
,14,15およびカラムスイツチ３、マルチプレクサ９は
ＰチヤンネルMOSFETとＮチヤンネルMOSFETとの並列接続
により構成されているため、信号伝達動作もしくはレベ
ル差縮小動作の間にMOSFETのしきい値電圧のレベル損失
を生じることが無い。

次に、第２図（Ａ）〜（Ｔ）の動作波形図を参照し
て、第１図のスタテツク半導体メモリの動作をさらに詳
細に説明する。

まず、第２図（Ａ）に示すように、複数のメモリセル
1,1′から選択されたひとつ（１）をアクセスするため
アドレス信号入力がメモリチツプに外部から供給され
る。このアドレス信号のレベル変化に応答して、メモリ
セルの選択的アクセス動作が開始される。この選択的ア
クセス動作の初期において、レベル変化後のアドレス信
号のデコードによりロウアドレス系のワード線選択が行
なわれ（第２図（Ｂ）参照）、カラム系のカラム選択が
行なわれる（第２図（Ｄ），第２図（Ｍ）参照）。

この選択的アクセス動作の初期において、センスアン
プ選択信号がローレベルからハイレベルに変化し（第２
図（Ｈ）参照）、このハイレベルのセンスアンプ選択信
号が初段センスアンプ７と後段センスアンプ８とに供給
され、これらのセンスアンプ7,8は活性状態となる。同
様に、センスアンプ選択ブースト信号φ_SAがローレベル
からハイレベルに変化し（第２図（Ｉ）参照）、このハ
イレベルのセンスアンプ選択ブースト信号φ_SAが初段セ
ンスアンプ７と後段センスアンプ８とに供給され、これ
らのセンスアンプ7,8は高増幅利得状態に制御される。

同様にこの選択的アクセス動作の初期においては、メ
インアンプ活性信号はすでにハイレベルとなつており
（第２図（Ｐ）参照）、このハイレベルのメインアンプ
活性信号はメインアンプ11に供給され、メインアンプ11
は活性状態となる。一方、メインアンプ選択ブースト信
号φ_MAがローレベルからハイレベルに変化し（第２図
（Ｑ）参照）、このハイレベルのメインアンプ選択ブー
スト信号φ_MAがメインアンプ11に供給され、このメイン
アンプ11は高増幅利得状態に制御される。

従つて、この選択的アクセス動作の初期においては、
メモリセル１から相補ビツトライン対4,4′，カラムス
イツチ３′，第１相補データバスライン対５、初段セン
スアンプ７、後段センスアンプ８、マルチプレクサ９、
第２相補データバスライン対５′を介してメインアンプ
11の相補出力までの相補信号伝達経路がすでに確立され
ている。一方、この選択的アクセス動作の初期において
は、第２図（Ｅ），（Ｌ），（Ｏ）に示すように第１デ
ータバスイコライズ信号φ_BE1,▲▼、第２デー
タバスイコライズ信号φ_BE2,▲▼、メインアン
プ出力イコライズ信号φ_ME,▲▼等のイコライズ
信号はイコライズ回路10,10′,10″,10,14,15のレベ
ル差縮小動作が実行される如き値に設定されている。従
つて、これらのレベル差縮小動作が実行されている間
は、第２図（Ｆ），（Ｊ），（Ｋ），（Ｎ），（Ｒ）に
示すように第１相補データバスライン対５、初段センス
アンプ７の出力、後段センスアンプ８の出力、第２相補
データバスライン対５′、メインアンプ11の出力の相補
信号はハイレベルとローレベルとの間の中間レベルに設
定されている。メインアンプ11の相補出力信号が同時に
中間レベルの場合、出力バツフア回路12の出力トランジ
スタM1,M2のゲート19,19′がともに接地電位となるよう
に回路定数が設定されているので、出力端子18は高イン
ピーダンス状態となる。すなわち、出力バツフア回路12
のインバータ121,122の入力スレツシユホールドはメイ
ンアンプ11の相補出力の中間レベルより低く設定されて
いるので、インバータ121,122の出力はともにローレベ
ルとなる。従つて、出力イネーブル制御信号OEのレベル
と無関係に、NAND回路123,124の出力はともにハイレベ
ルとなり、インバータ125,126の出力はともにローレベ
ルとなる。従つて、出力のＮチヤンネルMOSFET M1,M2は
ともにオフとなり、出力端子18は高インピーダンス状態
となる。

選択的アクセス動作の中間期間においては、第２図
（Ｅ），（Ｇ），（Ｌ），（Ｏ）に示すように第１デー
タバスイコライズ信号φ_BE1,▲▼、センスアン
プイコライズ信号φ_SE,▲▼、第２データバスイ
コライズ信号φ_BE2,▲▼、メインアンプ出力イ
コライズ手段φ_ME,▲▼等のイコライズ信号はイ
コライズ回路10,10′,10″,10,14,15のレベル差縮小
動作を解消する如き値に変化する。一方、この中間期間
においても、センスアンプ選択ブースト信号φ_SA、メイ
ンアンプ選択ベースト信号φ_MAにより初段センスアンプ
７、後段センスアンプ８、メインアンプ11は高増幅利得
状態に制御されている。従つて、レベル差縮小動作の解
消により、第２図（Ｊ），（Ｋ），（Ｎ），（Ｒ）に示
すように、初段センスアンプ７の出力、後段センスアン
プ８の出力、第２相補データバスライン対５′、メイン
アンプ11の出力の相補信号はメモリセルからの読み出し
情報に応答して高速で変化する。出力イネーブル制御信
号OEがハイレベルの場合、メインアンプ11の相補出力信
号に応答して出力バツフア回路12のMOSFET M1,M2の一方
はオンとなり、他方はオフとなり、出力端子18にハイレ
ベル又はローレベルの出力信号が得られる。

選択的アクセス動作の終期においては、第２図
（Ｉ），（Ｑ）に示すようにセンスアンプ選択ブースト
信号φ_SA、メインアンプ選択ブースト信号φ_MAがハイレ
ベルからローレベルに変化する。一方、この終期におい
ても、第２図（Ｈ），（Ｐ）に示すようにセンスアンプ
選択信号とメインアンプ活性信号とはハイレベルを保持
している。従つて、初段センスアンプ7,後段センスアン
プ8,メインアンプ11は低増幅利得状態および低消費電力
状態で動作するので、第２図（Ｊ），（Ｋ），（Ｎ），
（Ｒ）に示すように初段センスアンプ７の出力、後段セ
ンスアンプ８の出力、第２相補データバスライン対
５′、メインアンプ11の出力の相補信号はそれぞれ上記
中間期間のレベルを保持する。従つて、出力イネーブル
制御信号OEがハイレベルの場合、出力バツフア回路12の
出力端子18には上記中間期間のレベルが保持される。出
力バツフア回路12はトライステート型であり、出力イネ
ーブル制御信号OEがローレベルの場合、インバータ12
5、126の出力は常にローレベルとなり出力端子18は高イ
ンピーダンス状態となる。

次に、第１図のスタテツク型半導体メモリの内部回路
について、詳細に説明する。

第４図は、第１図のセンスアンプ7,8もしくはメイン
アンプ11として利用される増幅回路の回路図を示す。こ
の増幅回路は、電源24と接地点25とに接続され、相補入
力端子20,21と相補出力端子22,23とを有する。Ｎチヤン
ネルMOSFET Q_N1〜Q_N8はそのゲートが相補入力信号に応
答し、そのソースが電流源26,27に接続され、そのドレ
インに出力信号が得られるところの駆動トランジスタで
ある。ＰチヤンネルMOSFET Q_P1〜Q_P4は電流ミラー型の
負荷トランジスタである。電流源26はセンスアンプ選択
信号又はメインアンプ活性信号に応答して所定の定電流
を流し、スイツチ28と電流源27とはセンスアンプ選択ブ
ースト信号又はメインアンプ選択ブースト信号に応答し
て、大きな定電流をＮチヤンネルMOSFET Q_N1〜Q_N8に供
給する。スイツチ29,30もセンスアンプ選択ブースト信
号又はメインアンプ選択ブースト信号に応答してオンと
なるので、このオンによりＮチヤンネルMOSFET Q_N5〜Q
_N8が増幅回路の増幅動作に寄与する。他の場合、スイツ
チ29,30はオフであるので、ＮチヤンネルMOSFET Q_N5〜Q
_N8は増幅動作に寄与しない。従つて、スイツチ28,29,30
がオンの場合にこの増幅回路は高増幅利得状態で動作
し、スイツチ28,29,30がオフの場合にこの増幅回路は低
増幅利得状態かつ低消費電力状態で動作する。

第５図は、第４図の増幅回路を部分的に変更した実施
例である。すなわち、第４図の電流源26は第５図ではＮ
チヤンネルMOSFET Q_N13に変更され、第４図のスイツチ2
8と電流源27とは第５図ではＮチヤンネルMOSFET Q_N14に
変更され、第４図のスイツチ29,30は第５図のＮチヤン
ネルMOSFET Q_N9〜Q_N12に変更されている。従つて、第５
図において制御入力端子29にはセンスアンプ選択信号又
はメインアンプ選択信号が供給され、制御入力端子30に
はセンスアンプ選択ブースト信号又はメインアンプ選択
ブースト信号が供給される。

第６図は、第５図の増幅回路をさらに部分的に変更し
た実施例である。第５図の実施例と異なる点は、端子31
の選択ブースト信号に応答してＰチヤンネルMOSFET Q_P5
〜Q_P12に電流路が形成され、ゲインおよび出力レベルを
さらに調整することである。

なお、第４図，第５図および第６図の実施例では、と
もにＰチヤンネルMOSを負荷、ＮチヤンネルMOSをドライ
バとした回路を例に記述したが、逆の回路構成でも同様
のアンプ回路が実現できることは当然である。

第７図は、第１図の出力バツフア回路12の一部をより
詳細に説明するための回路図であり、CMOSインバータ12
6の入力・出力間の信号伝達経路と並列に波形変化制御
回路13の入力・出力間の信号伝達経路が接続されている
点に特徴がある。この波形変化制御回路13はＰチヤンネ
ルMOSFET Q_P20とＮチヤンネルMOSFET Q_N20とからなり、
Q_P20のゲート、ソース、ドレインはそれぞれCMOSインバ
ータ126の入力、正の電源24、Q_N20のドレインに接続さ
れ、Q_N20のゲートとソースはそれぞれ正の電源24とCMOS
インバータ126の出力に接続されている。出力のＮチヤ
ンネルMOSFET M2のゲートはCMOSインバータ126の出力と
波形変化制御回路13の出力とにより駆動される。

第７図の回路中の各部の動作波形を示すのが第８図で
あり、第８図において破線は波形変化制御回路13が省略
された場合を示し、実線は第７図に示すように波形変化
制御回路13が接続された場合を示す。

まず、波形変化制御回路13が省略された場合について
説明する。CMOSインバータ126の入力信号が第８図
（Ａ）に示すように、ハイレベルからローレベルに変化
すると、この入力信号がCMOSインバータ126の入力スレ
ツシユホールドより低下する時刻t₁以後にCMOSインバー
タ126の出力信号は第８図（Ｂ）に示すようにローレベ
ルからハイレベルに高速で変化する。すると、出力のＮ
チヤンネルMOSFET M2のドレイン電圧は第８図（Ｃ）に
示すようにハイレベルからローレベルに変化する。スタ
テツク型半導体メモリの出力バツフア回路12の出力端子
18には、通常数10〜100pFの寄生負荷キヤパシタンスが
等価的に接続され、この寄生負荷キヤパシタンスは出力
バツフア回路12の出力のＮチヤンネルMOSFET M1を介し
て正の電源24の約５ボルトまで充電される。一方、出力
バツフア回路12は出力端子18における電流駆動を高める
ため、両ＮチヤンネルMOSFET M1,M2の実効素子面積は相
当大きく設定されている。第８図（Ｂ）の破線に示すよ
うにCMOSインバータ126の出力信号がローレベルからハ
イレベルに高速で変化すると、寄生負荷キヤパシタスの
接地電位点への放電の間にＮチヤンネルMOSFET M2に第
８図（Ｄ）に示すように過大なピーク値の過渡電流が流
れる。この過大なピーク値の過渡電流が接地線に流れる
と、接地線に過度雑音が生じ、その結果他の回路の誤動
作を誘発してその回復までに多大の時間を要する。

この問題を回避するため、波形変化制御回路13が出力
バツフア回路12中に配置されている。従つて、時刻t₁以
前にCMOSインバータ126の入力信号が電源24の電源電圧
よりＰチヤンネルMOSFET Q_P20のしきい値電圧以下に低
下すると、時刻t₂でMOSFET Q_P20,Q_N20の導通が開始し、
CMOSインバータ126の出力信号を第８図（Ｂ）に示すよ
うに上昇させる。CMOSインバータ126の出力信号の上昇
が電源電圧よりＮチヤンネルMOSFET Q_N20のしきい値電
圧分低い電圧に達すると、ＮチヤンネルMOSFET Q_N20が
カツトオフするため、CMOSインバータ126の出力信号の
上昇はCMOSインバータ126自体のインバータ動作によつ
て決定される。

このように波形変化制御回路13をCMOSインバータ126
に付加することにより、CMOSインバータ126の出力信号
のローレベルからハイレベルへの変化は時刻t₂から時刻
t₃の長期間となる。従つて、ＮチヤンネルMOSFET M2に
流れる過渡電流のピーク値を第８図（Ｄ）の実線に示す
ように低減することができる。

上記のような実施例によつて、４ビツト並列出力の１
メガビツトスタテツク型半導体メモリは0.8ミクロンル
ールのCMOSプロセスで製作され、アクセス時間が標準15
ナノセカンドである高速動作、20MHzにおける動作時消
費電力が250ミリワツトである低消費電力を実現するこ
とができた。

〔発明の効果〕

本発明によれば、第１増幅手段，第２増幅手段，第３
増幅手段の各相補入力のレベル差を縮小するイコライズ
が実行されるため、相補ビツトライン対、第１スイツチ
ング手段、第１相補データバスライン対、第１増幅手
段、第２スイツチング手段、第２相補データバスライン
対、第２増幅手段に若干のオフセツトもしくはアンバラ
ンスがあつたとしても、イコライズによる中間レベル設
定により反転情報読み出しを高速で実行することができ
る。

また、選択されたひとつのメモリセルからの読み出し
情報は、高増幅利得状態に制御された第１増幅手段と第
２増幅手段とによつて増幅されるので、高速センス増幅
が可能となる。一方、その後に第１増幅手段と第２増幅
手段とは高速センス増幅による情報読み出し出力が消失
されることがなく保持される如き低増幅利得状態に制御
されるため、低消費電力化を実現することができる。

【図面の簡単な説明】

第１図は本発明の一実施例によるスタテツク型半導体メ
モリのブロツク図を示し、第２図（Ａ）乃至（Ｔ）は第
１図のスタテツク型半導体メモリの動作を説明するため
の動作波形図を示し、第３図は本発明者によつて出願前
に検討されたスタテツク型半導体メモリのブロツク図を
示し、第４図乃至第６図は第１図の実施例中のセンスア
ンプもしくはメインアンプとして利用される増幅回路の
回路図を示し、第７図は第１図の実施例中の出力バツフ
ア回路の一部を詳細に説明するための回路図であり、第
８図（Ａ）乃至（Ｄ）は第７図の回路中の各部の動作波
形を示す。

───────────────────────────────────────────────────── フロントページの続き (72)発明者 久保寺 正明 東京都小平市上水本町1448番地 日立超 エル・エス・アイ・エンジニアリング株 式会社内 (72)発明者 佐々木 勝朗 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 大野 隆夫 東京都小平市上水本町1450番地 株式会 社日立製作所武蔵工場内 (72)発明者 植田 清嗣 東京都国分寺市東恋ケ窪１丁目280番地 株式会社日立製作所中央研究所内 (56)参考文献 特開 昭59−229786（ＪＰ，Ａ) 特開 昭61−32296（ＪＰ，Ａ) 特開 昭59−68890（ＪＰ，Ａ) 特開 昭62−65290（ＪＰ，Ａ) 特開 昭61−51692（ＪＰ，Ａ) 特開 昭62−47897（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】複数のメモリセルと、 該複数のメモリセルと接続された複数のワード線と、 外部から供給されるアドレス信号に対応して選択された
   ワード線と接続されたメモリセルの相補出力が伝達され
   る複数の相補ビットライン対と、 第１相補データバスライン対と、 該複数の相補ビットライン対の出力を該第１相補データ
   バスライン対に選択的に伝達する第１のスイッチング手
   段と、 該第１相補データバスライン対上の相補信号を増幅する
   第１増幅手段と、 該第１増幅手段の相補入力のレベル差を縮小する第１イ
   コライズ回路と、 第２相補データバスライン対と、 該第１増幅手段の出力を該第２相補データバスライン対
   に伝達する第２スイッチング手段と、 該第２相補データバスライン対上の相補信号を増幅する
   第２増幅手段と、 該第２増幅手段の相補入力のレベル差を縮小する第２イ
   コライズ回路と、 該第２増幅手段の出力を増幅する第３増幅手段と、 該第３増幅手段の相補入力のレベル差を縮小する第３イ
   コライズ回路とを有し、 該メモリセルからデータを読み出す場合、 該第１イコライズ回路の動作開始後に該第２イコライズ
   回路が動作を開始し、 該第２イコライズ回路の動作開始後に該第３イコライズ
   回路が動作を開始し、 該第１増幅手段は、該第１イコライズ回路が動作を開始
   した後に、前記第１の相補データバスライン上の相補信
   号を増幅するために該増幅手段を利得の高い第１の状態
   とし、所定時間経過後に、増幅された該相補信号を保持
   するために該増幅手段を該第１の状態よりも利得が低い
   第２の状態とするものであることを特徴とする半導体メ
   モリ。
2. 【請求項２】該第１イコライズ回路と、該第２イコライ
   ズ回路と、該第３イコライズ回路と、該第１増幅手段
   と、該第２増幅手段とは、該アドレス信号のレベル変化
   に応答して制御されることを特徴とする特許請求の範囲
   第１項に記載の半導体メモリ。