JP3218626B2 - 電圧検出回路 - Google Patents
電圧検出回路Info
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Description
【０００１】
【産業上の利用分野】本発明は電圧検出回路に係り、特
に電源電圧の変動を検出する電圧検出回路に関する。
に電源電圧の変動を検出する電圧検出回路に関する。
【０００２】
【従来の技術】従来より、ＣＰＵシステム等に於いて電
源電圧の変動を検出し、電源投入時にＣＰＵを初期リセ
ットしたり、電源の瞬断時にＣＰＵをリセットするため
の電圧検出回路が知られている。
源電圧の変動を検出し、電源投入時にＣＰＵを初期リセ
ットしたり、電源の瞬断時にＣＰＵをリセットするため
の電圧検出回路が知られている。
【０００３】図７は従来の電圧検出回路の一例を適用し
たリセット回路の回路図である。同図において、ＶCCは
電圧源で、例えばＣＰＵ等の電源として使用されてい
る。電圧検出回路１は、トランジスタＱ2 ，トランジス
タＱ3 …Ｑ7 からなる差動増幅器，及び抵抗Ｒ1 ，…Ｒ
7 により構成されている。電圧検出回路１には、抵抗Ｒ
12を介して電圧源ＶCCが供給されている。
たリセット回路の回路図である。同図において、ＶCCは
電圧源で、例えばＣＰＵ等の電源として使用されてい
る。電圧検出回路１は、トランジスタＱ2 ，トランジス
タＱ3 …Ｑ7 からなる差動増幅器，及び抵抗Ｒ1 ，…Ｒ
7 により構成されている。電圧検出回路１には、抵抗Ｒ
12を介して電圧源ＶCCが供給されている。
【０００４】駆動回路２は、トランジスタＱ8 ，…
Ｑ11，及び抵抗Ｒ8 ，…Ｒ11により構成されている。出
力回路３は出力トランジスタＱ12，及び抵抗Ｒ11により
構成されている。出力トランジスタＱ12のコレクタには
負荷抵抗ＲL が接続されている。駆動回路２は電圧検出
回路１の出力に応じて出力回路３の出力トランジスタＱ
12を駆動する。
Ｑ11，及び抵抗Ｒ8 ，…Ｒ11により構成されている。出
力回路３は出力トランジスタＱ12，及び抵抗Ｒ11により
構成されている。出力トランジスタＱ12のコレクタには
負荷抵抗ＲL が接続されている。駆動回路２は電圧検出
回路１の出力に応じて出力回路３の出力トランジスタＱ
12を駆動する。
【０００５】電圧検出回路１は、直列に接続された抵抗
Ｒ1 （第３の抵抗），Ｒ2 （第４の抵抗），Ｒ3 ，Ｒ4
（第２の抵抗），Ｒ5 （第１の抵抗）により抵抗Ｒ12を
介して供給される電源電圧ＶCCを分圧している。
Ｒ1 （第３の抵抗），Ｒ2 （第４の抵抗），Ｒ3 ，Ｒ4
（第２の抵抗），Ｒ5 （第１の抵抗）により抵抗Ｒ12を
介して供給される電源電圧ＶCCを分圧している。
【０００６】抵抗Ｒ1 ，Ｒ2 の接続点Ｂ（第２の接続
点）はトランジスタＱ5 （第３のトランジスタ）のべー
スに、抵抗Ｒ2 ，Ｒ3 の接続点Ｃは抵抗Ｒ6 （第５の抵
抗）を介してトランジスタＱ6 （第４のトランジスタ）
のべースに夫々接続されている。トランジスタＱ5 ，Ｑ
6 は、エミッタを共通接続されて差動対トランジスタを
構成している。
点）はトランジスタＱ5 （第３のトランジスタ）のべー
スに、抵抗Ｒ2 ，Ｒ3 の接続点Ｃは抵抗Ｒ6 （第５の抵
抗）を介してトランジスタＱ6 （第４のトランジスタ）
のべースに夫々接続されている。トランジスタＱ5 ，Ｑ
6 は、エミッタを共通接続されて差動対トランジスタを
構成している。
【０００７】差動対トランジスタＱ5 ，Ｑ6 はそのエミ
ッタ電流密度を不均一に設定されていて、夫々のべース
・エミッタ間順方向電圧がオフセット電圧ΔＶBEを持つ
よう構成されている。
ッタ電流密度を不均一に設定されていて、夫々のべース
・エミッタ間順方向電圧がオフセット電圧ΔＶBEを持つ
よう構成されている。
【０００８】第２のトランジスタＱ7 は、差動対トラン
ジスタＱ5 ，Ｑ6 の共通エミッタにコレクタを、抵抗Ｒ
4 ，Ｒ5 の接続点Ｅ（第１の接続点）にべースを接続さ
れている。トランジスタＱ2 は、トランジスタＱ7 のコ
レクタ電流ｉC7を定電流としている。
ジスタＱ5 ，Ｑ6 の共通エミッタにコレクタを、抵抗Ｒ
4 ，Ｒ5 の接続点Ｅ（第１の接続点）にべースを接続さ
れている。トランジスタＱ2 は、トランジスタＱ7 のコ
レクタ電流ｉC7を定電流としている。
【０００９】図８は従来の電圧検出回路の一例を適用し
たリセット回路の要部の電圧を示す図、図９は従来の電
圧検出回路の一例を適用したリセット回路の要部の電流
を示す図である。図８及び図９において横軸は電源電圧
ＶCCを示している。縦軸は図８においては電圧、図９に
おいては電流を示している。
たリセット回路の要部の電圧を示す図、図９は従来の電
圧検出回路の一例を適用したリセット回路の要部の電流
を示す図である。図８及び図９において横軸は電源電圧
ＶCCを示している。縦軸は図８においては電圧、図９に
おいては電流を示している。
【００１０】電源が投入されてＶCCが０ボルトから約
１．２ボルトに上昇すると、図９に示す如くｉ
C2（Ｖ′），ｉC7（ＶＩ′）が流れてトランジスタ
Ｑ2 ，Ｑ7 がオンし、差動増幅器が動作し始める。
１．２ボルトに上昇すると、図９に示す如くｉ
C2（Ｖ′），ｉC7（ＶＩ′）が流れてトランジスタ
Ｑ2 ，Ｑ7 がオンし、差動増幅器が動作し始める。
【００１１】これにより、駆動回路２のトランジスタＱ
8 ，…Ｑ11並びに出力回路３の出力トランジスタＱ12が
オンしてローレベルのリセット信号を出力端子４に出力
し、ＣＰＵの初期リセットが行われる。この時のＶCCの
電圧を動作限界電圧と称する。
8 ，…Ｑ11並びに出力回路３の出力トランジスタＱ12が
オンしてローレベルのリセット信号を出力端子４に出力
し、ＣＰＵの初期リセットが行われる。この時のＶCCの
電圧を動作限界電圧と称する。
【００１２】ＶCCが上昇し続けると、差動対トランジス
タＱ5 ，Ｑ6 の入力電圧の差がΔＶ BEに近づき、出力ト
ランジスタＱ12の出力電流ｉC12 はＩＶ′で示すように
増加する。更にＶCCが上昇してＶCC＝ＶL となると、差
動対トランジスタＱ5 ，Ｑ6 のべース入力電圧の差がΔ
ＶBEとなる。
タＱ5 ，Ｑ6 の入力電圧の差がΔＶ BEに近づき、出力ト
ランジスタＱ12の出力電流ｉC12 はＩＶ′で示すように
増加する。更にＶCCが上昇してＶCC＝ＶL となると、差
動対トランジスタＱ5 ，Ｑ6 のべース入力電圧の差がΔ
ＶBEとなる。
【００１３】この時、差動増幅器の出力であるトランジ
スタＱ6 の出力が反転してトランジスタＱ8 がオフし、
トランジスタＱ9，Ｑ10，Ｑ11及び出力回路３の出力ト
ランジスタＱ12がオフする。出力電圧ＶO （Ｉ′）及び
Ｄ点の電圧ＶD （ＩＩ′）は図８に示すとおり上昇し、
ＶCCは正規の電源電圧５Ｖに達する。
スタＱ6 の出力が反転してトランジスタＱ8 がオフし、
トランジスタＱ9，Ｑ10，Ｑ11及び出力回路３の出力ト
ランジスタＱ12がオフする。出力電圧ＶO （Ｉ′）及び
Ｄ点の電圧ＶD （ＩＩ′）は図８に示すとおり上昇し、
ＶCCは正規の電源電圧５Ｖに達する。
【００１４】一方、ＶCCが正規の電源電圧５Ｖから低下
していきＶCC＝ＶS になると、差動対トランジスタ
Ｑ5 ，Ｑ6 のべース入力電圧の差がΔＶBEとなり、トラ
ンジスタＱ6 の出力が反転する。
していきＶCC＝ＶS になると、差動対トランジスタ
Ｑ5 ，Ｑ6 のべース入力電圧の差がΔＶBEとなり、トラ
ンジスタＱ6 の出力が反転する。
【００１５】これによりトランジスタＱ8 がオンし、ト
ランジスタＱ9 ，Ｑ10，Ｑ11及び出力トランジスタＱ12
がオンしてローレベルのリセット信号を出力端子４に出
力する。ｉC12 及びＶO は、図示の如くヒステリシス特
性を示している。
ランジスタＱ9 ，Ｑ10，Ｑ11及び出力トランジスタＱ12
がオンしてローレベルのリセット信号を出力端子４に出
力する。ｉC12 及びＶO は、図示の如くヒステリシス特
性を示している。
【００１６】このように、電源電圧の低下を電圧検出回
路１により検出してリセット信号を出力し、ＣＰＵ等を
リセットしていた。従来の電圧検出回路の所謂動作限界
電圧ＶD(OP)1は、以下のようにして導かれる。
路１により検出してリセット信号を出力し、ＣＰＵ等を
リセットしていた。従来の電圧検出回路の所謂動作限界
電圧ＶD(OP)1は、以下のようにして導かれる。
【００１７】即ち、トランジスタＱ2 のベースは抵抗Ｒ
4 ，Ｒ5 で分割されたコレクタに接続されているため、
ｉB2＜＜ｉC2，ｉ4 とすると、 ＶO(OP)1≒ＶBE2 ×（１＋Ｒ4 ／Ｒ5 ） ＋（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）×（ｉc ＋ｉC2） （１） で表される。
4 ，Ｒ5 で分割されたコレクタに接続されているため、
ｉB2＜＜ｉC2，ｉ4 とすると、 ＶO(OP)1≒ＶBE2 ×（１＋Ｒ4 ／Ｒ5 ） ＋（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）×（ｉc ＋ｉC2） （１） で表される。
【００１８】また、ＶO(OP) 付近でのｉC2とｉc12 との
関係は、トランジスタＱ2 ，Ｑ7 の電流比をｋとし、Ｒ
8 ，Ｒ9 を無視すると、 ｉc12 ＝ｉC2×ｋ×ｉC7×ｈFEQ7×ｈFEQ9×ｈFEQ11 ×ｈFEQ12 ∴ｉC2＝ｉc12 ／（ｋ×ｉC7×ｈFEQ7×ｈFEQ9×ｈFEQ11 ×ｈFEQ12 ） となる。
関係は、トランジスタＱ2 ，Ｑ7 の電流比をｋとし、Ｒ
8 ，Ｒ9 を無視すると、 ｉc12 ＝ｉC2×ｋ×ｉC7×ｈFEQ7×ｈFEQ9×ｈFEQ11 ×ｈFEQ12 ∴ｉC2＝ｉc12 ／（ｋ×ｉC7×ｈFEQ7×ｈFEQ9×ｈFEQ11 ×ｈFEQ12 ） となる。
【００１９】また、ｋ≒１，ｈFE＞＞１０であるから、 ｉC2＜＜ｉ4 となる。
【００２０】よって、 ＶO(OP)1≒ＶBE2 ×（１＋Ｒ4 ／Ｒ5 ） ＋（Ｒ1 ＋Ｒ2 ＋Ｒ3 ）×ｉ4 （１）′ ここで、ｉ4 ＝ＶBE2 ／Ｒ5 であるから、 ＶO(OP)1＝ＶBE2 ×｛１＋（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋Ｒ4 ）／Ｒ5 ｝（１）” となる。
【００２１】
【発明が解決しようとする課題】しかしながら従来の回
路では、動作限界電圧ＶO(OP)1が（１）”式で表される
とおり低電圧で設計することが難しかった。
路では、動作限界電圧ＶO(OP)1が（１）”式で表される
とおり低電圧で設計することが難しかった。
【００２２】近年、ＣＰＵ等を搭載した電子機器は、バ
ッテリーで動作するラップトップ型コンピュータ等のよ
うに、より低電圧低電流で動作し、より低消費電力であ
ることが要求されている。
ッテリーで動作するラップトップ型コンピュータ等のよ
うに、より低電圧低電流で動作し、より低消費電力であ
ることが要求されている。
【００２３】上記の点に鑑み本発明では、低電圧、低電
流において電源電圧の変動を検出出来て低消費電力の電
圧検出回路を提供することを目的とする。
流において電源電圧の変動を検出出来て低消費電力の電
圧検出回路を提供することを目的とする。
【００２４】
【課題を解決するための手段】 上記の問題を解決する
ために本発明では、電源の一端にエミッタが接続された
第１のトランジスタと第１のトランジスタのコレクタと
電源の他端の間に直列接続された複数の抵抗と、複数の
抵抗のうち一端を第１のトランジスタのコレクタに接続
された第１の抵抗と第１の抵抗に直列に接続された第２
の抵抗との第１の接続点にベースを接続された第２のト
ランジスタと、共通接続されたエミッタを該第２のトラ
ンジスタのコレクタに接続されたベース・エミッタ順方
向電圧が夫々異なる第３及び第４のトランジスタと、第
３及び第４のトランジスタの一方が導通するとき導通す
る電源の他端にエミッタが接続された第５のトランジス
タとを具備し、複数の直列抵抗のうち電源の他端に接続
された第３の抵抗と第３の抵抗に直列に接続された第４
の抵抗との第２の接続点に第３のトランジスタのベース
を接続し、第４の抵抗の第３の抵抗との接続点と反対側
の一端を第５の抵抗を介して第４のトランジスタのベー
スに接続し、第５のトランジスタのコレクタを１又は複
数の順方向に従続接続されたダイオードを介して第１の
トランジスタのベースに接続し、 第５のトランジスタが
前記第３又は第４のトランジスタの出力に応じて第１の
トランジスタのベースを駆動するよう構成した。
ために本発明では、電源の一端にエミッタが接続された
第１のトランジスタと第１のトランジスタのコレクタと
電源の他端の間に直列接続された複数の抵抗と、複数の
抵抗のうち一端を第１のトランジスタのコレクタに接続
された第１の抵抗と第１の抵抗に直列に接続された第２
の抵抗との第１の接続点にベースを接続された第２のト
ランジスタと、共通接続されたエミッタを該第２のトラ
ンジスタのコレクタに接続されたベース・エミッタ順方
向電圧が夫々異なる第３及び第４のトランジスタと、第
３及び第４のトランジスタの一方が導通するとき導通す
る電源の他端にエミッタが接続された第５のトランジス
タとを具備し、複数の直列抵抗のうち電源の他端に接続
された第３の抵抗と第３の抵抗に直列に接続された第４
の抵抗との第２の接続点に第３のトランジスタのベース
を接続し、第４の抵抗の第３の抵抗との接続点と反対側
の一端を第５の抵抗を介して第４のトランジスタのベー
スに接続し、第５のトランジスタのコレクタを１又は複
数の順方向に従続接続されたダイオードを介して第１の
トランジスタのベースに接続し、 第５のトランジスタが
前記第３又は第４のトランジスタの出力に応じて第１の
トランジスタのベースを駆動するよう構成した。
【００２５】
【作用】上記構成の本発明によれば、電源電圧が第１の
トランジスタのべース・エミッタ順方向電圧に略等しく
なると第２のトランジスタがオンして第３及び第４のト
ランジスタにエミッタ電流を供給し、差動増幅器が動作
を開始するよう作用する。
トランジスタのべース・エミッタ順方向電圧に略等しく
なると第２のトランジスタがオンして第３及び第４のト
ランジスタにエミッタ電流を供給し、差動増幅器が動作
を開始するよう作用する。
【００２６】また、電源電圧が、第４の抵抗の第１のト
ランジスタのコレクタ側の一端と第２の接続点との電位
差と第３及び第４のトランジスタのべース・エミッタ順
方向電圧の差とが等しくなる電圧となると、差動増幅器
の出力が反転する。第１のトランジスタは、この差動増
幅器の出力により駆動されてオンオフするよう作用す
る。
ランジスタのコレクタ側の一端と第２の接続点との電位
差と第３及び第４のトランジスタのべース・エミッタ順
方向電圧の差とが等しくなる電圧となると、差動増幅器
の出力が反転する。第１のトランジスタは、この差動増
幅器の出力により駆動されてオンオフするよう作用す
る。
【００２７】
【実施例】図１は本発明の第１実施例を適用したリセッ
ト回路の回路図である。同図に示す回路は、図７に示し
た従来の電圧検出回路１にトランジスタＱ1，Ｑ13，及
びダイオードＤ1 が追加された本発明の第１実施例にな
る電圧検出回路１ａと駆動回路２、出力回路３とにより
構成されている。
ト回路の回路図である。同図に示す回路は、図７に示し
た従来の電圧検出回路１にトランジスタＱ1，Ｑ13，及
びダイオードＤ1 が追加された本発明の第１実施例にな
る電圧検出回路１ａと駆動回路２、出力回路３とにより
構成されている。
【００２８】第１のトランジスタＱ1 は、抵抗Ｒ5 にコ
レクタを接続され、エミッタは接地されている。ＰＮＰ
トランジスタＱ13は、べースをトランジスタＱ5 の出力
に、エミッタを抵抗Ｒ12を介してＶCCに、コレクタをダ
イオードＤ1 のアノードに接続されている。
レクタを接続され、エミッタは接地されている。ＰＮＰ
トランジスタＱ13は、べースをトランジスタＱ5 の出力
に、エミッタを抵抗Ｒ12を介してＶCCに、コレクタをダ
イオードＤ1 のアノードに接続されている。
【００２９】ダイオードＤ1 のカソードはトランジスタ
Ｑ1 のべースに接続されている。トランジスタＱ13は、
トランジスタＱ5 の出力に応じてトランジスタＱ1 を駆
動する。
Ｑ1 のべースに接続されている。トランジスタＱ13は、
トランジスタＱ5 の出力に応じてトランジスタＱ1 を駆
動する。
【００３０】図２は本発明の第１実施例を適用したリセ
ット回路の要部の電圧を示す図、図３は本発明の第１実
施例を適用したリセット回路の要部の電流を示す図であ
る。図２及び図３において横軸は電源電圧ＶCCを示して
いる。縦軸は図２においては電圧、図３においては電流
を示している。
ット回路の要部の電圧を示す図、図３は本発明の第１実
施例を適用したリセット回路の要部の電流を示す図であ
る。図２及び図３において横軸は電源電圧ＶCCを示して
いる。縦軸は図２においては電圧、図３においては電流
を示している。
【００３１】本実施例では、電源が投入されて電源電圧
ＶCCが約０．７ボルト（トランジスタの順方向電圧）に
上昇すると、図３に示すようにｉC2（Ｖ），ｉC7（Ｖ
Ｉ）が流れてトランジスタＱ2 ，Ｑ7 がオンし、差動増
幅器が動作し始める。このとき、トランジスタＱ1 はま
だオフしている。
ＶCCが約０．７ボルト（トランジスタの順方向電圧）に
上昇すると、図３に示すようにｉC2（Ｖ），ｉC7（Ｖ
Ｉ）が流れてトランジスタＱ2 ，Ｑ7 がオンし、差動増
幅器が動作し始める。このとき、トランジスタＱ1 はま
だオフしている。
【００３２】これにより、駆動回路２のトランジスタＱ
8 ，…Ｑ11並びに出力回路３の出力トランジスタＱ12が
オンしてローレベルのリセット信号を出力端子４に出力
し、ＣＰＵの初期リセットが行われる。
8 ，…Ｑ11並びに出力回路３の出力トランジスタＱ12が
オンしてローレベルのリセット信号を出力端子４に出力
し、ＣＰＵの初期リセットが行われる。
【００３３】ＶCCが更に上昇すると、差動対トランジス
タＱ5 ，Ｑ6 の入力電圧の差がΔＶ BEに近づき、出力ト
ランジスタＱ12の出力電流ｉC12 はＩＶで示すように増
加する。
タＱ5 ，Ｑ6 の入力電圧の差がΔＶ BEに近づき、出力ト
ランジスタＱ12の出力電流ｉC12 はＩＶで示すように増
加する。
【００３４】ＶCCが約１．４ボルト（トランジスタの順
方向電圧の２倍の電圧）に上昇するとトランジスタＱ13
がオンしてコレクタ電流が流れ、ダイオードＤ1 を介し
てトランジスタＱ1 にｉB1（ＶＩＩ）が流れてトランジ
スタＱ1 がオンする。これにより、Ｆ点の電圧ＶF （Ｉ
ＩＩ）は図２に示すように０ボルトとなり、Ｄ点の電圧
ＶD （ＩＩ）は上昇する。
方向電圧の２倍の電圧）に上昇するとトランジスタＱ13
がオンしてコレクタ電流が流れ、ダイオードＤ1 を介し
てトランジスタＱ1 にｉB1（ＶＩＩ）が流れてトランジ
スタＱ1 がオンする。これにより、Ｆ点の電圧ＶF （Ｉ
ＩＩ）は図２に示すように０ボルトとなり、Ｄ点の電圧
ＶD （ＩＩ）は上昇する。
【００３５】更にＶCCが上昇してＶCC＝ＶL となり、差
動対トランジスタＱ5 ，Ｑ6 のべース入力電圧の差がΔ
ＶBEとなると、差動増幅器の出力が反転してトランジス
タＱ 8 がオフし、駆動回路のトランジスタＱ9 ，Ｑ10，
Ｑ11及び出力回路３の出力トランジスタＱ12がオフす
る。出力端子４の出力電圧ＶO （Ｉ）及びＤ点の電圧Ｖ
D （ＩＩ）は、図２に示すとおり上昇してＶCCは正規の
電源電圧５Ｖに達する。
動対トランジスタＱ5 ，Ｑ6 のべース入力電圧の差がΔ
ＶBEとなると、差動増幅器の出力が反転してトランジス
タＱ 8 がオフし、駆動回路のトランジスタＱ9 ，Ｑ10，
Ｑ11及び出力回路３の出力トランジスタＱ12がオフす
る。出力端子４の出力電圧ＶO （Ｉ）及びＤ点の電圧Ｖ
D （ＩＩ）は、図２に示すとおり上昇してＶCCは正規の
電源電圧５Ｖに達する。
【００３６】一方、ＶCCが正規の電源電圧５Ｖから低下
していきＶCC＝ＶS となると、差動対トランジスタ
Ｑ5 ，Ｑ6 のべース入力電圧の差がΔＶBEとなる。これ
により、差動増幅器の出力が反転してトランジスタＱ8
がオンし、駆動回路のトランジスタＱ9 ，Ｑ10，Ｑ11及
び出力トランジスタＱ12がオンしてローレベルのリセッ
ト信号を出力端子４に出力する。ｉC12 及びＶO は、図
示の如くヒステリシス特性を示している。
していきＶCC＝ＶS となると、差動対トランジスタ
Ｑ5 ，Ｑ6 のべース入力電圧の差がΔＶBEとなる。これ
により、差動増幅器の出力が反転してトランジスタＱ8
がオンし、駆動回路のトランジスタＱ9 ，Ｑ10，Ｑ11及
び出力トランジスタＱ12がオンしてローレベルのリセッ
ト信号を出力端子４に出力する。ｉC12 及びＶO は、図
示の如くヒステリシス特性を示している。
【００３７】このように電源電圧ＶCC＝ＶS（ＶS：検出
電圧）にてＶCCの低下を検出してリセット信号を出力
し、ＣＰＵ等をリセットする。更にＶ CC が低下するとト
ランジスタＱ 1 がオフとなり、更にＶ CC が低下するとト
ランジスタＱ 2 がオフとなる。トランジスタＱ 2 の動作限
界電圧Ｖ0(OP)2は、本実施例では以下のようにして導か
れる。
電圧）にてＶCCの低下を検出してリセット信号を出力
し、ＣＰＵ等をリセットする。更にＶ CC が低下するとト
ランジスタＱ 1 がオフとなり、更にＶ CC が低下するとト
ランジスタＱ 2 がオフとなる。トランジスタＱ 2 の動作限
界電圧Ｖ0(OP)2は、本実施例では以下のようにして導か
れる。
【００３８】即ち、Ｖ0(OP)2付近の電圧ではトランジス
タＱ１はオフしているので、 Ｖ0(OP)2≒ＶBE2 （２） となる。但し、Ｖ BE2 はトランジスタＱ 2 ベースエミッタ
間の導通時の順方向電圧である。
タＱ１はオフしているので、 Ｖ0(OP)2≒ＶBE2 （２） となる。但し、Ｖ BE2 はトランジスタＱ 2 ベースエミッタ
間の導通時の順方向電圧である。
【００３９】したがって、本実施例による電圧検出回路
では、従来の電圧検出回路に比較すると、 ΔＶO(OP) ＝ＶO(OP)1−ＶO(OP)2 （３） ＝ＶBE2 ×（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋Ｒ4 ）／Ｒ5 （３）′ だけ低い電源電圧から動作可能である。
では、従来の電圧検出回路に比較すると、 ΔＶO(OP) ＝ＶO(OP)1−ＶO(OP)2 （３） ＝ＶBE2 ×（Ｒ1 ＋Ｒ2 ＋Ｒ3 ＋Ｒ4 ）／Ｒ5 （３）′ だけ低い電源電圧から動作可能である。
【００４０】また、図１の検出電圧ＶS は、ｉB2＜＜ｉ
4 ，ｉB4＜＜ｉ1 ，ｉB ＜＜ｉ1，ＶCE(SAT)2＝０とす
ると、 ＶS ＝ＶBE2 ×（１＋Ｒ4 ／Ｒ5 ） ＋ΔＶBE×｛１＋（Ｒ1 ＋Ｒ3 ）／Ｒ2 ｝ （４） となる。
4 ，ｉB4＜＜ｉ1 ，ｉB ＜＜ｉ1，ＶCE(SAT)2＝０とす
ると、 ＶS ＝ＶBE2 ×（１＋Ｒ4 ／Ｒ5 ） ＋ΔＶBE×｛１＋（Ｒ1 ＋Ｒ3 ）／Ｒ2 ｝ （４） となる。
【００４１】図４は本発明の第２実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図１にお
ける第１実施例の電圧検出回路１ａを、本発明の第２実
施例になる電圧検出回路１ｂに代えたものである。
ット回路の回路図である。同図に示す回路は、図１にお
ける第１実施例の電圧検出回路１ａを、本発明の第２実
施例になる電圧検出回路１ｂに代えたものである。
【００４２】電圧検出回路１ｂは、第１実施例からダイ
オードＤ1 を除去して抵抗Ｒ15を挿入し、トランジスタ
Ｑ1 のべース・エミッタ間に抵抗Ｒ13を挿入した構成と
されている。これにより、トランジスタＱ1 のオン電圧
はトランジスタＱ13のコレクタ電流と抵抗Ｒ13，Ｒ15の
値により決めることが出来、動作限界電圧ＶO(OP) と検
出電圧ＶS との間に設定することが出来る。
オードＤ1 を除去して抵抗Ｒ15を挿入し、トランジスタ
Ｑ1 のべース・エミッタ間に抵抗Ｒ13を挿入した構成と
されている。これにより、トランジスタＱ1 のオン電圧
はトランジスタＱ13のコレクタ電流と抵抗Ｒ13，Ｒ15の
値により決めることが出来、動作限界電圧ＶO(OP) と検
出電圧ＶS との間に設定することが出来る。
【００４３】図５は本発明の第３実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図４にお
ける第２実施例の電圧検出回路１ｂを、本発明の第３実
施例になる電圧検出回路１ｃに代えたものである。
ット回路の回路図である。同図に示す回路は、図４にお
ける第２実施例の電圧検出回路１ｂを、本発明の第３実
施例になる電圧検出回路１ｃに代えたものである。
【００４４】電圧検出回路１ｃでは、第２実施例の駆動
トランジスタＱ13を、トランジスタＱ6 の出力に接続さ
れたトランジスタＱ15により駆動している。トランジス
タＱ 14は定電流トランジスタである。
トランジスタＱ13を、トランジスタＱ6 の出力に接続さ
れたトランジスタＱ15により駆動している。トランジス
タＱ 14は定電流トランジスタである。
【００４５】本実施例では、トランジスタＱ6 の出力を
トランジスタＱ15により反転し、トランジスタＱ13，ト
ランジスタＱ1 を駆動している。トランジスタＱ1 のオ
ン電圧は、トランジスタＱ8 ，Ｑ15のカレントミラー比
と抵抗Ｒ13の値により設定され、動作限界電圧ＶO(OP)
と検出電圧ＶS との間とされる。
トランジスタＱ15により反転し、トランジスタＱ13，ト
ランジスタＱ1 を駆動している。トランジスタＱ1 のオ
ン電圧は、トランジスタＱ8 ，Ｑ15のカレントミラー比
と抵抗Ｒ13の値により設定され、動作限界電圧ＶO(OP)
と検出電圧ＶS との間とされる。
【００４６】図６は本発明の第４実施例を適用したリセ
ット回路の回路図である。同図に示す回路は、図１にお
ける第１実施例の回路において、トランジスタとダイオ
ードの極性をすべて逆極性のトランジスタとダイオード
に代えたものである。
ット回路の回路図である。同図に示す回路は、図１にお
ける第１実施例の回路において、トランジスタとダイオ
ードの極性をすべて逆極性のトランジスタとダイオード
に代えたものである。
【００４７】
【発明の効果】上述の如く本発明によれば、電源電圧の
変動を低電圧、低電流において検出することが出来るの
で、電源電圧を低電圧低消費電力のＣＰＵシステム等に
使用すれば、低電圧で電源電圧の変動を検出してＣＰＵ
をリセットすることが出来る特長がある。
変動を低電圧、低電流において検出することが出来るの
で、電源電圧を低電圧低消費電力のＣＰＵシステム等に
使用すれば、低電圧で電源電圧の変動を検出してＣＰＵ
をリセットすることが出来る特長がある。
【図１】本発明の第１実施例を適用したリセット回路の
回路図である。
回路図である。
【図２】本発明の第１実施例を適用したリセット回路の
要部の電圧を示す図である。
要部の電圧を示す図である。
【図３】本発明の第１実施例を適用したリセット回路の
要部の電流を示す図である。
要部の電流を示す図である。
【図４】本発明の第２実施例を適用したリセット回路の
回路図である。
回路図である。
【図５】本発明の第３実施例を適用したリセット回路の
回路図である。
回路図である。
【図６】本発明の第４実施例を適用したリセット回路の
回路図である。
回路図である。
【図７】従来の電圧検出回路の一例を適用したリセット
回路の回路図である。
回路の回路図である。
【図８】従来の電圧検出回路の一例を適用したリセット
回路の要部の電圧を示す図である。
回路の要部の電圧を示す図である。
【図９】従来の電圧検出回路の一例を適用したリセット
回路の要部の電流を示す図である。
回路の要部の電流を示す図である。
１，１ａ，１ｂ，１ｃ，１１ 電圧検出回路 Ｂ 第２の接続点 Ｅ 第１の接続点 Ｑ1 ，Ｑ21 トランジスタ（第１のトランジスタ） Ｑ5 ，Ｑ25，第３のトランジスタ Ｑ6 ，Ｑ26 第４のトランジスタ Ｑ7 ，Ｑ27 トランジスタ（第２のトランジスタ） Ｒ5 ，Ｒ25 第１の抵抗 Ｒ4 ，Ｒ24 第２の抵抗 Ｒ1 ，Ｒ21 第３の抵抗 Ｒ2 ，Ｒ22 第４の抵抗 Ｒ6 ，Ｒ26 第５の抵抗 ＶCC 電源電圧
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.7 識別記号 ＦＩ Ｈ０３Ｋ 17/22 Ｇ０６Ｆ 1/00 ３５１
Claims (1)
- 【請求項１】 電源の一端にエミッタが接続された第１
のトランジスタと、該第１のトランジスタのコレクタと
前記電源の他端の間に直列接続された複数の抵抗と、 該複数の抵抗のうち一端を該第１のトランジスタのコレ
クタに接続された第１の抵抗と該第１の抵抗に直列に接
続された第２の抵抗との第１の接続点にベースを接続さ
れた第２のトランジスタと、共通接続されたエミッタを
該第２のトランジスタのコレクタに接続されたベース・
エミッタ順方向電圧が夫々異なる第３及び第４のトラン
ジスタと、該第３及び第４のトランジスタの一方が導通
するとき導通する前記電源の他端にエミッタが接続され
た第５のトランジスタとを具備し、 該複数の直列抵抗のうち前記電源の他端に接続された第
３の抵抗と該第３の抵抗に直列に接続された第４の抵抗
との第２の接続点に前記第３のトランジスタのベースを
接続し、 該第４の抵抗の該第３の抵抗との接続点と反対側の一端
を第５の抵抗を介して前記第４のトランジスタのベース
に接続し、前記第５のトランジスタのコレクタを１又は複数の順方
向に従続接続されたダイオードを介して前記第１のトラ
ンジスタのベースに接続し、 前記第５のトランジスタが 前記第３又は第４のトランジ
スタの出力に応じて前記第１のトランジスタのベースを
駆動するよう構成したことを特徴とする電圧検出回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691991A JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15691991A JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH055757A JPH055757A (ja) | 1993-01-14 |
| JP3218626B2 true JP3218626B2 (ja) | 2001-10-15 |
Family
ID=15638245
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15691991A Expired - Lifetime JP3218626B2 (ja) | 1991-06-27 | 1991-06-27 | 電圧検出回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3218626B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP5002684B2 (ja) * | 2010-06-29 | 2012-08-15 | 株式会社東芝 | 画像処理装置、表示装置、および画像処理方法 |
-
1991
- 1991-06-27 JP JP15691991A patent/JP3218626B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPH055757A (ja) | 1993-01-14 |
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