JP2508501B2 - クロツクドライバ - Google Patents
クロツクドライバInfo
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- JP2508501B2 JP2508501B2 JP59123304A JP12330484A JP2508501B2 JP 2508501 B2 JP2508501 B2 JP 2508501B2 JP 59123304 A JP59123304 A JP 59123304A JP 12330484 A JP12330484 A JP 12330484A JP 2508501 B2 JP2508501 B2 JP 2508501B2
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- transistor
- current
- voltage
- bias voltage
- pulse
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- H—ELECTRICITY
- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K17/00—Electronic switching or gating, i.e. not by contact-making and –breaking
- H03K17/51—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used
- H03K17/56—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices
- H03K17/60—Electronic switching or gating, i.e. not by contact-making and –breaking characterised by the components used by the use, as active elements, of semiconductor devices the devices being bipolar transistors
- H03K17/66—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will
- H03K17/665—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only
- H03K17/666—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor
- H03K17/667—Switching arrangements for passing the current in either direction at will; Switching arrangements for reversing the current at will connected to one load terminal only the output circuit comprising more than one controlled bipolar transistor using complementary bipolar transistors
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- Electronic Switches (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、CCD撮像素子などの容量性負荷にクロッ
クパルスを供給するための、クロックドライバに関する
ものである。
クパルスを供給するための、クロックドライバに関する
ものである。
第５図は、従来のクロックドライバの構成を示し、第
５図において、50がPNP形のトランジスタ、51がNPN形ト
ランジスタ、52が容量性負荷、57が信号電流源である。
この信号電流源57の一端が基準電位端子点58に接続さ
れ、その他端がトランジスタ51のベースに接続されてい
る。トランジスタ51のエミッタは接地されており、トラ
ンジスタ51のコレクタがトランジスタ50のコレクタに接
続されている。このコレクタ共通接続点と接地間に容量
性負荷52、例えばCCD撮像素子が接続されている。電源
端子59及び接地間に、抵抗53,ダイオード55及び抵抗56
が直列に接続されている。ダイオード55のカソード及び
抵抗56の接続点がトランジスタ50のベースに接続されて
いる。トランジスタ50のエミッタは、抵抗54を介して電
源端子59に接続されている。
５図において、50がPNP形のトランジスタ、51がNPN形ト
ランジスタ、52が容量性負荷、57が信号電流源である。
この信号電流源57の一端が基準電位端子点58に接続さ
れ、その他端がトランジスタ51のベースに接続されてい
る。トランジスタ51のエミッタは接地されており、トラ
ンジスタ51のコレクタがトランジスタ50のコレクタに接
続されている。このコレクタ共通接続点と接地間に容量
性負荷52、例えばCCD撮像素子が接続されている。電源
端子59及び接地間に、抵抗53,ダイオード55及び抵抗56
が直列に接続されている。ダイオード55のカソード及び
抵抗56の接続点がトランジスタ50のベースに接続されて
いる。トランジスタ50のエミッタは、抵抗54を介して電
源端子59に接続されている。
この回路は、トランジスタ51の非導通時において、ト
ランジスタ50に流れる電流Ｉ1により容量性負荷52が充
電され、入力信号電流Isigによりトランジスタ51が導通
する時には、トランジスタ51にＩ2で示す電流が流れ、
〔Ｉ2−Ｉ1）の電流により容量性負荷52が放電される。
また、入力信号は、例えば１水平周期（1H）毎にハイレ
ベルとなるノーマリーローレベルのパルス信号電流であ
る。
ランジスタ50に流れる電流Ｉ1により容量性負荷52が充
電され、入力信号電流Isigによりトランジスタ51が導通
する時には、トランジスタ51にＩ2で示す電流が流れ、
〔Ｉ2−Ｉ1）の電流により容量性負荷52が放電される。
また、入力信号は、例えば１水平周期（1H）毎にハイレ
ベルとなるノーマリーローレベルのパルス信号電流であ
る。
この回路において、容量性負荷52の負荷容量をＣLと
するとその出力電圧Voutは、立上がり時に、 Vout∝Ｉ1・t/CL となる。立下がり時では、 Vout∝（Ｉ1−Ｉ2）・t/CL となる。容量性負荷52がCCD撮像素子のように大容量の
負荷である場合には、立上がり及び立下がりを急峻とす
るためＩ1及びＩ2を共に大きくする必要がある。
するとその出力電圧Voutは、立上がり時に、 Vout∝Ｉ1・t/CL となる。立下がり時では、 Vout∝（Ｉ1−Ｉ2）・t/CL となる。容量性負荷52がCCD撮像素子のように大容量の
負荷である場合には、立上がり及び立下がりを急峻とす
るためＩ1及びＩ2を共に大きくする必要がある。
トランジスタ51のエミッタ接地における電流増幅率を
ｈfelとすると入力信号電流IsigとＩ2の関係は、 Isig＝Ｉ2/hfel である。例えば、容量性負荷52の負荷容量ＣLを（ＣL＝
5000pF）とし、平衡時における容量性負荷の出力電圧Vo
utを（Vout＝8V）とし、平衡状態に達するまでの時間Ｔ
を（Ｔ＝100nsec）とすると（Ｉ2−Ｉ1）は、 Ｉ2−Ｉ1＝ＣL・Vout/T＝400mA となる。ここで（Ｉ1＝400mA,I2＝800mA）に選ぶと、 Isig＝8mA となる。これにより、トランジスタ50のベースには、常
時4mAのベース電流が流れ込んでいることになる。この
ため、この従来のクロックドライバは、消費電力が大き
くなる問題点がある。例えば、この回路をCCD撮像素子
のインターライン方式の垂直転送クロックに用いた場
合、CCDカメラシステムの低消費電力化の大きな障害と
なる。
ｈfelとすると入力信号電流IsigとＩ2の関係は、 Isig＝Ｉ2/hfel である。例えば、容量性負荷52の負荷容量ＣLを（ＣL＝
5000pF）とし、平衡時における容量性負荷の出力電圧Vo
utを（Vout＝8V）とし、平衡状態に達するまでの時間Ｔ
を（Ｔ＝100nsec）とすると（Ｉ2−Ｉ1）は、 Ｉ2−Ｉ1＝ＣL・Vout/T＝400mA となる。ここで（Ｉ1＝400mA,I2＝800mA）に選ぶと、 Isig＝8mA となる。これにより、トランジスタ50のベースには、常
時4mAのベース電流が流れ込んでいることになる。この
ため、この従来のクロックドライバは、消費電力が大き
くなる問題点がある。例えば、この回路をCCD撮像素子
のインターライン方式の垂直転送クロックに用いた場
合、CCDカメラシステムの低消費電力化の大きな障害と
なる。
従って、この発明の目的は、入力クロックの遷移期間
でコンプリメンタリ出力回路を駆動し、出力レベル保持
期間においては、微小電流でコンプリメンタリ出力回路
を駆動する低消費電力のクロックドライバを提供するこ
とにある。
でコンプリメンタリ出力回路を駆動し、出力レベル保持
期間においては、微小電流でコンプリメンタリ出力回路
を駆動する低消費電力のクロックドライバを提供するこ
とにある。
〔発明の概要〕 この発明は、入力パルスよりパルス幅がやや広い制御
パルスの期間で共にその値が大きくされ、且つ所定の電
位差を有する第１および第２のバイアス電圧を発生する
バイアス電圧発生手段と、 入力パルスに対応した電圧を発生する第１の接続点
と、第１および第２のバイアス電圧に対応した電圧が発
生する第２の接続点との間に抵抗を接続し、抵抗と第１
および第２の接続点の電位差とで規定される電流を発生
する電流発生手段と、 CCD撮像素子が負荷として接続されると共に、電流発
生手段により発生した電流がベース電流として供給され
るコンプリメンタリ出力段と、 制御パルスのパルス幅の期間では、入力パルスの極性
に応じてコンプリメンタリ出力段の第１及び第２のトラ
ンジスタの一方のトランジスタのベースに電流を供給
し、制御パルスの期間以外では、第１及び第２のトラン
ジスタの他方のトランジスタのベースに電流発生手段に
よって、微小電流を供給するようにしたクロックドライ
バである。
パルスの期間で共にその値が大きくされ、且つ所定の電
位差を有する第１および第２のバイアス電圧を発生する
バイアス電圧発生手段と、 入力パルスに対応した電圧を発生する第１の接続点
と、第１および第２のバイアス電圧に対応した電圧が発
生する第２の接続点との間に抵抗を接続し、抵抗と第１
および第２の接続点の電位差とで規定される電流を発生
する電流発生手段と、 CCD撮像素子が負荷として接続されると共に、電流発
生手段により発生した電流がベース電流として供給され
るコンプリメンタリ出力段と、 制御パルスのパルス幅の期間では、入力パルスの極性
に応じてコンプリメンタリ出力段の第１及び第２のトラ
ンジスタの一方のトランジスタのベースに電流を供給
し、制御パルスの期間以外では、第１及び第２のトラン
ジスタの他方のトランジスタのベースに電流発生手段に
よって、微小電流を供給するようにしたクロックドライ
バである。
この発明の一実施例について、以下図面を参照して説
明する。第１図Ａ及び第１図Ｂは、この発明の一実施例
の構成を示し、これらの回路は、後述のバイアス電圧供
給回路と夫々接続されるものである。
明する。第１図Ａ及び第１図Ｂは、この発明の一実施例
の構成を示し、これらの回路は、後述のバイアス電圧供
給回路と夫々接続されるものである。
第１図Ａは、ノーマリーローの入力パルスが供給され
るクロックドライバであり、第１図Ａにおいて、1,3,5
がNPN形トランジスタ、2,4,6がPNP形トランジスタ、７
が容量性負荷、８が抵抗である。電源端子11に、トラン
ジスタ１のコレクタとトランジスタ６のエミッタとが接
続されている。トランジスタ１のエミッタには、トラン
ジスタ２のエミッタが接続されており、トランジスタ２
のコレクタは、接地されている。また、トランジスタ１
のベースとトランジスタ２のベースとは、互いに接続さ
れており、その接続点は、入力端子12に接続されてい
る。トランジスタ６のコレクタには、トランジスタ５の
コレクタが接続されており、トランジスタ５のエミッタ
は、接地されている。このコレクタ共通接続点と接地間
には、容量性負荷７、例えばCCD撮像素子が接続されて
いる。また、トランジスタ６のベースは、トランジスタ
３のコレクタに接続され、トランジスタ３のエミッタ
は、トランジスタ４のエミッタに接続され、トランジス
タ４のコレクタは，トランジスタ５のベースに接続され
ている。
るクロックドライバであり、第１図Ａにおいて、1,3,5
がNPN形トランジスタ、2,4,6がPNP形トランジスタ、７
が容量性負荷、８が抵抗である。電源端子11に、トラン
ジスタ１のコレクタとトランジスタ６のエミッタとが接
続されている。トランジスタ１のエミッタには、トラン
ジスタ２のエミッタが接続されており、トランジスタ２
のコレクタは、接地されている。また、トランジスタ１
のベースとトランジスタ２のベースとは、互いに接続さ
れており、その接続点は、入力端子12に接続されてい
る。トランジスタ６のコレクタには、トランジスタ５の
コレクタが接続されており、トランジスタ５のエミッタ
は、接地されている。このコレクタ共通接続点と接地間
には、容量性負荷７、例えばCCD撮像素子が接続されて
いる。また、トランジスタ６のベースは、トランジスタ
３のコレクタに接続され、トランジスタ３のエミッタ
は、トランジスタ４のエミッタに接続され、トランジス
タ４のコレクタは，トランジスタ５のベースに接続され
ている。
トランジスタ３及びトランジスタ４のエミッタ共通接
続点と、前出のトランジスタ１及びトランジスタ２のエ
ミッタ共通接続点とが、抵抗８を介して接続されてい
る。また、トランジスタ３のベースが、一方のバイアス
電圧入力端子９に接続され、トランジスタ４のベースが
他方のバイアス電圧入力端子10に接続されている。
続点と、前出のトランジスタ１及びトランジスタ２のエ
ミッタ共通接続点とが、抵抗８を介して接続されてい
る。また、トランジスタ３のベースが、一方のバイアス
電圧入力端子９に接続され、トランジスタ４のベースが
他方のバイアス電圧入力端子10に接続されている。
第１図Ｂは、ノーマリーハイの入力パルスが供給され
るクロックドライバであり、第１図Ｂにおいて、13,15,
17がNPN形トランジスタ、14,16,18がPNP形トランジス
タ、19が容量性負荷、20が抵抗である。このクロックド
ライバの構成は、第１図Ａに示したクロックドライバの
構成と同様で、23が電源端子、24が入力端子、21,22が
バイアスス電圧入力端子である。CCD撮像素子を駆動す
る時には、第１図Ａに示すクロックドライバが二個と、
第１図Ｂに示すクロックドライバが二個との計四個のク
ロックドライバが用いられる。
るクロックドライバであり、第１図Ｂにおいて、13,15,
17がNPN形トランジスタ、14,16,18がPNP形トランジス
タ、19が容量性負荷、20が抵抗である。このクロックド
ライバの構成は、第１図Ａに示したクロックドライバの
構成と同様で、23が電源端子、24が入力端子、21,22が
バイアスス電圧入力端子である。CCD撮像素子を駆動す
る時には、第１図Ａに示すクロックドライバが二個と、
第１図Ｂに示すクロックドライバが二個との計四個のク
ロックドライバが用いられる。
第２図は、上述のバイアス電圧供給端子9,10,21,22に
供給されるバイアス電圧の発生回路の構成を示し、25,3
6がNPN形トランジスタ、26,37がPNP形トランジスタ、2
7,28,38,39が定電流源、29,40がスイッチ回路である。
供給されるバイアス電圧の発生回路の構成を示し、25,3
6がNPN形トランジスタ、26,37がPNP形トランジスタ、2
7,28,38,39が定電流源、29,40がスイッチ回路である。
スイッチ回路29及び40は、制御パルス入力端子47から
の制御パルスにより、水平ブランキング期間でのみオン
するようにされている。電源端子48及び接地間には、抵
抗30,31,32,33が直列に接続されている。抵抗30と並列
にスイッチ29が接続され、抵抗31と抵抗32との接続点に
は、そのコレクタが電源端子48と接続されたトランジス
タ25のベースが接続されている。トランジスタ25のエミ
ッタに、定電流源27が接続され、このエミッタは、バイ
アス電圧出力端子34として導出される。定電流源28に
は、トランジスタ26のエミッタが接続されており、トラ
ンジスタ26のコレクタは接地され、この定電流源とトラ
ンジスタ26のエミッタが、バイアス電圧出力端子35とし
て導出される。
の制御パルスにより、水平ブランキング期間でのみオン
するようにされている。電源端子48及び接地間には、抵
抗30,31,32,33が直列に接続されている。抵抗30と並列
にスイッチ29が接続され、抵抗31と抵抗32との接続点に
は、そのコレクタが電源端子48と接続されたトランジス
タ25のベースが接続されている。トランジスタ25のエミ
ッタに、定電流源27が接続され、このエミッタは、バイ
アス電圧出力端子34として導出される。定電流源28に
は、トランジスタ26のエミッタが接続されており、トラ
ンジスタ26のコレクタは接地され、この定電流源とトラ
ンジスタ26のエミッタが、バイアス電圧出力端子35とし
て導出される。
また、電源端子48及び接地間に、抵抗41,42,43,44が
直列に接続され、抵抗44と並列にスイッチ回路40が接続
されている。抵抗41と抵抗42との接続点には、そのコレ
クタが電源端子48と接続されたトランジスタ36のベース
が接続され、抵抗42と抵抗43との接続点には、トランジ
スタ37のベースが接続されている。トランジスタ36のエ
ミッタに、定電流源38が接続されると共に、このエミッ
タがバイアス電圧出力端子45として導出される。トラン
ジスタ37のエミッタに定電流源39が接続され、トランジ
スタ37のコレクタが接地され、このエミッタがバイアス
電圧出力端子46として導出される。
直列に接続され、抵抗44と並列にスイッチ回路40が接続
されている。抵抗41と抵抗42との接続点には、そのコレ
クタが電源端子48と接続されたトランジスタ36のベース
が接続され、抵抗42と抵抗43との接続点には、トランジ
スタ37のベースが接続されている。トランジスタ36のエ
ミッタに、定電流源38が接続されると共に、このエミッ
タがバイアス電圧出力端子45として導出される。トラン
ジスタ37のエミッタに定電流源39が接続され、トランジ
スタ37のコレクタが接地され、このエミッタがバイアス
電圧出力端子46として導出される。
第１図Ａに示すノーマリーローのクロックドライバの
バイアス電圧入力端子９と第２図に示すバイアス電圧発
生回路のバイアス電圧出力端子34とが接続されると共
に、バイアス電圧入力端子10とバイアス電圧出力端子35
とが接続される。第１図Ｂに示すノーマリーハイのクロ
ックドライバのバイアス電圧入力端子21と第２図に示す
バイアス電圧発生回路のバイアス電圧出力端子45とが接
続され、バイアス電圧入力端子22とバイアス電圧出力端
子46とが接続される。
バイアス電圧入力端子９と第２図に示すバイアス電圧発
生回路のバイアス電圧出力端子34とが接続されると共
に、バイアス電圧入力端子10とバイアス電圧出力端子35
とが接続される。第１図Ｂに示すノーマリーハイのクロ
ックドライバのバイアス電圧入力端子21と第２図に示す
バイアス電圧発生回路のバイアス電圧出力端子45とが接
続され、バイアス電圧入力端子22とバイアス電圧出力端
子46とが接続される。
第３図及び第４図は、この発明の一実施例の各部の電
圧波形を示す波形図である。
圧波形を示す波形図である。
第３図Ａは、第１図Ａのクロックドライバの入力端子
12に供給されるノーマリーローの入力電圧ＶIN1の波形
を示し、第３図Ｂは、第２図のバイアス電圧発生回路の
スイッチ回路29,40を制御する水平ブランキングパルス
の電圧波形を示す。第３図Ｃは、入力電圧ＶIN1に対す
る電圧関係を示し、実線は、第１図Ａ中のトランジスタ
１及びトランジスタ２のエミッタ共通接続点の電圧ＶY1
の波形を示し、破線は、トランジスタ３及びトランジス
タ４のエミッタ共通接続点の電圧ＶX1の波形を示す。ま
た、第３図Ｃにおける一点鎖線は、バイアス電圧入力端
子９の電圧ＶA1の波形を示し、二点鎖線は、バイアス電
圧入力端子10の電圧ＶB1の波形を示す。
12に供給されるノーマリーローの入力電圧ＶIN1の波形
を示し、第３図Ｂは、第２図のバイアス電圧発生回路の
スイッチ回路29,40を制御する水平ブランキングパルス
の電圧波形を示す。第３図Ｃは、入力電圧ＶIN1に対す
る電圧関係を示し、実線は、第１図Ａ中のトランジスタ
１及びトランジスタ２のエミッタ共通接続点の電圧ＶY1
の波形を示し、破線は、トランジスタ３及びトランジス
タ４のエミッタ共通接続点の電圧ＶX1の波形を示す。ま
た、第３図Ｃにおける一点鎖線は、バイアス電圧入力端
子９の電圧ＶA1の波形を示し、二点鎖線は、バイアス電
圧入力端子10の電圧ＶB1の波形を示す。
第４図Ａは、第１図Ｂのクロックドライバの入力端子
24に供給されるノーマリーハイの入力電圧ＶIN2の波形
を示し、第４図Ｂは、第２図のバイアス電圧発生回路の
スイッチ回路29,40を制御する水平プランキングパルス
の電圧波形を示す。第４図Ｃは、入力電圧ＶIN2に対す
る電圧関係を示し、実線は、第１図中のトランジスタ13
及びトランジスタ14のエミッタ共通接続点の電圧ＶY2の
波形を示し、破線は、トランジスタ15及びトランジスタ
16のエミッタ共通接続点の電圧ＶX2の波形を示す。ま
た、第４図Ｃにおける一点鎖線は、バイアス電圧入力端
子21の電圧ＶA2の波形を示し、二点鎖線は、バイアス電
圧入力端子22の電圧ＶB2の波形を示す。
24に供給されるノーマリーハイの入力電圧ＶIN2の波形
を示し、第４図Ｂは、第２図のバイアス電圧発生回路の
スイッチ回路29,40を制御する水平プランキングパルス
の電圧波形を示す。第４図Ｃは、入力電圧ＶIN2に対す
る電圧関係を示し、実線は、第１図中のトランジスタ13
及びトランジスタ14のエミッタ共通接続点の電圧ＶY2の
波形を示し、破線は、トランジスタ15及びトランジスタ
16のエミッタ共通接続点の電圧ＶX2の波形を示す。ま
た、第４図Ｃにおける一点鎖線は、バイアス電圧入力端
子21の電圧ＶA2の波形を示し、二点鎖線は、バイアス電
圧入力端子22の電圧ＶB2の波形を示す。
この発明の一実施例をCCDの垂直レジスタに用いると
すると、第３図Ａで示す入力電圧ＶIN1及び第４図Ａで
示す入力電圧ＶIN2、即ち、CCD垂直レジスタ駆動パルス
は、１フィールドに一個のセンサーゲートパルスを除い
て、第３図Ｂ及び第４図Ｂに示す水平ブランキング期間
ＴBLK内に存在する。例えば、１水平周期ＴHは、63.5μ
secであり、水平ブランキング期間ＴBLKは、約10μsec
であり、CCD垂直レジスタ駆動パルスの幅は、２〜３μs
ecである。
すると、第３図Ａで示す入力電圧ＶIN1及び第４図Ａで
示す入力電圧ＶIN2、即ち、CCD垂直レジスタ駆動パルス
は、１フィールドに一個のセンサーゲートパルスを除い
て、第３図Ｂ及び第４図Ｂに示す水平ブランキング期間
ＴBLK内に存在する。例えば、１水平周期ＴHは、63.5μ
secであり、水平ブランキング期間ＴBLKは、約10μsec
であり、CCD垂直レジスタ駆動パルスの幅は、２〜３μs
ecである。
ここで、第２図で示すバイアス電圧発生回路におい
て、スイッチ回路29がオフ状態では、抵抗30,31及び抵
抗32,33の抵抗比の電源電圧ＶCC1を分圧してなる電圧が
バイアス電圧出力端子34に取り出されと共に、抵抗30,3
1,32及び33の抵抗比で電源電圧ＶCC1を分圧してなる電
圧がバイアス電圧出力端子35に取り出される。水平ブラ
ンキングＴBLKにおいて、スイッチ回路29がオンする
と、抵抗30がショートされ、バイアス電圧出力端子34,3
5に夫々取り出されるバイアス電圧は、上昇する。従っ
て、このバイアス電圧ＶA1,VB1は、第３図Ｃに示すよう
に変化する。
て、スイッチ回路29がオフ状態では、抵抗30,31及び抵
抗32,33の抵抗比の電源電圧ＶCC1を分圧してなる電圧が
バイアス電圧出力端子34に取り出されと共に、抵抗30,3
1,32及び33の抵抗比で電源電圧ＶCC1を分圧してなる電
圧がバイアス電圧出力端子35に取り出される。水平ブラ
ンキングＴBLKにおいて、スイッチ回路29がオンする
と、抵抗30がショートされ、バイアス電圧出力端子34,3
5に夫々取り出されるバイアス電圧は、上昇する。従っ
て、このバイアス電圧ＶA1,VB1は、第３図Ｃに示すよう
に変化する。
また、スイッチ回路40がオフ状態では、抵抗41,42及
び抵抗43,44の抵抗比で電源電圧ＶCC1を分圧してなる電
圧がバイアス電圧出力端子46に取り出されと共に、抵抗
42,43,44及び41の抵抗比で電源電圧ＶCC1を分圧してな
る電圧がバイアス電圧出力端子45に取り出される。水平
ブランキングＴBLKにおいて、スイッチ回路40がオンす
ると、抵抗44がショートされ、バイアス電圧出力端子4
5,46に夫々取り出されるバイアス電圧は、低下する。従
って、このバイアス電圧ＶA2,VB2は、第４図Ｃに示すよ
うに変化する。つまり、ハイアス電圧発生回路は、水平
プランキング期間ＴBLKの立上がり時に、スイッチ回路2
9,40がオンし、それに伴いノーマリーロー側のクロック
ドライバに供給されるバイアス電圧は、上げられ、ノー
マリーハイ側のクロックドライバに供給されるバイアス
電圧は、下げられる。また、水平ブランキング期間Ｔ
BLK以外では、スイッチ回路29,40がオフし、それに伴い
ノーマリーロー側のバイアス電圧は下げられ、ノーマリ
ーハイ側のバイアス電圧は、上げられる。
び抵抗43,44の抵抗比で電源電圧ＶCC1を分圧してなる電
圧がバイアス電圧出力端子46に取り出されと共に、抵抗
42,43,44及び41の抵抗比で電源電圧ＶCC1を分圧してな
る電圧がバイアス電圧出力端子45に取り出される。水平
ブランキングＴBLKにおいて、スイッチ回路40がオンす
ると、抵抗44がショートされ、バイアス電圧出力端子4
5,46に夫々取り出されるバイアス電圧は、低下する。従
って、このバイアス電圧ＶA2,VB2は、第４図Ｃに示すよ
うに変化する。つまり、ハイアス電圧発生回路は、水平
プランキング期間ＴBLKの立上がり時に、スイッチ回路2
9,40がオンし、それに伴いノーマリーロー側のクロック
ドライバに供給されるバイアス電圧は、上げられ、ノー
マリーハイ側のクロックドライバに供給されるバイアス
電圧は、下げられる。また、水平ブランキング期間Ｔ
BLK以外では、スイッチ回路29,40がオフし、それに伴い
ノーマリーロー側のバイアス電圧は下げられ、ノーマリ
ーハイ側のバイアス電圧は、上げられる。
第１図Ａのクロックドライバの入力端子12には、CCD
垂直レジスタ駆動パルスの立上がり時において、ＶCC1
の電圧が印加され、トランジスタ１が導通し、トランジ
スタ２が非導通となる。トランジスタ１及びトランジス
タ２のエミッタ共通接続点の電圧ＶY1は、ＶBEをトラン
ジスタ１のベースエミッタ間電圧とすると、 ＶY1＝ＶCC1−ＶBE となる。トランジスタ３及びトランジスタ４のエミッタ
共通接続点の電圧ＶX1は、ＶBEをトランジスタ４のベー
スエミッタ間電圧とすると、 ＶX1＝ＶB1＋ＶBE となる。ＶY1及びＶX1間の電位差、即ち抵抗８の両端電
位差をΔＶ1とすると、 ΔＶ1＝ＶY1−ＶX1＝ＶCC1−2VBE−ＶB1 となる。この時、トランジスタ４が導通し、抵抗８の抵
抗値をＲXとすると、（ΔＶ1/RX）で表される電流ＩXが
抵抗８に流れ、トランジスタ４を介してトランジスタ５
のベースに図中Ｉ2（Ｉ2＝ＩX）の電流が流れる。これ
によって、トランジスタ５が導通し、容量性負荷７の蓄
積電荷がトランジスタ５を通じて放電される。
垂直レジスタ駆動パルスの立上がり時において、ＶCC1
の電圧が印加され、トランジスタ１が導通し、トランジ
スタ２が非導通となる。トランジスタ１及びトランジス
タ２のエミッタ共通接続点の電圧ＶY1は、ＶBEをトラン
ジスタ１のベースエミッタ間電圧とすると、 ＶY1＝ＶCC1−ＶBE となる。トランジスタ３及びトランジスタ４のエミッタ
共通接続点の電圧ＶX1は、ＶBEをトランジスタ４のベー
スエミッタ間電圧とすると、 ＶX1＝ＶB1＋ＶBE となる。ＶY1及びＶX1間の電位差、即ち抵抗８の両端電
位差をΔＶ1とすると、 ΔＶ1＝ＶY1−ＶX1＝ＶCC1−2VBE−ＶB1 となる。この時、トランジスタ４が導通し、抵抗８の抵
抗値をＲXとすると、（ΔＶ1/RX）で表される電流ＩXが
抵抗８に流れ、トランジスタ４を介してトランジスタ５
のベースに図中Ｉ2（Ｉ2＝ＩX）の電流が流れる。これ
によって、トランジスタ５が導通し、容量性負荷７の蓄
積電荷がトランジスタ５を通じて放電される。
また、入力パルスの立下がり時においては、ＶIN1の
電位はＶCC1から０となり、それに伴いトランジスタ１
が非導通となり、トランジスタ２が導通する。トランジ
スタ１及びトランジスタ２のエミッタ共通接続点の電圧
ＶY1は、ＶBEをトランジスタ２のベースエミッタ間電圧
とすると、 ＶY1＝ＶBE となる。また、トランジスタ３及びトランジスタ４のエ
ミッタ共通接続点の電圧ＶX1は、ＶBEをトランジスタ３
のベースエミッタ間の電圧とすると、 ＶX1＝ＶA1−ＶBE となる。ＶY1及びＶX1間の電位差をΔＶ′1とすると、 ΔＶ′1＝ＶX1−ＶY1＝ＶA1−2VBE となり、（ΔＶ′1/RX）で表される電流ＩXが流れる。
この時トランジスタ３が導通し、この時のＩXに等しい
トランジスタ３のコレクタ電流Ｉ1が、トランジスタ６
のベースに流れ、これにより、トランジスタ６が導通
し、トランジスタ５が非導通となる。容量性負荷７がト
ランジスタ６のコレクタ電流により充電される。容量性
負荷７の端子電圧は、ＶCC2に略々等しくなる平衡状態
では、Ｉ1は、殆ど流れなくなる。
電位はＶCC1から０となり、それに伴いトランジスタ１
が非導通となり、トランジスタ２が導通する。トランジ
スタ１及びトランジスタ２のエミッタ共通接続点の電圧
ＶY1は、ＶBEをトランジスタ２のベースエミッタ間電圧
とすると、 ＶY1＝ＶBE となる。また、トランジスタ３及びトランジスタ４のエ
ミッタ共通接続点の電圧ＶX1は、ＶBEをトランジスタ３
のベースエミッタ間の電圧とすると、 ＶX1＝ＶA1−ＶBE となる。ＶY1及びＶX1間の電位差をΔＶ′1とすると、 ΔＶ′1＝ＶX1−ＶY1＝ＶA1−2VBE となり、（ΔＶ′1/RX）で表される電流ＩXが流れる。
この時トランジスタ３が導通し、この時のＩXに等しい
トランジスタ３のコレクタ電流Ｉ1が、トランジスタ６
のベースに流れ、これにより、トランジスタ６が導通
し、トランジスタ５が非導通となる。容量性負荷７がト
ランジスタ６のコレクタ電流により充電される。容量性
負荷７の端子電圧は、ＶCC2に略々等しくなる平衡状態
では、Ｉ1は、殆ど流れなくなる。
上述の立上がり時及び立下がり時の電圧変化は、等し
く（ΔＶ1＝ΔＶ′1）とされ、 ＶA1＋ＶB1＝ＶCC1・・・（１） となる。また、トランジスタ３とトランジスタ４とを同
時に導通させないためには、Ｖαをマージン電圧（例え
ば、Ｖα≒100mV）とすると、 ＶA1−ＶB1＝2VBE−Ｖα・・・（２） となる。上記の（１），（２）式により、バイアス電圧
ＶA1,VB1は、 ＶA1＝（ＶCC1−Ｖα）＋ＶBE ＶB1＝（ＶCC1＋Ｖα）/2−ＶBE となり、これらのバイアス電圧は、バイアス電圧発生回
路により、水平ブランキング期間中に形成される。
く（ΔＶ1＝ΔＶ′1）とされ、 ＶA1＋ＶB1＝ＶCC1・・・（１） となる。また、トランジスタ３とトランジスタ４とを同
時に導通させないためには、Ｖαをマージン電圧（例え
ば、Ｖα≒100mV）とすると、 ＶA1−ＶB1＝2VBE−Ｖα・・・（２） となる。上記の（１），（２）式により、バイアス電圧
ＶA1,VB1は、 ＶA1＝（ＶCC1−Ｖα）＋ＶBE ＶB1＝（ＶCC1＋Ｖα）/2−ＶBE となり、これらのバイアス電圧は、バイアス電圧発生回
路により、水平ブランキング期間中に形成される。
また、水平ブランキング期間以外の期間では、容量性
負荷であるCCD撮像素子の容量ＣLが、例えば5,000pFと
大きく、そのため、出力電圧は、殆ど変化しない。しか
し、トランジスタ５及びトランジスタ６のコレクタとIC
基板との間にはリーク電流があるため、これを補償する
程度の微小なベース電流Ｉ1をトランジスタ６に供給す
る。この水平ブランキング期間以外では、スイッチ回路
40がオフし、バイアス電圧ＶA1,VB1が第３図Ｃに示すよ
うに下げられ、（ΔＶ2/RX）で表される電流ＩXが流れ
る。
負荷であるCCD撮像素子の容量ＣLが、例えば5,000pFと
大きく、そのため、出力電圧は、殆ど変化しない。しか
し、トランジスタ５及びトランジスタ６のコレクタとIC
基板との間にはリーク電流があるため、これを補償する
程度の微小なベース電流Ｉ1をトランジスタ６に供給す
る。この水平ブランキング期間以外では、スイッチ回路
40がオフし、バイアス電圧ＶA1,VB1が第３図Ｃに示すよ
うに下げられ、（ΔＶ2/RX）で表される電流ＩXが流れ
る。
また、第１図Ｂのクロックドライバの入力端子24の入
力パルスは、第１図Ａの入力端子12の入力パルスの立上
がり時に、ＶCC1から０に立下がる。この立下がり時で
は、トランジスタ13が非導通となり、トランジスタ14が
導通し、抵抗20の抵抗値をＲXとすると、（ΔＶ3/RX）
で表される電流が抵抗20に流れる。この時、トランジス
タ15が導通し、（ΔＶ3/RX）と等しいトランジスタ15の
コレクタ電流がトランジスタ18のベースに流れ、これに
より、トランジスタ18が導通し、トランジスタ17が非導
通となる。容量性負荷19がトランジスタ18のコレクタ電
流により充電される。容量性負荷19の端子電圧は、Ｖ
CC2に略々等しくなる平衡状態では、トランジスタ15の
コレクタ電流は、殆ど流れなくなる。
力パルスは、第１図Ａの入力端子12の入力パルスの立上
がり時に、ＶCC1から０に立下がる。この立下がり時で
は、トランジスタ13が非導通となり、トランジスタ14が
導通し、抵抗20の抵抗値をＲXとすると、（ΔＶ3/RX）
で表される電流が抵抗20に流れる。この時、トランジス
タ15が導通し、（ΔＶ3/RX）と等しいトランジスタ15の
コレクタ電流がトランジスタ18のベースに流れ、これに
より、トランジスタ18が導通し、トランジスタ17が非導
通となる。容量性負荷19がトランジスタ18のコレクタ電
流により充電される。容量性負荷19の端子電圧は、Ｖ
CC2に略々等しくなる平衡状態では、トランジスタ15の
コレクタ電流は、殆ど流れなくなる。
また、第１図Ａの入力端子12の入力パルスの立下がり
時には、第１図Ｂの入力端子24の入力パルスは、立上が
り、入力端子24の電圧は、０からＶCC1に立上がる。こ
の立上がり時では、トランジスタ13が導通し、トランジ
スタ14が非導通となる。そしてトランジスタ16が導通
し、抵抗20に（ΔＶ4/RX）で表される電流が流れ、（Δ
Ｖ3/RX）に等しい電流がトランジスタ17のベースに流れ
る。これによってトランジスタ17が導通し、容量性負荷
19の蓄積電荷がトランジスタ17を通じて放電される。
時には、第１図Ｂの入力端子24の入力パルスは、立上が
り、入力端子24の電圧は、０からＶCC1に立上がる。こ
の立上がり時では、トランジスタ13が導通し、トランジ
スタ14が非導通となる。そしてトランジスタ16が導通
し、抵抗20に（ΔＶ4/RX）で表される電流が流れ、（Δ
Ｖ3/RX）に等しい電流がトランジスタ17のベースに流れ
る。これによってトランジスタ17が導通し、容量性負荷
19の蓄積電荷がトランジスタ17を通じて放電される。
このように、第１図Ａ及び第１図Ｂに夫々示すクロッ
クドライバは、動作し、第３図及び第４図中のＶX1,VY1
間の電位差及びＶX2,VY2の電位差ΔＶ1，ΔＶ2，Δ
Ｖ3，ΔＶ4は、 ΔＶ1＝ΔＶ3・ΔＶ2＝ΔＶ4 となっている。
クドライバは、動作し、第３図及び第４図中のＶX1,VY1
間の電位差及びＶX2,VY2の電位差ΔＶ1，ΔＶ2，Δ
Ｖ3，ΔＶ4は、 ΔＶ1＝ΔＶ3・ΔＶ2＝ΔＶ4 となっている。
また、上述の一実施例と異なり、入力パルス幅が比較
的広い場合は、その立上がりエッジ及び立下がりエッジ
を夫々含む遷移期間でのみバイアス電圧を増大させて
（ノーマリーローの場合）、前後の遷移期間で挟まれた
ドライブ期間では、バイアス電圧をさげるようにしても
良い。
的広い場合は、その立上がりエッジ及び立下がりエッジ
を夫々含む遷移期間でのみバイアス電圧を増大させて
（ノーマリーローの場合）、前後の遷移期間で挟まれた
ドライブ期間では、バイアス電圧をさげるようにしても
良い。
尚、上述の一実施例は、この発明をCCD撮像素子のク
ロックドライバに適用した例であるが、当然のことなが
ら、CCDドライブのみならず他の容量性負荷のクロック
ドライバにも適用することができる。
ロックドライバに適用した例であるが、当然のことなが
ら、CCDドライブのみならず他の容量性負荷のクロック
ドライバにも適用することができる。
この発明に依れば、出力パルスの遷移期間を含む期間
でのみ、大電流で容量性負荷をドライブし、出力パルス
の遷移期間を含む期間以外では、容量性負荷を微小電流
でドライブすることができるため、クロックドライバの
消費電力が従来のクロックドライバの消費電力と較べ
て、少なくすることができる。例えば、前出のΔＶ2を
（ΔＶ2＝１・ΔＶ1/n）とすると、この時の無負荷消費
電力Ｐは、 Ｐ＝｛（ΔＶ1/Rx）・ＴBLK/TH＋（ΔＶ2/Rx）（ＴH−
ＴBLK）/TH｝・ＶCC2 ＝｛（ｎ−１）・ΔＶ1・ＴBLK／（ｎ・Ｒx・ＴH）＋１
・ΔＶ1／（ｎ・Ｒx）｝・ＶCC2 ＝｛（ｎ−１）・ＴBLK／（ｎ・ＴH）＋1/n｝・ΔＶ1・
ＶCC2/Rx となる。また、従来のクロックドライバの無負荷消費電
力Ｐ′は、 Ｐ′＝ΔＶ1・ＶCC2/RX となる。ここで、消費電力比は、 P/P′＝（ｎ−１）・ＴBLK／（ｎ・ＴH）＋1/n となる。ここで、一例として（ｎ＝10）とすると（Ｔ
BLK/TH＝10/63.5）であるからその消費電力比は、 P/P′＝0.24＝24％ となる。つまり、この発明に依れば、従来のクロックド
ライバの無負荷消費電力と較べて約1/4の無負荷消費電
力でCCD撮像素子を駆動することができる。
でのみ、大電流で容量性負荷をドライブし、出力パルス
の遷移期間を含む期間以外では、容量性負荷を微小電流
でドライブすることができるため、クロックドライバの
消費電力が従来のクロックドライバの消費電力と較べ
て、少なくすることができる。例えば、前出のΔＶ2を
（ΔＶ2＝１・ΔＶ1/n）とすると、この時の無負荷消費
電力Ｐは、 Ｐ＝｛（ΔＶ1/Rx）・ＴBLK/TH＋（ΔＶ2/Rx）（ＴH−
ＴBLK）/TH｝・ＶCC2 ＝｛（ｎ−１）・ΔＶ1・ＴBLK／（ｎ・Ｒx・ＴH）＋１
・ΔＶ1／（ｎ・Ｒx）｝・ＶCC2 ＝｛（ｎ−１）・ＴBLK／（ｎ・ＴH）＋1/n｝・ΔＶ1・
ＶCC2/Rx となる。また、従来のクロックドライバの無負荷消費電
力Ｐ′は、 Ｐ′＝ΔＶ1・ＶCC2/RX となる。ここで、消費電力比は、 P/P′＝（ｎ−１）・ＴBLK／（ｎ・ＴH）＋1/n となる。ここで、一例として（ｎ＝10）とすると（Ｔ
BLK/TH＝10/63.5）であるからその消費電力比は、 P/P′＝0.24＝24％ となる。つまり、この発明に依れば、従来のクロックド
ライバの無負荷消費電力と較べて約1/4の無負荷消費電
力でCCD撮像素子を駆動することができる。
第１図Ａ及び第１図Ｂは、この発明の一実施例の接続
図、第２図はこの発明の一実施例におけるバイアス電圧
発生回路の構成を示す接続図、第３図は第１図Ａに示す
クロックドライバの各部の波形図、第４図は第１図Ｂに
示すクロックドライバの各部の波形図、第５図は、従来
のクロックドライバの説明に用いる接続図である。 1,3,5,13,15,17,25,36:NPN形トランジスタ、2,4,6,14,1
6,18,26,37:PNP形トランジスタ、7,19:容量性負荷、8,2
0,30,31,32,33,41,42,43,44:抵抗、27,28,38,39:定電流
源、29,40:スイッチ回路。
図、第２図はこの発明の一実施例におけるバイアス電圧
発生回路の構成を示す接続図、第３図は第１図Ａに示す
クロックドライバの各部の波形図、第４図は第１図Ｂに
示すクロックドライバの各部の波形図、第５図は、従来
のクロックドライバの説明に用いる接続図である。 1,3,5,13,15,17,25,36:NPN形トランジスタ、2,4,6,14,1
6,18,26,37:PNP形トランジスタ、7,19:容量性負荷、8,2
0,30,31,32,33,41,42,43,44:抵抗、27,28,38,39:定電流
源、29,40:スイッチ回路。
Claims (1)
- 【請求項１】入力パルスよりパルス幅がやや広い制御パ
ルスの期間で共にその値が大きくされ、且つ所定の電位
差を有する第１および第２のバイアス電圧を発生するバ
イアス電圧発生手段と、 入力パルスに対応した電圧を発生する第１の接続点と、
上記第１および第２のバイアス電圧に対応した電圧が発
生する第２の接続点との間に抵抗を接続し、上記抵抗と
上記第１および第２の接続点の電位差とで規定される電
流を発生する電流発生手段と、 CCD撮像素子が負荷として接続されると共に、上記電流
発生手段により発生した電流がベース電流として供給さ
れるコンプリメンタリ出力段と、 上記制御パルスのパルス幅の期間では、上記入力パルス
の極性に応じて上記コンプリメンタリ出力段の第１及び
第２のトランジスタの一方のトランジスタのベースに電
流を供給し、上記制御パルスの期間以外では、上記第１
及び第２のトランジスタの他方のトランジスタのベース
に上記電流発生手段によって、微小電流を供給するよう
にしたクロックドライバ。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123304A JP2508501B2 (ja) | 1984-06-15 | 1984-06-15 | クロツクドライバ |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP59123304A JP2508501B2 (ja) | 1984-06-15 | 1984-06-15 | クロツクドライバ |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS613522A JPS613522A (ja) | 1986-01-09 |
| JP2508501B2 true JP2508501B2 (ja) | 1996-06-19 |
Family
ID=14857223
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP59123304A Expired - Lifetime JP2508501B2 (ja) | 1984-06-15 | 1984-06-15 | クロツクドライバ |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2508501B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| ITMI20111889A1 (it) | 2010-10-20 | 2012-04-21 | Okuma Machinery Works Ltd | Metodo di monitoraggio della fluttuazione della velocita' di rotazione dell'albero rotante in una macchina utensile, apparecchio di monitoraggio, e macchina utensile |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5744332A (en) * | 1980-08-29 | 1982-03-12 | Sony Corp | Driving circuit for capacitive load |
| JPS5857109U (ja) * | 1981-10-13 | 1983-04-18 | ソニー株式会社 | 電荷転送素子のドライブ回路 |
| JPS58212225A (ja) * | 1982-06-04 | 1983-12-09 | Hitachi Ltd | 容量負荷駆動回路 |
| JPS60148221A (ja) * | 1984-01-13 | 1985-08-05 | Hitachi Ltd | 出力回路 |
-
1984
- 1984-06-15 JP JP59123304A patent/JP2508501B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS613522A (ja) | 1986-01-09 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |