KR19990029893A - 펄스출력회로 - Google Patents

Abstract

출력단에 용량부하가 접속된 펄스출력회로로서, 입력되는 펄스신호의 스루레이트(through-rate)를 개선할 수 있고, 또한 소비전류가 저감된 펄스출력회로를 제공한다.

베이스에 입력단자 TIN으로부터의 펄스신호의 입력에 따라 베이스전류가 공급되고, 콜렉터에 전원전압 VCC가 인가되고, 에미터가 상기 출력단자에 접속되고, 전류를 용량부하 C₀에 공급하는 제1의 트랜지스터와, 콜렉터가 제1의 트랜지스터의 에미터에 접속되고, 에미터가 접지된 제3의 트랜지스터와, 제3의 트랜지스터의 베이스에 소정의 베이스전류를 공급하여 도통상태로 하는 바이어스수단과, 펄스의 상승 시에 트랜지스터 Q2의 베이스전류를 감소시켜 비도통상태로 하고, 하강 시에 트랜지스터 Q2의 베이스전류를 증가시켜 전류를 증가시키는 신호를 출력하는 미분회로(微分回路)를 가지는 것으로 했다.

Description

펄스출력회로

본 발명은 예를 들면, 입력되는 펄스신호를 소정의 레벨로 변환하여 고용량부하를 가지는 회로에 공급하는 펄스출력회로에 관한 것이다.

예를 들면, 컴퓨터디스플레이모니터의 영상증폭회로 등의 증폭회로에서는, 통상 수백MHz 정도까지의 넓은 대역의 신호성분을 포함하는 펄스형의 신호를 취급한다.

상기와 같은 증폭회로에서는, 당해 증폭회로에 입력되는 펄스신호를 높은 스루레이트(through-rate)로 버퍼링하여, 높은 용량부하를 가지는 회로를 구동시키지 않으면 안되는 경우도 존재한다. 예를 들면, 컴퓨터디스플레이모니터의 영상신호에서는, 펄스신호를 높은 스루레이트로 출력시킬 수 없으면, 영상신호를 충실히 컴퓨터디스플레이모니터에 재생할 수 없다.

여기에서, 도 9에 나타낸 바와 같이, 펄스신호를 버퍼링하여 후단(後段)의 높은 용량부하 C₀을 가지는 회로에 출력하는 이득제어증폭회로(50)를 가지는 회로를 고려한다.

입력펄스신호 SIN은 이득제어회로(51)에 입력되고, 이득이 자동적으로 제어되어 일정 레벨의 펄스신호로서 출력버퍼회로(52)에 출력된다.

출력버퍼회로(52)는 입력된 펄스신호를 소정의 레벨로 변환하고, 후단의 높은 용량부하 C₀을 가지는 회로에 펄스신호 S_OUT를 출력한다.

도 1 및 도 2에 출력버퍼회로(52)의 구체예를 나타냈다.

도 1에 나타낸 출력버퍼회로는, 출력단에 높은 용량부하 C₀을 가지는 회로가 접속되어 있고, npn트랜지스터 Q51∼Q54 및 저항 R51로 구성되어 있다.

도 1에 있어서, 트랜지스터 Q51의 에미터와 트랜지스터 Q52의 콜렉터가 접속되어 있고, 트랜지스터 Q51의 콜렉터가 전원전압 VCC의 공급라인에 접속되어 있다.

트랜지스터 Q51의 베이스가 입력단자 T_IN에 접속되어 있다.

트랜지스터 Q52, Q54의 베이스가 상호 접속되고, 이들에 직류전압이 인가되어 있다.

트랜지스터 Q52의 에미터가 그라운드 GND라인에 접속되어 있다.

트랜지스터 Q53의 콜렉터가 전원전압 VCC의 공급라인에 접속되어 있고, 트랜지스터 Q53의 에미터와 트랜지스터 Q54의 콜렉터가 접속되어 있다.

저항 R51 의 일단이 트랜지스터 Q53의 베이스에 접속되고, 타단이 트랜지스터 Q51의 에미터와 트랜지스터 Q52의 콜렉터와의 접속라인에 접속되어 있다.

트랜지스터 Q53의 콜렉터가 전원전압 VCC의 공급라인에 접속되어 있다.

트랜지스터 Q53의 에미터와 트랜지스터 Q54 의 콜렉터와의 접속라인이 출력단자 T_OUT에 접속되어 있다.

용량부하 C₀은 일단이 출력단자 T_OUT에 접속되고, 타단이 그라운드 GND라인에 접속되어 있다.

도 1에 나타낸 회로에 있어서, 트랜지스터 Q51, Q53은 에미터폴로어회로로 되어 있고, 트랜지스터 Q53, Q54는 다른 트랜지스터 Q51, Q52와 비교하여 충분히 큰 전류구동능력을 가지고 있다. 트랜지스터 Q52, Q54의 베이스에는 바이어스전압이 인가되어 있고, 트랜지스터 Q52, Q54는 도통상태에 있다.

도 1에 나타낸 회로에 있어서, 도 3에 나타낸 바와 같은 파형(波形)의 입력단자 T_IN에 펄스신호 S_IN이 입력되면, 저항 R51에 전류가 i₀이 흐르고, 트랜지스터 Q53의 베이스에 베이스바이어스전류가 흐르고, 트랜지스터 Q53의 에미터전류 i₁이 증대된다.

트랜지스터 Q54의 전류구동능력은 트랜지스터 Q53과 비교하여 작으므로, 에미터전류 i₁의 일부는 트랜지스터 Q54로 흘러들어가고, 나머지는 용량부하 C₀으로 흘러들어가, 용량부하 C₀이 충전된다.

출력단자 T_OUT의 출력전압은, 도 3에 나타낸 (1)과 같이 변화한다.

펄스신호 S_IN의 하강에서는, 트랜지스터 Q51의 에미터전류의 공급이 급격히 감소하여, 용량부하 C₀에 충전되지 않게 된다.

용량부하 C₀에 충전된 전하는, 트랜지스터 Q54를 통해 그라운드 GND라인으로 방전된다.

이 때, 출력단자 T_OUT의 출력전압 S_OUT는, 도 3에 나타낸 (2)와 같이 변화한다.

따라서, 트랜지스터 Q54의 콜렉터전류량이 작고, 용량부하 C₀의 용량이 크면, 펄스신호 S_IN의 하강에 대한 스루레이트는 점점 악화된다고 하는 문제가 있었다.

또, 트랜지스터 Q54의 에미터로부터는 항상 전류가 유출되고 있으므로, 소비전류가 비교적 커진다고 하는 문제도 있었다.

도 2은 도 1에 나타낸 회로에 있어서의 트랜지스터 Q54를 저항 R52로 치환(置換)한 회로이다.

도 2에 나타낸 회로의 경우에는, 펄스신호 S_IN의 하강에 있어서의 용량부하 C₀으로부터의 방전에 요하는 시간은, 용량부하 C₀과 저항 R52에 의해 결정되는 시정수(時定數)에 의해 결정된다.

그러므로, 용량부하 C₀과 저항 R52에 의해 결정되는 시정수를 짧게 함으로써, 펄스신호 S_IN의 하강에 대한 스루레이트는 개선된다.

그러나, 저항 R52 및 트랜지스터 Q53에 의한 소비전류가 커지므로, 회로 구성상 바람직하지 않다.

본 발명은 전술한 문제를 감안하여 이루어진 것으로서, 출력단에 용량부하가 접속된 펄스출력회로로서, 입력되는 펄스신호의 스루레이트를 개선할 수 있고, 또한 소비전류가 저감된 펄스출력회로를 제공하는 것을 목적으로 한다.

도 1은 종래의 펄스출력회로의 일예를 나타낸 회로도.

도 2는 종래의 펄스출력회로의 다른 예를 나타낸 회로도.

도 3은 입력펄스와 출력펄스의 관계를 나타낸 설명도.

도 4는 본 발명의 제1 실시형태에 관한 펄스출력회로를 나타낸 구성도.

도 5는 도 4의 회로구성을 실현하는 회로의 구체예를 나타낸 회로도.

도 6은 도 4에 나타낸 회로의 각 부의 출력상태를 나타낸 타이밍차트.

도 7은 본 발명의 제2의 실시형태를 나타낸 구성도.

도 8은 CRT구동시스템의 구성을 나타낸 구성도.

도 9는 펄스신호를 버퍼링하여 후단의 높은 용량부하를 가지는 회로에 출력하는 회로의 일예를 나타낸 설명도.

도면의 주요부분에 대한 부호의 설명

4: 버퍼회로, 6: 인버터회로, 8: 어테뉴에이터(attenuator)회로, 10: 미분회로(微分回路), Q1∼Q8: npn형 트랜지스터, C₀: 용량부하(容量負荷).

본 발명은, 출력단자에 접속되고, 입력펄스신호에 따라 출력단자에 접속된 용량부하(容量負荷)에 펄스신호를 출력하는 펄스출력회로로서, 상기 출력단자에 접속되고, 베이스에 상기 입력펄스신호가 공급되는 제1의 트랜지스터와, 상기 출력단자와 기준전위와의 사이에 접속된 제2의 트랜지스터와, 상기 제2의 트랜지스터의 베이스에 소정의 베이스전류를 공급하여 당해 제2의 트랜지스터를 도통상태로 하는 바이어스수단과, 상기 입력펄스신호레벨의 상승 시에 상기 제2의 트랜지스터의 베이스전류를 소정의 기간 감소시켜 당해 제2의 트랜지스터를 비도통상태로 하고, 상기 입력펄스신호레벨의 하강 시에 상기 제2의 트랜지스터의 베이스전류를 소정의 기간 증가시켜 당해 제2의 트랜지스터를 도통상태로 하는 베이스전류제어수단과를 가진다.

본 발명에서는, 입력단자로부터 펄스신호가 입력되면, 제1의 트랜지스터는 도통상태로 된다. 또, 바이어스수단은 제2의 트랜지스터를 도통상태로 하고 있으며, 제1의 트랜지스터로부터 출력되는 전류는, 용량부하에 공급되는 동시에, 제2의 트랜지스터를 통과하려고 한다.

이 때, 베이스전류제어수단은 제2의 트랜지스터를 소정의 기간 비도통상태로 하므로, 제2의 트랜지스터에는 전류는 흐르지 않고, 모두 용량부하에 공급되어, 출력단자에 나타나는 전위는 급격히 상승하게 된다.

펄스신호가 하강하면, 제1의 트랜지스터는 비도통상태로 되어, 용량부하에의 전류의 공급은 차단된다. 이 때, 제2의 트랜지스터는 소정의 기간 베이스전류가 증가하여 제2의 트랜지스터를 흐르는 전류를 증가시킨다.

용량부하에 충전된 전하는, 제2의 트랜지스터의 콜렉터로부터 에미터를 통해 급격히 방전된다.

이로써, 출력단자와 기준전위와의 사이에 발생하는 전위는 급격히 하강하여, 스루레이트가 향상하게 된다.

상기 입력펄스신호레벨의 하강 시에, 상기 제1의 트랜지스터가 가지는 기생용량에 충전된 전하를 방전하는 리셋회로를 더 가진다.

또, 바람직하게는, 상기 리셋회로는, 상기 제1의 트랜지스터의 베이스에 접속된 콜렉터, 접지된 에미터 및 상기 베이스전류제어수단으로부터의 신호가 입력되는 베이스를 가지는 제3의 트랜지스터이다.

제3의 트랜지스터는, 입력된 펄스신호의 하강 시에, 베이스전류제어수단으로부터의 출력신호에 의해 도통상태로 되고, 제1의 트랜지스터가 가지는 기생용량으로부터 방출되는 전하는 제3의 트랜지스터에 방출된다.

이로써, 입력된 펄스신호의 하강에 의한 제1의 트랜지스터의 도통상태로부터 비도통상태에의 천이(遷移)는 신속하게 행해지게 되고, 제1의 트랜지스터의 도통상태로부터 비도통상태에의 천이기간 중에 제1의 트랜지스터 및 제2의 트랜지스터를 관통하는 전류량을 억제하는 것이 가능하게 되어, 소비전류량을 억제할 수 있다.

상기 입력펄스신호의 입력에 따라 소정의 값의 베이스전류를 제1의 트랜지스터의 베이스에 출력하는 에미터폴로어회로로 이루어지는 버퍼회로를 더 가진다.

버퍼회로에 의해, 펄스의 입력에 따라 제1의 트랜지스터의 베이스에 적절한 베이스전류를 입력하게 된다.

상기 베이스전류제어수단은 상기 입력펄스신호의 레벨을 반전하는 인버터회로와, 상기 인버터회로의 출력신호를 미분(微分)하여, 전류로서 상기 제2의 트랜지스터의 베이스에 출력하는 미분회로와를 가진다.

인버터회로로부터 출력된 신호를 미분회로에 의해 미분하면, 입력된 펄스신호의 상승으로 네거티브방향의 돌기형의 전류신호가 생성되고, 하강으로 포지티브방향의 돌기형의 전류신호를 생성하게 된다.

이들의 신호를 제1의 트랜지스터의 베이스에 입력함으로써, 입력된 펄스신호의 상승 시에는, 제2의 트랜지스터의 베이스전류를 소정의 기간 감소시키고, 상승 시에는 제2의 트랜지스터의 베이스전류를 소정의 기간 증가시키게 된다.

상기 인버터회로의 출력신호의 레벨을 조정하는 레벨조정회로를 상기 미분회로의 전단에 더 가진다.

레벨조정회로에 의해, 제2의 트랜지스터의 베이스에 부여하는 신호의 크기를 조정할 수 있는 동시에, 미분회로에 의해 생성되는 전류신호의 레벨을 조정할 수 있어, 용량부하에의 충방전(充放電)의 가파른 정도를 조정할 수 있다.

상기 미분회로는 상기 인버터회로의 출력신호를 미분하여, 전류로서 상기 제2 및 제3의 트랜지스터의 베이스에 각각 독립하여 출력하는 제1 및 제2의 미분회로를 가진다.

이와 같은 구성으로 함으로써, 제2 및 제3의 트랜지스터에 대하여 각각 독립하여 베이스전류를 제어하는 것이 가능하게 된다.

다음에, 본 발명의 실시의 형태를 도면을 참조하여 상세히 설명한다.

도 4는 본 발명의 펄스출력회로의 일실시형태를 나타낸 구성도이다.

도 4에 나타낸 펄스출력회로(1)는 버퍼회로(4), 인버터회로(6), 어테뉴에이터회로(8), 미분회로(10), npn형 트랜지스터 Q1, Q2, Q3, 저항 R1, 정(定)전압원 E1로 구성되어 있다.

버퍼회로(4) 및 인버터회로(6)는 입력단자 TIN에 접속되고, 버퍼회로(4)의 출력은 트랜지스터 Q1의 베이스에 접속되고, 인버터회로(6)의 출력은 어테뉴에이터회로(8)의 입력에 접속되어 있다.

어테뉴에이터회로(8)의 출력은 미분회로(53)의 입력에 접속되고, 미분회로(10)의 출력은 트랜지스터 Q2의 베이스 및 저항 R1의 일단에 접속되어 있다.

저항 R1의 타단은 직류전원 E1의 플러스단자에 접속되고, 직류전원 E1의 마이너스단자는 그라운드 GND에 접지되어 있다.

트랜지스터 Q2의 콜렉터는, 버퍼회로(4)와 트랜지스터 Q1의 베이스를 잇는 접속라인에 접속되고, 트랜지스터 Q2의 에미터는 그라운드 GND에 접지되어 있다.

트랜지스터 Q1의 콜렉터에는 전원전압 V_CC가 공급되고, 에미터는 출력단자 T_OUT에 접속되어 있는 동시에, 트랜지스터 Q3의 콜렉터에 접속되어 있다.

트랜지스터 Q3의 베이스는 미분회로(10)의 출력에 접속되고, 에미터는 그라운드 GND에 접지되어 있다.

용량부하 C₀은 일단이 출력단자 T_OUT에 접속되고, 타단은 그라운드 GND에 접지되어 있다.

버퍼회로(4)는 입력단자 T_IN으로부터의 펄스신호의 입력에 따라, 소정의 값의 베이스전류를 트랜지스터 Q1의 베이스에 출력한다.

인버터회로(6)는 입력단자 T_IN에 입력된 펄스신호를 반전출력한다.

어뉴에이터회로(8)는 인버터회로(6)로부터 출력되는 신호를, 소정의 레벨로 조정하여 미분회로(10)에 출력한다.

미분회로(1)는 입력된 신호를 미분하여 전류로서 출력한다.

다음에, 상기 구성의 펄스출력회로의 동작에 대하여 설명한다.

입력단자 T_IN에 소정의 레벨의 펄스신호 S_IN이 입력되기 전의 상태에서는, 트랜지스터 Q2 및 Q3의 베이스에는 직류전원 E1 및 저항 R1에 의해, 순(順)방향의 바이어스전류가 공급되고 있으므로, 트랜지스터 Q2 및 Q3은 도통상태에 있다. 그러나, 트랜지스터 Q1은 비도통상태에 있으므로, 트랜지스터 Q2 및 Q3에 전류는 흐르지 않아, 전류는 소비되지 않는다.

펄스의 상승 시

도 6 (A)에 나타낸 바와 같이, 입력단자 T_IN에 소정의 펄스신호 S_IN이 입력되면, 인버터회로(6)의 출력신호 Vr은, 도 6 (B)에 나타낸 바와 같은 형상으로 된다.

인버터회로(6)로부터 출력된 출력신호 Vr은 어테뉴에이터회로(8)에서 소정의 레벨로 변환되고, 미분회로(10)에서 미분되어 전류신호 i₀으로서 출력된다.

전류신호 i₀의 파형은 도 6 (C)에 나타낸 바와 같이, 펄스신호 S_IN의 상승으로 네거티브방향의 돌기형의 신호로 되고, 펄스신호 S_IN의 하강으로 포지티브방향의 돌기형의 신호로 된다.

트랜지스터 Q1에는 펄스신호 S_IN의 상승 시에, 버퍼회로(4)로부터의 베이스전류신호가 입력되어 도통상태로 된다.

이로써, 트랜지스터 Q1의 에미터로부터는, 도 6 (D)에 나타낸 바와 같은 전류가 출력된다.

펄스신호 SIN의 상승 시에는, 트랜지스터 Q1의 에미터로부터 전류는 용량부하 C₀및 트랜지스터 Q3에 각각 분기(分岐)하여 흐르려고 한다.

또, 트랜지스터 Q3에는 도 6 (C)에 나타낸 네거티브방향의 돌기형의 바이어스전류가 미분회로(10)로부터 공급된다.

따라서, 직류전원 E1 및 저항 R1에 의해 공급되고 있는 순방향의 바이어스전류가 네거티브방향의 돌기형의 바이어스전류에 의해 취소되어, 트랜지스터 Q3은 비도통상태로 된다.

이 결과, 트랜지스터 Q3의 콜렉터에는 도 6 (E)에 나타낸 바와 같이, 약간의 전류밖에 흐르지 않는다.

트랜지스터 Q3의 콜렉터로 흐르는 약간의 전류는, 트랜지스터 Q3이 도통상태로부터 비도통상태로 천이되는 동안에, 트랜지스터 Q3이 가지는 기생용량에 기인하여 흐르는 전류이다.

펄스신호 S_IN의 상승 시에는, 트랜지스터 Q2의 베이스에도 도 6 (C)에 나타낸 네거티브방향의 돌기형의 바이어스전류가 미분회로(10)로부터 공급되므로, 트랜지스터 Q2도 도통상태로 된다.

트랜지스터 Q1의 에미터로부터 출력되는 전류 i₀으로부터 용량부하 C₀측으로 분기한 전류 i₃은, 도 6 (F)에 나타낸 바와 같은 형상으로 되고, 트랜지스터 Q1의 에미터로부터 출력되는 전류 i₀의 대부분을 용량부하 C₀에 공급하게 된다.

용량부하 C₀이 충전되면, 출력단자 T_OUT에 나타나는 전압은 도 6 (G)에 나타낸 파형으로 된다.

하강 시

펄스신호 S_IN이 하강하면, 트랜지스터 Q1은 비도통상태로 된다.

그러므로, 용량부하 C₀에 충전된 전하는 트랜지스터 Q3을 통해 그라운드 GND로 방전하게 된다.

이 때, 도 6 (C)에 나타낸 바와 같이, 미분회로(10)로부터 출력되는 전류신호 i₀은 포지티브방향의 돌기형의 전류신호로 된다.

따라서, 트랜지스터 Q3의 베이스에는 직류전원 E1 및 저항 R1에 의해 순방향의 바이어스전류가 공급되고 있는데 더하여, 포지티브방향의 돌기형의 전류가 공급되므로, 도 6 (E)에 나타낸 바와 같이, 트랜지스터 Q3의 콜렉터를 흐르는 전류는 증대한다.

이 결과, 용량부하 C₀에 충전된 전하를 신속하게 방전하게 되고, 도 6 (G)에 나타낸 바와 같이, 출력단자 T_OUT에 나타나는 전압의 하강파형은 매우 가파르게 된다.

또, 펄스신호 S_IN의 하강 시에는, 트랜지스터 Q1 및 버퍼회로(4)는 기생용량을 가지고 있으므로, 이 기생용량에 충전된 전하가 방출되고, 관통전류가 트랜지스터 Q1 및 Q3으로 흐르려고 한다.

관통전류는 예를 들면, 트랜지스터 Q1의 콜렉터측의 기생용량에 축적된 전하가 베이스측으로 내부귀환함으로써 흐르거나, 버퍼회로(4)가 가지는 기생용량에 축적된 전하가 트랜지스터 Q1의 베이스로 흘러들어감으로써 발생한다.

그러나, 트랜지스터 Q2는 포지티브방향의 돌기형의 전류에 의해 바이어스되어 도통상태로 되므로, 트랜지스터 Q1 및 버퍼회로(4)의 기생용량으로부터의 전하는 트랜지스터 Q2에 의해 그라운드 GND로 방전되어, 트랜지스터 Q1 및 Q3으로 관통전류가 흐르는 것이 방지된다.

이상과 같이, 본 실시형태에 의하면, 펄스신호 S_IN의 상승 시에, 미분회로(10)로부터 강제적으로 트랜지스터 Q3의 베이스에 네거티브의 바이어스전류를 공급함으로써, 트랜지스터 Q3을 도통상태로부터 비도통상태로 신속하게 천이시키므로, 용량부하 C₀에의 충전속도가 빨라진다.

또, 용량부하 C₀에의 충전 중에 트랜지스터 Q3에 직류전류가 흐르지 않으므로, 펄스신호 S_IN의 상승 시의 소비전류를 저감할 수 있다.

또한, 펄스신호 S_IN의 하강 시에, 트랜지스터 Q3의 베이스에 바이어스전류를 가해, 트랜지스터 Q3의 구동전류량을 증가시킴으로써, 용량부하 C₀에 충전된 전하를 트랜지스터 Q3을 통해 신속하게 방출하는 것이 가능하게 된다.

이 결과, 출력단자에 나타나는 전압의 하강파형은 가파르게 되어, 펄스신호 S_IN의 스루레이트를 향상시킬 수 있다.

또, 본 실시형태에 의하면 트랜지스터 Q2를 배설함으로써, 펄스신호 S_IN의 하강 시에, 트랜지스터 Q1이나 버퍼회로(4)가 가지는 기생용량으로부터 방출되는 전류에 의해, 트랜지스터 Q1 및 Q3에 관통전류가 흐르는 것을 방지할 수 있고, 펄스신호 S_IN의 하강 시의 스루레이트의 악화를 억제할 수 있어, 전류의 소비를 억제할 수 있다.

또, 본 실시형태에 의하면 어테뉴에이터회로(8)에 의해 미분회로(10)로부터 출력되는 전류신호의 레벨을 조정할 수 있으므로, 용량부하 C₀에 충방전의 가파른 정도를 조정 가능한 동시에, 어테뉴에이터회로(8) 및 미분회로(10)에 의해 트랜지스터 Q2 및 Q3의 베이스전류를 임의로 또한 용이하게 제어할 수 있다.

도 5는 도 4에 나타낸 구성의 펄스출력회로의 구체적인 회로예를 나타낸 설명도이다. 일점쇄선의 좌측부분의 회로가 버퍼회로(4), 인버터회로(6), 어테뉴에이터회로(8), 미분회로(10) 및 직류전원 E1을 실현하고 있다.

도 5에 있어서, 입력단자 TIN에 npn형의 트랜지스터 Q6이 접속되어 있고, npn형의 트랜지스터 Q6, Q7, Q8의 베이스가 상호 접속되어 있는 동시에, 저항 R1의 일단이 접속되어 있고, 트랜지스터 Q6, Q7, Q8의 베이스에는 직류전압이 인가되어 있다.

트랜지스터 Q1은 콜렉터가 저항 R5를 통해 전원전압 Vcc에 접속되어 있고, 에미터가 저항 R4를 통해 그라운드 GND라인에 접지되어 있다.

트랜지스터 Q4는 베이스가 트랜지스터 Q1의 콜렉터와 저항 R5와의 접속라인에 접속되어 있고, 콜렉터가 전원전압 Vcc에 접속되어 있고, 에미터가 트랜지스터 Q7의 콜렉터와 접속되어 있다.

트랜지스터 Q7은 콜렉터가 트랜지스터 Q4의 에미터와 접속되어 있고, 에미터가 그라운드 GND라인에 접지되어 있다.

콘덴서 C₁은 일단이 트랜지스터 Q4의 에미터와 트랜지스터 Q7의 콜렉터와의 접속라인에 접속되고, 타단이 저항 R3의 일단에 접속되어 있다

저항 R3의 타단은 저항 R1과 트랜지스터 Q2의 베이스와의 접속라인에 접속되어 있다.

트랜지스터 Q5는 콜렉터가 전원전압 Vcc에 접속되고, 에미터가 트랜지스터 Q8의 콜렉터에 접속되어 있다.

트랜지스터 Q8의 에미터는 그라운드 GND라인에 접지되어 있다.

저항 R2는 일단이 트랜지스터 Q5의 에미터와 트랜지스터 Q8의 콜렉터와의 접속라인에 접속되고, 타단이 트랜지스터 Q1의 베이스에 접속되어 있다.

상기 구성의 회로에 있어서, 트랜지스터 Q5는 에미터폴로어회로를 구성하고 있으며, 이 트랜지스터 Q5 및 저항 R2에 의해 버퍼회로(4)가 실현되어 있다.

입력단자 T_IN에 펄스신호 S_IN이 입력되면, 트랜지스터 Q5, Q8은 도통상태로 되고, 저항 R2에는 전류가 흘러, 베이스전류로서 트랜지스터 Q1의 베이스에 공급된다.

트랜지스터 Q4는 펄스신호 S_IN이 하강한 상태인 때는, 저항 R5를 통해 베이스에 전류가 공급되므로 도통상태로 되고, 펄스신호 S_IN이 상승상태인 때는, 트랜지스터 Q6이 도통상태로 되므로, 베이스전류가 공급되지 않게 되어 비도통상태로 된다.

따라서, 펄스신호 S_IN이 하강한 상태인 때는, 콘덴서 C₁은 충전되어 접속점 A측의 전위는 올라가지만, 전원전압 Vcc까지는 올라가지 않는다.

이 상태로부터 펄스신호 S_IN이 상승하면, 콘덴서 C₁의 전하는 트랜지스터 Q7을 통해 그라운드 GND라인으로 흐른다, 콘덴서 C₁이 방전되면, 접속점 A측의 전위는 내려가지만, 그라운드레벨까지는 내려가지 않는다.

즉, 접속접 A측의 전위는 펄스신호 S_IN을 반전하고 또한 레벨을 변환한 것으로 되고, 이로써 인버터회로(6)가 실현되어 있다.

트랜지스터 Q2의 베이스를 흐르는 전류파형은 저항 R1과 콘덴서 C₁과에 의해, 접속점 A의 전압파형을 미분한 파형으로 된다. 즉, 도 6 (C)에 나타낸 돌기형의 파형으로 된다. 이로써, 미분회로(10)가 실현되고 있다.

이 때, 트랜지스터 Q2의 베이스에 공급되는 전류의 레벨은, 저항 R3과 저항 R1과의 저항치의 비에 따라 결정된다. 즉, 저항 R3과 저항 R1과의 저항치의 비를 조정함으로써, 도 6 (C)에 나타낸 돌기형의 전류파형의 레벨을 조정할 수 있다.

이로써, 어테뉴에이터회로(8)가 실현되어 있다.

또, 펄스신호 S_IN이 하강한 상태인 때는, 트랜지스터 Q4가 도통상태에 있고 콘덴서 C1은 충전되어 있으므로, 트랜지스터 Q2 및 Q3의 베이스에는 바이어스전류가 공급된 상태로 되어 있고, 트랜지스터 Q2 및 Q3은 도통상태에 있다. 이로써, 직류전원 E1이 실현되어 있다.

이상과 같이, 도 5에 나타낸 펄스출력회로에서는, 회로에 사용하는 트랜지스터에 모두 npn형의 트랜지스터를 사용할 수 있다.

통상 npn형 및 pnp형의 트랜지스터를 양쪽 사용한 이른바 푸시풀타입회로에서는, 고주파특성의 성능이 높아 성능이 균일한 npn형과 pnp형을 필요로 한다. 이와 같은 IC의 제조가 어렵고, 코스트도 들어간다.

npn형만의 트랜지스터를 가지는 IC는, 비교적 염가이고, 트랜지스터 간의 성능의 불균일도 적다.

따라서, 본 발명의 펄스출력회로는 비교적 염가에 제조할 수 있고, 또한 회로의 성능의 불균일을 용이하게 억제할 수 있다.

본 실시형태에 관한 펄스출력회로(1)는 예를 들면 도 8에 나타낸 바와 같이, CRT(Cathode Ray Tube)를 구동하는 시스템에 적용된다.

도 8에 나타낸 CRT구동시스템은 RGB단자(41)로부터 예를 들면 매우 넓은 대역을 가지는 펄스형의 영상신호가 입력되고, 프리앰프에 있어서, 예를 들면 0.7V 정도 레벨의 신호를 4∼5볼트 정도의 레벨로 변환하여 파워앰프(44)에 출력한다.

파워앰프는 높은 용량부하를 가지고 있으며, 프리앰프(42)로부터 출력된 신호를 예를 들면 수십볼트의 레벨로 증폭하여 CRT(45)로 출력한다.

본 실시형태에 관한 펄스출력회로(1)는 프리앰프(42)의 출력단에 배설된 출력버퍼(43)로서 적용된다.

파워앰프(44)가 가지는 용량부하가 도 4 및 도 5의 용량부하 C₀에 상당한다.

영상신호는 수백MHz 정도까지의 주파수를 포함하고 있으며, 본 실시형태의 펄스출력회로(1)를 적용함으로써, 이와 같은 높은 주파수의 펄스신호의 하강성능을 향상시킬 수 있고, 또한 소비전류를 억제할 수 있다.

이 결과, 영상신호가 왜곡되지 않고, CRT에 충실한 영상을 비추어내는 것이 가능하게 된다.

제2의 실시형태

도 7은 본 발명의 펄스출력회로의 제2의 실시형태를 나타낸 회로구성도이다.

도 4에 나타낸 펄스출력회로(1)에서는, 트랜지스터 Q2 및 트랜지스터 Q2의 베이스전류는, 어테뉴에이터회로(8) 및 미분회로(10)에 의해 제어되어 있다.

그러나, 도 7에 나타낸 펄스출력회로(101)는 트랜지스터 Q2 및 트랜지스터 Q3의 베이스전류를 각각 독립하여 제어하기 위해, 제1 및 제2의 어테뉴에이터회로(18,28) 및 미분회로(20,30)를 배설한 점에서 상이하다.

트랜지스터 Q3은 용량부하 C₀에 충전된 전하를 방출하기 위해 배설되어 있고, 또 트랜지스터 Q2는 트랜지스터 Q1의 기생용량 및 버퍼회로(4)의 기생용량에 충전된 전하를 방출하기 위해 배설되어 있다.

통상, 용량부하 C₀과 트랜지스터 Q1 및 버퍼회로(4)의 기생용량과는 크기가 상이하다.

그러므로, 트랜지스터 Q2 및 트랜지스터 Q3의 베이스전류를 동일한 것으로 한 것에서는, 용량부하 C₀과 트랜지스터 Q1 및 버퍼회로(4)의 기생용량에 충전된 전하를 동시에 적절히 방출할 수 없는 경우도 고려된다.

본 실시형태에서는, 제1 및 제2의 어테뉴에이터회로(18,28) 및 미분회로(20,30)를 배설함으로써, 트랜지스터 Q2 및 트랜지스터 Q3의 베이스전류를 각각 독립하여 제어할 수 있어, 용량부하 C₀과 트랜지스터 Q1 및 버퍼회로(4)의 기생용량에 충전된 전하를 동시에 적절히 방출하는 것이 가능하게 된다.

본 발명에 의하면, 입력되는 펄스신호의 스루레이트를 개선할 수 있다.

또, 본 발명에 의하면, 펄스신호의 상승 및 하강에 있어서의 소비전류를 저감할 수 있다.

또한, 본 발명에 의하면, 회로에 사용하는 트랜지스터의 도전형을 모두 npn형으로 할 수 있어, 회로성능을 균일하게 할 수 있고, 또한 염가에 제조할 수 있다.

Claims (9)

1. 출력단자에 접속되고, 입력펄스신호에 따라 출력단자에 접속된 용량부하(容量負荷)에 펄스신호를 출력하는 펄스출력회로로서,

   상기 출력단자에 접속되고, 베이스에 상기 입력펄스신호가 공급되는 제1의 트랜지스터와,

   상기 출력단자와 기준전위와의 사이에 접속된 제2의 트랜지스터와,

   상기 제2의 트랜지스터의 베이스에 소정의 베이스전류를 공급하여 당해 제2의 트랜지스터를 도통상태로 하는 바이어스수단과,

   상기 입력펄스신호레벨의 상승 시에 상기 제2의 트랜지스터의 베이스전류를 소정의 기간 감소시켜 당해 제2의 트랜지스터를 비도통상태로 하고, 상기 입력펄스신호레벨의 하강 시에 상기 제2의 트랜지스터의 베이스전류를 소정의 기간 증가시켜 당해 제2의 트랜지스터를 도통상태로 하는 베이스전류제어수단과

   를 가지는 펄스출력회로.
2. 제1항에 있어서, 상기 입력펄스신호레벨의 하강 시에, 상기 제1의 트랜지스터가 가지는 기생용량(寄生容量)에 충전된 전하를 방전하는 리셋회로를 더 가지는 펄스출력회로.
3. 제2항에 있어서, 상기 리셋회로는, 상기 제1의 트랜지스터의 베이스에 접속된 콜렉터, 접지된 에미터 및 상기 베이스전류제어수단으로부터의 신호가 입력되는 베이스를 가지는 제3의 트랜지스터인 펄스출력회로.
4. 제1항에 있어서, 상기 제1∼제3의 트랜지스터는 도전형이 npn형인 펄스출력회로.
5. 제1항에 있어서, 상기 입력펄스신호의 입력에 따라 소정의 값의 베이스전류를 제1의 트랜지스터의 베이스에 출력하는 에미터폴로어회로로 이루어지는 버퍼회로를 더 가지는 펄스출력회로.
6. 제1항에 있어서, 상기 베이스전류제어수단은,

   상기 입력펄스신호의 레벨을 반전하는 인버터회로와,

   상기 인버터회로의 출력신호를 미분(微分)하여, 전류로서 상기 제2의 트랜지스터의 베이스에 출력하는 미분회로와를 가지는 펄스출력회로.
7. 제6항에 있어서, 상기 인버터회로의 출력신호의 레벨을 조정하는 레벨조정회로를 상기 미분회로의 전단(前段)에 더 가지는 펄스출력회로.
8. 제6항에 있어서, 상기 미분회로는 상기 인버터회로의 출력신호를 미분하여, 전류로서 상기 제2 및 제3의 트랜지스터의 베이스에 각각 독립하여 출력하는 제1 및 제2의 미분회로를 가지는 펄스출력회로.
9. 제8항에 있어서, 상기 인버터회로의 출력회로의 레벨을 조정하는 제1 및 제2의 레벨조정회로를 상기 제1 및 제2의 미분회로의 전단에 더 가지는 펄스출력회로.