JPH1197993A - パルス出力回路 - Google Patents
パルス出力回路Info
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- JPH1197993A JPH1197993A JP9255407A JP25540797A JPH1197993A JP H1197993 A JPH1197993 A JP H1197993A JP 9255407 A JP9255407 A JP 9255407A JP 25540797 A JP25540797 A JP 25540797A JP H1197993 A JPH1197993 A JP H1197993A
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- H03—ELECTRONIC CIRCUITRY
- H03K—PULSE TECHNIQUE
- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
- H03K19/01—Modifications for accelerating switching
- H03K19/013—Modifications for accelerating switching in bipolar transistor circuits
- H03K19/0136—Modifications for accelerating switching in bipolar transistor circuits by means of a pull-up or down element
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- Logic Circuits (AREA)
- Electronic Switches (AREA)
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Abstract
(57)【要約】
【課題】出力段に容量負荷が接続されたパルス出力回路
であって、入力されるパルス信号のスルーレートを改善
することができ、かつ消費電流の低減されたパルス出力
回路を提供する。 【解決手段】ベースに入力端子ＴINからのパルス信号の
入力に応じてベース電流が供給され、コレクタに電源電
圧ＶCCが印加され、エミッタが前記出力端子に接続さ
れ、電流を容量負荷Ｃ0 に供給するトランジスタＱ１
と、コレクタがトランジスタＱ１のエミッタに接続さ
れ、エミッタが接地されたトランジスタＱ３と、トラン
ジスタＱ３のベースに所定のベース電流を供給して導通
状態にするバイアス手段Ｅ1 と、パルスの立ち上がり時
にトランジスタＱ２のベース電流を減少させて非導通状
態とし、立ち下がり時にトランジスタＱ２のベース電流
を増加させて電流を増加させる信号を出力する微分回路
１０を有するものとした。
であって、入力されるパルス信号のスルーレートを改善
することができ、かつ消費電流の低減されたパルス出力
回路を提供する。 【解決手段】ベースに入力端子ＴINからのパルス信号の
入力に応じてベース電流が供給され、コレクタに電源電
圧ＶCCが印加され、エミッタが前記出力端子に接続さ
れ、電流を容量負荷Ｃ0 に供給するトランジスタＱ１
と、コレクタがトランジスタＱ１のエミッタに接続さ
れ、エミッタが接地されたトランジスタＱ３と、トラン
ジスタＱ３のベースに所定のベース電流を供給して導通
状態にするバイアス手段Ｅ1 と、パルスの立ち上がり時
にトランジスタＱ２のベース電流を減少させて非導通状
態とし、立ち下がり時にトランジスタＱ２のベース電流
を増加させて電流を増加させる信号を出力する微分回路
１０を有するものとした。
Description
【０００１】
【発明の属する技術分野】本発明は、例えば、入力され
るパルス信号を所定のレベルに変換して高容量負荷を有
する回路に供給するパルス出力回路に関する。
るパルス信号を所定のレベルに変換して高容量負荷を有
する回路に供給するパルス出力回路に関する。
【０００２】
【従来の技術】例えば、コンピュータディスプレイモニ
タの映像増幅回路などの増幅回路では、通常、数百ＭＨ
ｚ程度までの広い帯域の信号成分を含むパルス状の信号
を扱う。上記のような増幅回路では、当該増幅回路入力
されるパルス信号を高いスルーレートでバッファリング
して、高い容量負荷を有する回路を駆動させなければな
らない場合も存在する。例えば、コンピュータディスプ
レモの映像信号では、パルス信号を高いスルーレートで
出力させることができないと、映像信号を忠実にコンピ
ュータディスプレイモニタに再生することができない。
タの映像増幅回路などの増幅回路では、通常、数百ＭＨ
ｚ程度までの広い帯域の信号成分を含むパルス状の信号
を扱う。上記のような増幅回路では、当該増幅回路入力
されるパルス信号を高いスルーレートでバッファリング
して、高い容量負荷を有する回路を駆動させなければな
らない場合も存在する。例えば、コンピュータディスプ
レモの映像信号では、パルス信号を高いスルーレートで
出力させることができないと、映像信号を忠実にコンピ
ュータディスプレイモニタに再生することができない。
【０００３】
【発明が解決しようとする課題】ここで、図６に示すよ
うに、パルス信号をバッファリングして後段の高い容量
負荷Ｃ0 を有する回路に出力する利得制御増幅回路５０
を有する回路を考える。入力パルス信号ＳINは、利得制
御回路５１に入力されて、利得を自動的に制御されて一
定レベルのパルス信号として出力バッファ回路５２に出
力される。出力バッファ回路５２は、入力されたパルス
信号を所定のレベルに変換して、後段の高い容量負荷Ｃ
0 を有する回路にパルス信号ＳOUT を出力する。図７お
よび図８に、出力バッファ回路５２の具体例を示す。図
７に示す出力バッファ回路は、出力段に高い容量負荷Ｃ
0 を有する回路が接続されており、ｎｐｎトランジスタ
Ｑ５１〜Ｑ５４および抵抗Ｒ５１から構成されている。
うに、パルス信号をバッファリングして後段の高い容量
負荷Ｃ0 を有する回路に出力する利得制御増幅回路５０
を有する回路を考える。入力パルス信号ＳINは、利得制
御回路５１に入力されて、利得を自動的に制御されて一
定レベルのパルス信号として出力バッファ回路５２に出
力される。出力バッファ回路５２は、入力されたパルス
信号を所定のレベルに変換して、後段の高い容量負荷Ｃ
0 を有する回路にパルス信号ＳOUT を出力する。図７お
よび図８に、出力バッファ回路５２の具体例を示す。図
７に示す出力バッファ回路は、出力段に高い容量負荷Ｃ
0 を有する回路が接続されており、ｎｐｎトランジスタ
Ｑ５１〜Ｑ５４および抵抗Ｒ５１から構成されている。
【０００４】図７において、トランジスタＱ５１のエミ
ッタとトランジスタＱ５２のコレクタとが接続されてお
り、トランジスタＱ５１のコレクタが電源電圧ＶCCの供
給ラインに接続されている。トランジスタＱ５１のベー
スが入力端子ＴINに接続されている。トランジスタＱ５
２，Ｑ５４のベースが相互に接続され、これらに直流電
圧が印加されている。トランジスタＱ５２のエミッタが
グラウンドＧＮＤラインに接続されている。トランジス
タＱ５３のコレクタが電源電圧ＶCCの供給ラインに接続
されており、トランジスタＱ５３のエミッタとトランジ
スタＱ５４のコレクタとが接続されている。抵抗Ｒ５１
の一端がトランジスタＱ５３のベースに接続され、他端
がトランジスタＱ５１のエミッタとトランジスタＱ５２
のコレクタとの接続ラインに接続されている。トランジ
スタＱ５３のコレクタが電源電圧ＶCCの供給ラインに接
続されている。トランジスタＱ５３のエミッタとトラン
ジスタＱ５４のコレクタとの接続ラインが出力端子ＴOU
T に接続されている。容量負荷Ｃ0 は、一端が出力端子
ＴOUT に接続され、他端がグラウンドＧＮＤラインに接
続されている。
ッタとトランジスタＱ５２のコレクタとが接続されてお
り、トランジスタＱ５１のコレクタが電源電圧ＶCCの供
給ラインに接続されている。トランジスタＱ５１のベー
スが入力端子ＴINに接続されている。トランジスタＱ５
２，Ｑ５４のベースが相互に接続され、これらに直流電
圧が印加されている。トランジスタＱ５２のエミッタが
グラウンドＧＮＤラインに接続されている。トランジス
タＱ５３のコレクタが電源電圧ＶCCの供給ラインに接続
されており、トランジスタＱ５３のエミッタとトランジ
スタＱ５４のコレクタとが接続されている。抵抗Ｒ５１
の一端がトランジスタＱ５３のベースに接続され、他端
がトランジスタＱ５１のエミッタとトランジスタＱ５２
のコレクタとの接続ラインに接続されている。トランジ
スタＱ５３のコレクタが電源電圧ＶCCの供給ラインに接
続されている。トランジスタＱ５３のエミッタとトラン
ジスタＱ５４のコレクタとの接続ラインが出力端子ＴOU
T に接続されている。容量負荷Ｃ0 は、一端が出力端子
ＴOUT に接続され、他端がグラウンドＧＮＤラインに接
続されている。
【０００５】図７に示す回路において、トランジスタＱ
５１，Ｑ５３はエミッタフォロア回路となっており、ト
ランジスタＱ５３，Ｑ５４は他のトランジスタＱ５１、
Ｑ５２と比較して十分大きな電流駆動能力を有してい
る。トランジスタＱ５２，Ｑ５４のベースにはバイアス
電圧が印加されており、トランジスタＱ５２，Ｑ５４は
導通状態にある。
５１，Ｑ５３はエミッタフォロア回路となっており、ト
ランジスタＱ５３，Ｑ５４は他のトランジスタＱ５１、
Ｑ５２と比較して十分大きな電流駆動能力を有してい
る。トランジスタＱ５２，Ｑ５４のベースにはバイアス
電圧が印加されており、トランジスタＱ５２，Ｑ５４は
導通状態にある。
【０００６】図７に示す回路において、図９に示すよう
な波形の入力端子ＴINにパルス信号ＳINが入力される
と、抵抗Ｒ５１に電流がｉ0 が流れ、トランジスタＱ５
３のベースにベースバイアス電流が流れ、トランジスタ
Ｑ５３のエミッタ電流ｉ1 が増大する。トランジスタＱ
５４の電流駆動能力はトランジスタＱ５３に比較して小
さいため、エミッタ電流ｉ1 の一部はトランジスタＱ５
４に流れ込み、残りは容量負荷Ｃ0 に流れ込み、容量負
荷Ｃ0 が充電される。出力端子ＴOUT の出力電圧は、図
９に示す（１）のように変化する。
な波形の入力端子ＴINにパルス信号ＳINが入力される
と、抵抗Ｒ５１に電流がｉ0 が流れ、トランジスタＱ５
３のベースにベースバイアス電流が流れ、トランジスタ
Ｑ５３のエミッタ電流ｉ1 が増大する。トランジスタＱ
５４の電流駆動能力はトランジスタＱ５３に比較して小
さいため、エミッタ電流ｉ1 の一部はトランジスタＱ５
４に流れ込み、残りは容量負荷Ｃ0 に流れ込み、容量負
荷Ｃ0 が充電される。出力端子ＴOUT の出力電圧は、図
９に示す（１）のように変化する。
【０００７】パルス信号ＳINの立ち下がりでは、トラン
ジスタＱ５１のエミッタ電流の供給が急激に減少し、容
量負荷Ｃ0 へ充電されなくなる。容量負荷Ｃ0 に充電さ
れた電荷は、トランジスタＱ５４を通じてグランドＧＮ
Ｄラインに放電される。このとき、出力端子ＴOUT の出
力電圧ＳOUT は、図９に示す（２）のように変化する。
したがって、トランジスタＱ５４のコレクタ電流量が小
さく、容量負荷Ｃ0 の容量が大きいと、パルス信号ＳIN
の立ち下がりに対するスルーレートはますます悪化する
という問題があった。また、トランジスタＱ５４のエミ
ッタからは常に電流が流出しているため、消費電流が比
較的大きくなるという問題もあった。
ジスタＱ５１のエミッタ電流の供給が急激に減少し、容
量負荷Ｃ0 へ充電されなくなる。容量負荷Ｃ0 に充電さ
れた電荷は、トランジスタＱ５４を通じてグランドＧＮ
Ｄラインに放電される。このとき、出力端子ＴOUT の出
力電圧ＳOUT は、図９に示す（２）のように変化する。
したがって、トランジスタＱ５４のコレクタ電流量が小
さく、容量負荷Ｃ0 の容量が大きいと、パルス信号ＳIN
の立ち下がりに対するスルーレートはますます悪化する
という問題があった。また、トランジスタＱ５４のエミ
ッタからは常に電流が流出しているため、消費電流が比
較的大きくなるという問題もあった。
【０００８】図８は、図７に示した回路におけるトラン
ジスタＱ５４を抵抗Ｒ５２に置き換えた回路である。図
８に示す回路の場合には、パルス信号ＳINの立ち下がり
における容量負荷Ｃ0 からの放電に要する時間は、容量
負荷Ｃ0 と抵抗Ｒ５２によって決まる時定数によって決
定される。このため、容量負荷Ｃ0 と抵抗Ｒ５２によっ
て決まる時定数を短くすることにより、パルス信号ＳIN
の立ち下がりに対するスルーレートは改善される。しか
しながら、抵抗Ｒ52およびトランジスタＱ５３による消
費電流が大きくなるため、回路を構成する上で望ましく
ない。
ジスタＱ５４を抵抗Ｒ５２に置き換えた回路である。図
８に示す回路の場合には、パルス信号ＳINの立ち下がり
における容量負荷Ｃ0 からの放電に要する時間は、容量
負荷Ｃ0 と抵抗Ｒ５２によって決まる時定数によって決
定される。このため、容量負荷Ｃ0 と抵抗Ｒ５２によっ
て決まる時定数を短くすることにより、パルス信号ＳIN
の立ち下がりに対するスルーレートは改善される。しか
しながら、抵抗Ｒ52およびトランジスタＱ５３による消
費電流が大きくなるため、回路を構成する上で望ましく
ない。
【０００９】本発明は、上述の問題に鑑みてなされたも
のであって、出力段に容量負荷が接続されたパルス出力
回路であって、入力されるパルス信号のスルーレートを
改善することができ、かつ消費電流の低減されたパルス
出力回路を提供することを目的とする。
のであって、出力段に容量負荷が接続されたパルス出力
回路であって、入力されるパルス信号のスルーレートを
改善することができ、かつ消費電流の低減されたパルス
出力回路を提供することを目的とする。
【００１０】
【課題を解決するための手段】本発明は、出力端子に接
続され、入力パルス信号に応じて出力端子に接続された
容量負荷にパルス信号を出力するパルス出力回路であっ
て、前記出力端子に接続され、ベースに前記入力パルス
信号が供給される第１のトランジスタと、前記出力端子
と基準電位との間に接続された第２のトランジスタと、
前記第２のトランジスタのベースに所定のベース電流を
供給して当該第２のトランジスタを導通状態にするバイ
アス手段と、前記入力パルス信号の立ち上がり時に前記
第２のトランジスタのベース電流を所定の期間減少させ
て当該第２のトランジスタを非導通状態とし、前記入力
パルス信号の立ち下がり時に前記第２のトランジスタの
ベース電流を所定の期間増加させて当該第２のトランジ
スタを流れる電流を増加させる信号を出力するベース電
流制御手段とを有する。
続され、入力パルス信号に応じて出力端子に接続された
容量負荷にパルス信号を出力するパルス出力回路であっ
て、前記出力端子に接続され、ベースに前記入力パルス
信号が供給される第１のトランジスタと、前記出力端子
と基準電位との間に接続された第２のトランジスタと、
前記第２のトランジスタのベースに所定のベース電流を
供給して当該第２のトランジスタを導通状態にするバイ
アス手段と、前記入力パルス信号の立ち上がり時に前記
第２のトランジスタのベース電流を所定の期間減少させ
て当該第２のトランジスタを非導通状態とし、前記入力
パルス信号の立ち下がり時に前記第２のトランジスタの
ベース電流を所定の期間増加させて当該第２のトランジ
スタを流れる電流を増加させる信号を出力するベース電
流制御手段とを有する。
【００１１】本発明では、入力端子からパルス信号が入
力されると、第１のトランジスタは導通状態となる。ま
た、バイアス手段は第２のトランジスタを導通状態とし
ており、第１のトランジスタから出力される電流は、容
量負荷に供給されるとともに、第２のトランジスタを通
過しようとする。このとき、ベース電流制御手段は第２
のトランジスタを所定の期間非導通状態とするため、第
２のトランジスタには電流は流れず、すべて容量負荷に
供給され、出力端子に現れる電位は急激に立ち上がるこ
とになる。パルス信号が立ち下がると、第１のトランジ
スタは非導通状態となり、容量負荷への電流の供給は遮
断される。このとき、第２のトランジスタは所定の期間
ベース電流が増加して第２のトランジスタを流れる電流
を増加させる。容量負荷に充電された電荷は、第２のト
ランジスタのコレクタからエミッタを通じて急激に放電
される。これにより、出力端子と基準電位との間に発生
する電位は急激に立ち下がり、スルーレートが向上する
ことになる。
力されると、第１のトランジスタは導通状態となる。ま
た、バイアス手段は第２のトランジスタを導通状態とし
ており、第１のトランジスタから出力される電流は、容
量負荷に供給されるとともに、第２のトランジスタを通
過しようとする。このとき、ベース電流制御手段は第２
のトランジスタを所定の期間非導通状態とするため、第
２のトランジスタには電流は流れず、すべて容量負荷に
供給され、出力端子に現れる電位は急激に立ち上がるこ
とになる。パルス信号が立ち下がると、第１のトランジ
スタは非導通状態となり、容量負荷への電流の供給は遮
断される。このとき、第２のトランジスタは所定の期間
ベース電流が増加して第２のトランジスタを流れる電流
を増加させる。容量負荷に充電された電荷は、第２のト
ランジスタのコレクタからエミッタを通じて急激に放電
される。これにより、出力端子と基準電位との間に発生
する電位は急激に立ち下がり、スルーレートが向上する
ことになる。
【００１２】前記入力パルス信号の立ち下がり時に、前
記第１のトランジスタの有する寄生容量に充電された電
荷を放電するリセット回路をさらに有する。また、好ま
しくは、前記リセット回路は、前記第１のトランジスタ
のベースにコレクタが接続され、エミッタが接地され、
ベースに前記ベース電流制御手段からの信号が入力され
る第３のトランジスタである。第３のトランジスタは、
入力されたパルス信号の立ち下がり時に、ベース電流制
御手段からの出力信号によって導通状態になり、第１の
トランジスタの有する寄生容量から放出される電荷は第
３のトランジスタに放出される。これにより、入力され
たパルス信号の立ち下がりによる第１のトランジスタの
導通状態から非導通状態への遷移は素早く行われること
になり、第１のトランジスタの導通状態から非導通状態
への遷移期間中に第１のトランジスタおよび第２のトラ
ンジスタを貫通する電流量を抑制することが可能とな
り、消費電流量を抑制することができる。
記第１のトランジスタの有する寄生容量に充電された電
荷を放電するリセット回路をさらに有する。また、好ま
しくは、前記リセット回路は、前記第１のトランジスタ
のベースにコレクタが接続され、エミッタが接地され、
ベースに前記ベース電流制御手段からの信号が入力され
る第３のトランジスタである。第３のトランジスタは、
入力されたパルス信号の立ち下がり時に、ベース電流制
御手段からの出力信号によって導通状態になり、第１の
トランジスタの有する寄生容量から放出される電荷は第
３のトランジスタに放出される。これにより、入力され
たパルス信号の立ち下がりによる第１のトランジスタの
導通状態から非導通状態への遷移は素早く行われること
になり、第１のトランジスタの導通状態から非導通状態
への遷移期間中に第１のトランジスタおよび第２のトラ
ンジスタを貫通する電流量を抑制することが可能とな
り、消費電流量を抑制することができる。
【００１３】前記入力パルス信号の入力に応じて所定の
値のベース電流を第１のトランジスタのベースに出力す
るエミッタフォロア回路からなるバッファ回路をさらに
有する。バッファ回路によって、パルスの入力に応じて
第１のトランジスタのベースに適切なベース電流が入力
されることになる。
値のベース電流を第１のトランジスタのベースに出力す
るエミッタフォロア回路からなるバッファ回路をさらに
有する。バッファ回路によって、パルスの入力に応じて
第１のトランジスタのベースに適切なベース電流が入力
されることになる。
【００１４】前記ベース電流制御手段は、前記入力パル
ス信号のレベルを反転するインバータ回路と、前記イン
バータ回路の出力信号を微分し、電流として前記第２の
トランジスタのベースに出力する微分回路とを有する。
インバータ回路から出力された信号を微分回路によって
微分すると、入力されたパルス信号の立ち上がりで負方
向の突起状の電流信号が生成され、立ち下がりで正方向
の突起状の電流信号が生成されることになる。これらの
信号を第１のトランジスタのベースに入力することによ
り、入力されたパルス信号の立ち上がり時には、第２の
トランジスタのベース電流を所定の期間減少させ、立ち
上がり時には第２のトランジスタのベース電流を所定の
期間増加させることになる。
ス信号のレベルを反転するインバータ回路と、前記イン
バータ回路の出力信号を微分し、電流として前記第２の
トランジスタのベースに出力する微分回路とを有する。
インバータ回路から出力された信号を微分回路によって
微分すると、入力されたパルス信号の立ち上がりで負方
向の突起状の電流信号が生成され、立ち下がりで正方向
の突起状の電流信号が生成されることになる。これらの
信号を第１のトランジスタのベースに入力することによ
り、入力されたパルス信号の立ち上がり時には、第２の
トランジスタのベース電流を所定の期間減少させ、立ち
上がり時には第２のトランジスタのベース電流を所定の
期間増加させることになる。
【００１５】前記インバータ回路の出力信号のレベルを
調整するレベル調整回路を前記微分回路の前段にさらに
有する。レベル調整回路によって、第２のトランジスタ
のベースに与える信号の大きさを調整することができる
とともに、微分回路によって生成される電流信号のレベ
ルを調整することができ、容量負荷への充放電の急峻の
度合いを調整することができる。
調整するレベル調整回路を前記微分回路の前段にさらに
有する。レベル調整回路によって、第２のトランジスタ
のベースに与える信号の大きさを調整することができる
とともに、微分回路によって生成される電流信号のレベ
ルを調整することができ、容量負荷への充放電の急峻の
度合いを調整することができる。
【００１６】前記微分回路は、前記インバータ回路の出
力信号を微分し、電流として前記第２および第３のトラ
ンジスタのベースにそれぞれ独立に出力する第１および
第２の微分回路を有する。このような構成とすることに
より、第２および第３のトランジスタに対してそれぞれ
独立にベース電流を制御することが可能になる。
力信号を微分し、電流として前記第２および第３のトラ
ンジスタのベースにそれぞれ独立に出力する第１および
第２の微分回路を有する。このような構成とすることに
より、第２および第３のトランジスタに対してそれぞれ
独立にベース電流を制御することが可能になる。
【００１７】
【発明の実施の形態】以下、本発明の実施の形態を図面
を参照して詳細に説明する。図１は、本発明のパルス出
力回路の一実施形態を示す構成図である。図１に示すパ
ルス出力回路１は、バッファ回路４、インバータ回路
６、アッテネータ回路８、微分回路１０、ｎｐｎ型トラ
ンジスタＱ１，Ｑ２，Ｑ３、抵抗Ｒ１、定電圧源Ｅ1 か
ら構成されている。
を参照して詳細に説明する。図１は、本発明のパルス出
力回路の一実施形態を示す構成図である。図１に示すパ
ルス出力回路１は、バッファ回路４、インバータ回路
６、アッテネータ回路８、微分回路１０、ｎｐｎ型トラ
ンジスタＱ１，Ｑ２，Ｑ３、抵抗Ｒ１、定電圧源Ｅ1 か
ら構成されている。
【００１８】バッファ回路４およびインバータ回路６は
入力端子ＴINに接続され、バッファ回路４の出力はトラ
ンジスタＱ１のベースに接続され、インバータ回路６の
出力はアッテネータ回路８の入力に接続されている。ア
ッテネータ回路８の出力は微分回路５３の入力に接続さ
れ、微分回路１０の出力はトランジスタＱ２のベースお
よび抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端
は直流電源Ｅ１のプラス端子に接続され、直流電源Ｅ１
のマイナス端子はグラウンドＧＮＤに接地されている。
入力端子ＴINに接続され、バッファ回路４の出力はトラ
ンジスタＱ１のベースに接続され、インバータ回路６の
出力はアッテネータ回路８の入力に接続されている。ア
ッテネータ回路８の出力は微分回路５３の入力に接続さ
れ、微分回路１０の出力はトランジスタＱ２のベースお
よび抵抗Ｒ１の一端に接続されている。抵抗Ｒ１の他端
は直流電源Ｅ１のプラス端子に接続され、直流電源Ｅ１
のマイナス端子はグラウンドＧＮＤに接地されている。
【００１９】トランジスタＱ２のコレクタは、バッファ
回路４とトランジスタＱ１のベースを結ぶ接続ラインに
接続され、トランジスタＱ２のエミッタはグラウンドＧ
ＮＤに接地されている。トランジスタＱ１のコレクタに
は電源電圧ＶCCが供給され、エミッタは出力端子ＴOUT
に接続されているとともに、トランジスタＱ３のコレク
タに接続されている。トランジスタＱ３のベースは微分
回路１０の出力に接続され、エミッタはグラウンドＧＮ
Ｄに接地されている。容量負荷Ｃ0 は、一端が出力端子
ＴOUT に接続され、他端がグラウンドＧＮＤに接地され
ている。
回路４とトランジスタＱ１のベースを結ぶ接続ラインに
接続され、トランジスタＱ２のエミッタはグラウンドＧ
ＮＤに接地されている。トランジスタＱ１のコレクタに
は電源電圧ＶCCが供給され、エミッタは出力端子ＴOUT
に接続されているとともに、トランジスタＱ３のコレク
タに接続されている。トランジスタＱ３のベースは微分
回路１０の出力に接続され、エミッタはグラウンドＧＮ
Ｄに接地されている。容量負荷Ｃ0 は、一端が出力端子
ＴOUT に接続され、他端がグラウンドＧＮＤに接地され
ている。
【００２０】バッファ回路４は、入力端子ＴINからのパ
ルス信号の入力に応じて、所定の値のベース電流をトラ
ンジスタＱ１のベースに出力する。インバータ回路６
は、入力端子ＴINに入力されたパルス信号を反転出力す
る。アッテネータ回路８は、インバータ回路６から出力
された信号を、所定のレベルに調整して微分回路１０に
出力する。微分回路１０は、入力された信号を微分し電
流として出力する。
ルス信号の入力に応じて、所定の値のベース電流をトラ
ンジスタＱ１のベースに出力する。インバータ回路６
は、入力端子ＴINに入力されたパルス信号を反転出力す
る。アッテネータ回路８は、インバータ回路６から出力
された信号を、所定のレベルに調整して微分回路１０に
出力する。微分回路１０は、入力された信号を微分し電
流として出力する。
【００２１】次に、上記構成のパルス出力回路の動作に
ついて説明する。入力端子ＴINに所定のレベルのパルス
信号ＳINが入力される前の状態では、トランジスタＱ２
およびＱ３のベースには直流電源Ｅ１および抵抗Ｒ１に
よって、順方向のバイアス電流が供給されているため、
トランジスタＱ２およびＱ３は導通状態にある。しかし
ながら、トランジスタＱ１は非導通状態にあるため、ト
ランジスタＱ２およびＱ３に電流は流れず、電流は消費
されない。
ついて説明する。入力端子ＴINに所定のレベルのパルス
信号ＳINが入力される前の状態では、トランジスタＱ２
およびＱ３のベースには直流電源Ｅ１および抵抗Ｒ１に
よって、順方向のバイアス電流が供給されているため、
トランジスタＱ２およびＱ３は導通状態にある。しかし
ながら、トランジスタＱ１は非導通状態にあるため、ト
ランジスタＱ２およびＱ３に電流は流れず、電流は消費
されない。
【００２２】パルスの立ち上がり時 図３（ａ）に示すように、入力端子ＴINに所定のレベル
のパルス信号ＳINが入力されると、インバータ回路６の
出力信号Ｖｒは、図３（ｂ）に示すような形状となる。
インバータ回路６から出力された出力信号Ｖｒはアッテ
ネータ回路８で所定のレベルに変換され、微分回路１０
で微分されて電流信号ｉ0 として出力される。電流信号
ｉ0 の波形は、図３（ｃ）に示すように、パルス信号Ｓ
INの立ち上がりで負方向の突起状の信号となり、パルス
信号ＳINの立ち下がりで正方向の突起状の信号となる。
のパルス信号ＳINが入力されると、インバータ回路６の
出力信号Ｖｒは、図３（ｂ）に示すような形状となる。
インバータ回路６から出力された出力信号Ｖｒはアッテ
ネータ回路８で所定のレベルに変換され、微分回路１０
で微分されて電流信号ｉ0 として出力される。電流信号
ｉ0 の波形は、図３（ｃ）に示すように、パルス信号Ｓ
INの立ち上がりで負方向の突起状の信号となり、パルス
信号ＳINの立ち下がりで正方向の突起状の信号となる。
【００２３】トランジスタＱ１には、パルス信号ＳINの
立ち上がり時に、バッファ回路４からのベース電流信号
が入力され導通状態となる。これによって、トランジス
タＱ１のエミッタからは、図３（ｄ）に示すような電流
が出力される。
立ち上がり時に、バッファ回路４からのベース電流信号
が入力され導通状態となる。これによって、トランジス
タＱ１のエミッタからは、図３（ｄ）に示すような電流
が出力される。
【００２４】パルス信号ＳINの立ち上がり時には、トラ
ンジスタＱ１のエミッタから電流は容量負荷Ｃ0 および
トランジスタＱ３にそれぞれ分岐して流れようとする。
また、トランジスタＱ３には、図３（ｃ）に示した負方
向の突起状のバイアス電流が微分回路１０から供給され
る。したがって、直流電源Ｅ１および抵抗Ｒ１によって
供給されている順方向のバイアス電流が負方向の突起状
のバイアス電流によって打ち消され、トランジスタＱ３
は非導通状態となる。この結果、トランジスタＱ３のコ
レクタには、図３（ｅ）に示すように、わずかな電流し
か流れない。トランジスタＱ３のコレクタに流れるわず
かな電流は、トランジスタＱ３が導通状態から非導通状
態に遷移する間に、トランジスタＱ３の有する寄生容量
に起因して流れる電流である。
ンジスタＱ１のエミッタから電流は容量負荷Ｃ0 および
トランジスタＱ３にそれぞれ分岐して流れようとする。
また、トランジスタＱ３には、図３（ｃ）に示した負方
向の突起状のバイアス電流が微分回路１０から供給され
る。したがって、直流電源Ｅ１および抵抗Ｒ１によって
供給されている順方向のバイアス電流が負方向の突起状
のバイアス電流によって打ち消され、トランジスタＱ３
は非導通状態となる。この結果、トランジスタＱ３のコ
レクタには、図３（ｅ）に示すように、わずかな電流し
か流れない。トランジスタＱ３のコレクタに流れるわず
かな電流は、トランジスタＱ３が導通状態から非導通状
態に遷移する間に、トランジスタＱ３の有する寄生容量
に起因して流れる電流である。
【００２５】パルス信号ＳINの立ち上がり時には、トラ
ンジスタＱ２のベースにも図３（ｃ）に示した負方向の
突起状のバイアス電流が微分回路１０から供給されるた
め、トランジスタＱ２も導通状態となる。
ンジスタＱ２のベースにも図３（ｃ）に示した負方向の
突起状のバイアス電流が微分回路１０から供給されるた
め、トランジスタＱ２も導通状態となる。
【００２６】トランジスタＱ１のエミッタから出力され
る電流ｉ0 から容量負荷Ｃ0 側に分岐した電流ｉ3 は、
図３（ｆ）に示すような形状となり、トランジスタＱ１
のエミッタから出力される電流ｉ0 の大部分が容量負荷
Ｃ0 に供給されることになる。容量負荷Ｃ0 が充電され
ると、出力端子ＴOUT に現れる電圧は、図３（ｇ）に示
す波形となる。
る電流ｉ0 から容量負荷Ｃ0 側に分岐した電流ｉ3 は、
図３（ｆ）に示すような形状となり、トランジスタＱ１
のエミッタから出力される電流ｉ0 の大部分が容量負荷
Ｃ0 に供給されることになる。容量負荷Ｃ0 が充電され
ると、出力端子ＴOUT に現れる電圧は、図３（ｇ）に示
す波形となる。
【００２７】立ち下がり時 パルス信号ＳINの立ち下がると、トランジスタＱ１は非
導通状態となる。このため、容量負荷Ｃ0 に充電された
電荷は、トランジスタＱ３を通じてグラウンドＧＮＤに
放電されることになる。このとき、図３（ｃ）に示した
ように、微分回路１０から出力される電流信号ｉ0 は、
正方向の突起状の電流信号となる。したがって、トラン
ジスタＱ３のベースには直流電源Ｅ１および抵抗Ｒ１に
よって順方向のバイアス電流が供給されているのに加え
て、正方向の突起状の電流が供給されるため、図３
（ｅ）に示すように、トランジスタＱ３のコレクタを流
れる電流は増大する。この結果、容量負荷Ｃ0 に充電さ
れた電荷が速やかに放電されることになり、図３（ｇ）
に示すように、出力端子ＴOUT に現れる電圧の立ち下が
り波形は非常に急峻となる。
導通状態となる。このため、容量負荷Ｃ0 に充電された
電荷は、トランジスタＱ３を通じてグラウンドＧＮＤに
放電されることになる。このとき、図３（ｃ）に示した
ように、微分回路１０から出力される電流信号ｉ0 は、
正方向の突起状の電流信号となる。したがって、トラン
ジスタＱ３のベースには直流電源Ｅ１および抵抗Ｒ１に
よって順方向のバイアス電流が供給されているのに加え
て、正方向の突起状の電流が供給されるため、図３
（ｅ）に示すように、トランジスタＱ３のコレクタを流
れる電流は増大する。この結果、容量負荷Ｃ0 に充電さ
れた電荷が速やかに放電されることになり、図３（ｇ）
に示すように、出力端子ＴOUT に現れる電圧の立ち下が
り波形は非常に急峻となる。
【００２８】また、パルス信号ＳINの立ち下がり時に
は、トランジスタＱ１およびバッファ回路４は寄生容量
を有しているため、この寄生容量に充電された電荷が放
出されて、貫通電流がトランジスタＱ１およびＱ３に流
れようとする。貫通電流は、例えば、トランジスタＱ１
のコレクタ側の寄生容量に蓄積された電荷がベース側に
内部帰還することによって流れたり、バッファ回路４の
有する寄生容量に蓄積された電荷がトランジスタＱ１の
ベースに流れ込むことによって発生する。しかしなが
ら、トランジスタＱ２は正方向の突起状の電流によって
バイアスされて導通状態になるため、トランジスタＱ１
およびバッファ回路４の寄生容量からの電荷はトランジ
スタＱ２によってグラウンドＧＮＤの放電され、トラン
ジスタＱ１およびＱ３に貫通電流が流れるのことが防止
される。
は、トランジスタＱ１およびバッファ回路４は寄生容量
を有しているため、この寄生容量に充電された電荷が放
出されて、貫通電流がトランジスタＱ１およびＱ３に流
れようとする。貫通電流は、例えば、トランジスタＱ１
のコレクタ側の寄生容量に蓄積された電荷がベース側に
内部帰還することによって流れたり、バッファ回路４の
有する寄生容量に蓄積された電荷がトランジスタＱ１の
ベースに流れ込むことによって発生する。しかしなが
ら、トランジスタＱ２は正方向の突起状の電流によって
バイアスされて導通状態になるため、トランジスタＱ１
およびバッファ回路４の寄生容量からの電荷はトランジ
スタＱ２によってグラウンドＧＮＤの放電され、トラン
ジスタＱ１およびＱ３に貫通電流が流れるのことが防止
される。
【００２９】以上のように、本実施形態によれば、パル
ス信号ＳINの立ち上がり時に、微分回路１０から強制的
にトランジスタＱ３のベースに負のバイアス電流を供給
することにより、トランジスタＱ３を導通状態から非導
通状態に速やかに遷移させることから、容量負荷Ｃ0 へ
の充電速度が速くなる。また、容量負荷Ｃ0 への充電中
にトランジスタＱ３に直流電流が流れないため、パルス
信号ＳINの立ち上がり時の消費電流を低減することがで
きる。
ス信号ＳINの立ち上がり時に、微分回路１０から強制的
にトランジスタＱ３のベースに負のバイアス電流を供給
することにより、トランジスタＱ３を導通状態から非導
通状態に速やかに遷移させることから、容量負荷Ｃ0 へ
の充電速度が速くなる。また、容量負荷Ｃ0 への充電中
にトランジスタＱ３に直流電流が流れないため、パルス
信号ＳINの立ち上がり時の消費電流を低減することがで
きる。
【００３０】さらに、パルス信号ＳINの立ち下がり時
に、トランジスタＱ３のベースにバイアス電流を加え
て、トランジスタＱ３の駆動電流量を増加させることに
より、容量負荷Ｃ0 に充電された電荷をトランジスタＱ
３を通じて速やかに放出することが可能になる。この結
果、出力端子に現れる電圧の立ち下がり波形は急峻とな
り、パルス信号ＳINのスルーレートを向上させることが
できる。
に、トランジスタＱ３のベースにバイアス電流を加え
て、トランジスタＱ３の駆動電流量を増加させることに
より、容量負荷Ｃ0 に充電された電荷をトランジスタＱ
３を通じて速やかに放出することが可能になる。この結
果、出力端子に現れる電圧の立ち下がり波形は急峻とな
り、パルス信号ＳINのスルーレートを向上させることが
できる。
【００３１】また、本実施形態によれば、トランジスタ
Ｑ２を設けたことにより、パルス信号ＳINの立ち下がり
時に、トランジスタＱ１やバッファ回路４の有する寄生
容量から放出される電流によって、トランジスタＱ１お
よびＱ３に貫通電流が流れるのを防ぐことができ、パル
ス信号ＳINの立ち下がり時のスルーレートの悪化を抑制
することができ、電流の消費を抑制することができる。
Ｑ２を設けたことにより、パルス信号ＳINの立ち下がり
時に、トランジスタＱ１やバッファ回路４の有する寄生
容量から放出される電流によって、トランジスタＱ１お
よびＱ３に貫通電流が流れるのを防ぐことができ、パル
ス信号ＳINの立ち下がり時のスルーレートの悪化を抑制
することができ、電流の消費を抑制することができる。
【００３２】また、本実施形態によれば、アッテネータ
回路８によって微分回路１０から出力される電流信号の
レベルを調整することができることから、容量負荷Ｃ0
に充放電の急峻の度合いを調整可能であるとともに、ア
ッテネータ回路８および微分回路１０によってトランジ
スタＱ２およびＱ３のベース電流を任意にかつ容易に制
御することができる。
回路８によって微分回路１０から出力される電流信号の
レベルを調整することができることから、容量負荷Ｃ0
に充放電の急峻の度合いを調整可能であるとともに、ア
ッテネータ回路８および微分回路１０によってトランジ
スタＱ２およびＱ３のベース電流を任意にかつ容易に制
御することができる。
【００３３】図２は、図１に示した構成のパルス出力回
路の具体的な回路例を示す説明図である。一点鎖線の左
側部分の回路がバッファ回路４、インバータ回路６、ア
ッテネータ回路８、微分回路１０および直流電源Ｅ１を
実現している。図２において、入力端子ＴINにｎｐｎ型
のトランジスタＱ６が接続されており、ｎｐｎ型のトラ
ンジスタＱ６，Ｑ７，Ｑ８のベースが相互接続されてい
るとともに、抵抗Ｒ１の一端が接続されており、トラン
ジスタＱ６，Ｑ７，Ｑ８のベースには直流電圧が印加さ
れている。トランジスタＱ１は、コレクタが抵抗Ｒ５を
介して電源電圧Ｖccに接続されており、エミッタが抵抗
Ｒ４を介してグラウンドＧＮＤラインに接地されてい
る。トランジスタＱ４はベースがトランジスタＱ１のコ
レクタと抵抗Ｒ５との接続ラインに接続されており、コ
レクタが電源電圧Ｖccに接続されており、エミッタがト
ランジスタＱ７のコレクタと接続されている。トランジ
スタＱ７は、コレクタがトランジスタＱ４のエミッタと
接続されており、エミッタがグラウンドＧＮＤラインに
接地されている。コンデンサＣ1 は、一端がトランジス
タＱ４のエミッタとトランジスタＱ７のコレクタとの接
続ラインに接続され、他端が抵抗Ｒ３の一端に接続され
ている。抵抗Ｒ３の他端は、抵抗Ｒ１とトランジスタＱ
２のベースとの接続ラインに接続されている。
路の具体的な回路例を示す説明図である。一点鎖線の左
側部分の回路がバッファ回路４、インバータ回路６、ア
ッテネータ回路８、微分回路１０および直流電源Ｅ１を
実現している。図２において、入力端子ＴINにｎｐｎ型
のトランジスタＱ６が接続されており、ｎｐｎ型のトラ
ンジスタＱ６，Ｑ７，Ｑ８のベースが相互接続されてい
るとともに、抵抗Ｒ１の一端が接続されており、トラン
ジスタＱ６，Ｑ７，Ｑ８のベースには直流電圧が印加さ
れている。トランジスタＱ１は、コレクタが抵抗Ｒ５を
介して電源電圧Ｖccに接続されており、エミッタが抵抗
Ｒ４を介してグラウンドＧＮＤラインに接地されてい
る。トランジスタＱ４はベースがトランジスタＱ１のコ
レクタと抵抗Ｒ５との接続ラインに接続されており、コ
レクタが電源電圧Ｖccに接続されており、エミッタがト
ランジスタＱ７のコレクタと接続されている。トランジ
スタＱ７は、コレクタがトランジスタＱ４のエミッタと
接続されており、エミッタがグラウンドＧＮＤラインに
接地されている。コンデンサＣ1 は、一端がトランジス
タＱ４のエミッタとトランジスタＱ７のコレクタとの接
続ラインに接続され、他端が抵抗Ｒ３の一端に接続され
ている。抵抗Ｒ３の他端は、抵抗Ｒ１とトランジスタＱ
２のベースとの接続ラインに接続されている。
【００３４】トランジスタＱ５は、コレクタが電源電圧
Ｖccに接続され、エミッタがトランジスタＱ８のコレク
タに接続されている。トランジスタＱ８のエミッタはグ
ラウンドＧＮＤラインに接地されている。抵抗Ｒ２は、
一端がトランジスタＱ５のエミッタとトランジスタＱ８
のコレクタとの接続ラインに接続され、他端がトランジ
スタＱ１のベースに接続されている。
Ｖccに接続され、エミッタがトランジスタＱ８のコレク
タに接続されている。トランジスタＱ８のエミッタはグ
ラウンドＧＮＤラインに接地されている。抵抗Ｒ２は、
一端がトランジスタＱ５のエミッタとトランジスタＱ８
のコレクタとの接続ラインに接続され、他端がトランジ
スタＱ１のベースに接続されている。
【００３５】上記構成の回路において、トランジスタＱ
５はエミッタフォロア回路を構成しており、このトラン
ジスタＱ５および抵抗Ｒ２によってバッファ回路４が実
現されている。入力端子ＴINにパルス信号ＳINが入力さ
れると、トランジスタＱ５、Ｑ８は導通状態となり、抵
抗Ｒ２には電流が流れ、ベース電流としてトランジスタ
Ｑ１にベースに供給される。
５はエミッタフォロア回路を構成しており、このトラン
ジスタＱ５および抵抗Ｒ２によってバッファ回路４が実
現されている。入力端子ＴINにパルス信号ＳINが入力さ
れると、トランジスタＱ５、Ｑ８は導通状態となり、抵
抗Ｒ２には電流が流れ、ベース電流としてトランジスタ
Ｑ１にベースに供給される。
【００３６】トランジスタＱ４は、パルス信号ＳINが立
ち下がった状態のときは、抵抗Ｒ５を通じてベースに電
流が供給されるため導通状態となり、パルス信号ＳINが
立ち上がり状態のときは、トランジスタＱ６が導通状態
となるため、ベース電流が供給されなくなり非導通状態
となる。したがって、パルス信号ＳINが立ち下がった状
態のときは、コンデンサＣ1 は充電されて接続点Ａ側の
電位は上がるが、電源電圧Ｖccにまでは上がらない。こ
の状態からパルス信号ＳINが立ち上がると、コンデンン
サＣ1 の電荷はトランジスタＱ７を通じてグラウンドＧ
ＮＤラインに流れる。コンデンサＣ1 が放電すると、接
続点Ａ側の電位は下がるが、グラウンドレベルまでは下
がらない。すなわち、接続点Ａ側の電位はパルス信号Ｓ
INを反転しかつレベルを変換したものとなり、これによ
ってインバータ回路６が実現されている。
ち下がった状態のときは、抵抗Ｒ５を通じてベースに電
流が供給されるため導通状態となり、パルス信号ＳINが
立ち上がり状態のときは、トランジスタＱ６が導通状態
となるため、ベース電流が供給されなくなり非導通状態
となる。したがって、パルス信号ＳINが立ち下がった状
態のときは、コンデンサＣ1 は充電されて接続点Ａ側の
電位は上がるが、電源電圧Ｖccにまでは上がらない。こ
の状態からパルス信号ＳINが立ち上がると、コンデンン
サＣ1 の電荷はトランジスタＱ７を通じてグラウンドＧ
ＮＤラインに流れる。コンデンサＣ1 が放電すると、接
続点Ａ側の電位は下がるが、グラウンドレベルまでは下
がらない。すなわち、接続点Ａ側の電位はパルス信号Ｓ
INを反転しかつレベルを変換したものとなり、これによ
ってインバータ回路６が実現されている。
【００３７】トランジスタＱ２のベースを流れる電流波
形は、抵抗Ｒ１とコンデンサＣ1 とによって、接続点Ａ
の電圧波形を微分した波形となる。すなわち、図３
（ｃ）に示した突起状の波形となる。これにより、微分
回路１０が実現されている。このとき、トランジスタＱ
２のベースに供給される電流のレベルは、抵抗Ｒ３と抵
抗Ｒ１との抵抗値の比によって決定される。すなわち、
抵抗Ｒ３と抵抗Ｒ１との抵抗値の比を調整することによ
って、図３（ｃ）に示した突起状の電流波形のレベルを
調整することができる。これにより、アッテネータ回路
８が実現されている。
形は、抵抗Ｒ１とコンデンサＣ1 とによって、接続点Ａ
の電圧波形を微分した波形となる。すなわち、図３
（ｃ）に示した突起状の波形となる。これにより、微分
回路１０が実現されている。このとき、トランジスタＱ
２のベースに供給される電流のレベルは、抵抗Ｒ３と抵
抗Ｒ１との抵抗値の比によって決定される。すなわち、
抵抗Ｒ３と抵抗Ｒ１との抵抗値の比を調整することによ
って、図３（ｃ）に示した突起状の電流波形のレベルを
調整することができる。これにより、アッテネータ回路
８が実現されている。
【００３８】また、パルス信号ＳINが立ち下がった状態
のときは、トランジスタＱ４が導通状態にありコンデン
サＣ1 充電されていることから、トランジスタＱ２およ
びＱ３のベースにはバイアス電流が供給された状態とな
っており、トランジスタＱ２およびＱ３は導通状態にあ
る。これにより、直流電源Ｅ1 が実現されている。
のときは、トランジスタＱ４が導通状態にありコンデン
サＣ1 充電されていることから、トランジスタＱ２およ
びＱ３のベースにはバイアス電流が供給された状態とな
っており、トランジスタＱ２およびＱ３は導通状態にあ
る。これにより、直流電源Ｅ1 が実現されている。
【００３９】以上のように、図２に示すパルス出力回路
では、回路に使用するトランジスタに全てｎｐｎ型のト
ランジスタを用いることができる。通常ｎｐｎ型および
ｐｎｐ型のトランジスタを両方使用したいわゆるプッシ
ュプルタイプ回路では、高周波特性の性能が高く性能が
均一なｎｐｎ型とｐｎｐ型を必要とする。このようなＩ
Ｃの製造が難しく、コストもかかる。ｎｐｎ型のみのト
ランジスタを有するＩＣは、比較的安価であり、トラン
ジスタ間の性能のバラツキも少ない。したがって、本発
明のパルス出力回路は比較的安価に製造でき、かつ回路
の性能のバラツキを容易に抑制することができる。
では、回路に使用するトランジスタに全てｎｐｎ型のト
ランジスタを用いることができる。通常ｎｐｎ型および
ｐｎｐ型のトランジスタを両方使用したいわゆるプッシ
ュプルタイプ回路では、高周波特性の性能が高く性能が
均一なｎｐｎ型とｐｎｐ型を必要とする。このようなＩ
Ｃの製造が難しく、コストもかかる。ｎｐｎ型のみのト
ランジスタを有するＩＣは、比較的安価であり、トラン
ジスタ間の性能のバラツキも少ない。したがって、本発
明のパルス出力回路は比較的安価に製造でき、かつ回路
の性能のバラツキを容易に抑制することができる。
【００４０】本実施形態に係るパルス出力回路１は、た
とえば図５に示すように、ＣＲＴ（Cathode Ray Tube)
を駆動するシステムに適用される。図５に示すＣＲＴ駆
動システムは、ＲＧＢ端子４１から例えば非常に広い帯
域を有するパルス状の映像信号が入力され、プリアンプ
において、例えば０．７Ｖ程度のレベルの信号を４〜５
ボルト程度のレベルに変換してパワーアンプ４４に出力
する。パワーアンプは、高い容量負荷を有しており、プ
リアンプ４２から出力された信号をたとえば数十ボルト
のレベルに増幅してＣＲＴ４５に出力する。本実施形態
に係るパルス出力回路１は、プリアンプ４２の出力段に
設けられた出力バッファ４３として適用される。パワー
アンプ４４の有する容量負荷が図１および図２の容量負
荷Ｃ0 に相当する。映像信号は、数百ＭＨｚ程度までの
周波数を含んでおり、本実施形態のパルス出力回路１を
適用することにより、このような高い周波数のパルス信
号の立ち下がり性能を向上させることができ、かつ消費
電流を抑制することができる。この結果、映像信号が歪
むことなく、ＣＲＴに忠実な映像を映し出すことが可能
となる。
とえば図５に示すように、ＣＲＴ（Cathode Ray Tube)
を駆動するシステムに適用される。図５に示すＣＲＴ駆
動システムは、ＲＧＢ端子４１から例えば非常に広い帯
域を有するパルス状の映像信号が入力され、プリアンプ
において、例えば０．７Ｖ程度のレベルの信号を４〜５
ボルト程度のレベルに変換してパワーアンプ４４に出力
する。パワーアンプは、高い容量負荷を有しており、プ
リアンプ４２から出力された信号をたとえば数十ボルト
のレベルに増幅してＣＲＴ４５に出力する。本実施形態
に係るパルス出力回路１は、プリアンプ４２の出力段に
設けられた出力バッファ４３として適用される。パワー
アンプ４４の有する容量負荷が図１および図２の容量負
荷Ｃ0 に相当する。映像信号は、数百ＭＨｚ程度までの
周波数を含んでおり、本実施形態のパルス出力回路１を
適用することにより、このような高い周波数のパルス信
号の立ち下がり性能を向上させることができ、かつ消費
電流を抑制することができる。この結果、映像信号が歪
むことなく、ＣＲＴに忠実な映像を映し出すことが可能
となる。
【００４１】第２実施形態 図４は、本発明のパルス出力回路の第２実施形態を示す
回路構成図である。図１に示したパルス出力回路１で
は、トランジスタＱ２およびトランジスタＱ２のベース
電流は、アッテネータ回路８および微分回路１０によっ
て制御されていた。しかしながら、図４に示すパルス出
力回路１０１は、トランジスタＱ２およびトランジスタ
Ｑ３のベース電流をそれぞれ独立に制御するために、第
１および第２のアッテネータ回路１８，２８および微分
回路２０，３０を設けた点で異なる。
回路構成図である。図１に示したパルス出力回路１で
は、トランジスタＱ２およびトランジスタＱ２のベース
電流は、アッテネータ回路８および微分回路１０によっ
て制御されていた。しかしながら、図４に示すパルス出
力回路１０１は、トランジスタＱ２およびトランジスタ
Ｑ３のベース電流をそれぞれ独立に制御するために、第
１および第２のアッテネータ回路１８，２８および微分
回路２０，３０を設けた点で異なる。
【００４２】トランジスタＱ３は容量負荷Ｃ0 に充電さ
れた電荷を放出するために設けられており、また、トラ
ンジスタＱ２はトランジスタＱ１の寄生容量およびバッ
ファ回路４の寄生容量に充電された電荷を放出するため
に設けられている。通常、容量負荷Ｃ0 とトランジスタ
Ｑ１およびバッファ回路４の寄生容量とは大きさが異な
る。このため、トランジスタＱ２およびトランジスタＱ
３のベース電流を同じものとしたのでは、容量負荷Ｃ0
とトランジスタＱ１およびバッファ回路４の寄生容量と
に充電された電荷を同時に適切に放出することができな
い場合も考えられる。
れた電荷を放出するために設けられており、また、トラ
ンジスタＱ２はトランジスタＱ１の寄生容量およびバッ
ファ回路４の寄生容量に充電された電荷を放出するため
に設けられている。通常、容量負荷Ｃ0 とトランジスタ
Ｑ１およびバッファ回路４の寄生容量とは大きさが異な
る。このため、トランジスタＱ２およびトランジスタＱ
３のベース電流を同じものとしたのでは、容量負荷Ｃ0
とトランジスタＱ１およびバッファ回路４の寄生容量と
に充電された電荷を同時に適切に放出することができな
い場合も考えられる。
【００４３】本実施形態では、第１および第２のアッテ
ネータ回路１８，２８および微分回路２０，３０を設け
ることにより、トランジスタＱ２およびトランジスタＱ
３のベース電流をそれぞれ独立に制御することができ、
容量負荷Ｃ0 とトランジスタＱ１およびバッファ回路４
の寄生容量とに充電された電荷を同時に適切に放出する
ことが可能となる。
ネータ回路１８，２８および微分回路２０，３０を設け
ることにより、トランジスタＱ２およびトランジスタＱ
３のベース電流をそれぞれ独立に制御することができ、
容量負荷Ｃ0 とトランジスタＱ１およびバッファ回路４
の寄生容量とに充電された電荷を同時に適切に放出する
ことが可能となる。
【００４４】
【発明の効果】本発明によれば、入力されるパルス信号
のスルーレートを改善することができる。また、本発明
によれば、パルス信号の立ち上がりおよび立ち下がりに
おける消費電流を低減することができる。さらに、本発
明によれば、回路に使用するトランジスタの導電型をす
べてｎｐｎ型とすることができ、回路性能を均一にで
き、かつ安価に製造できる。
のスルーレートを改善することができる。また、本発明
によれば、パルス信号の立ち上がりおよび立ち下がりに
おける消費電流を低減することができる。さらに、本発
明によれば、回路に使用するトランジスタの導電型をす
べてｎｐｎ型とすることができ、回路性能を均一にで
き、かつ安価に製造できる。
【図１】本発明の第１実施形態に係るパルス出力回路を
示す構成図である。
示す構成図である。
【図２】図１の回路構成を実現する回路の具体例を示す
回路図である。
回路図である。
【図３】図１に示す回路の各部の出力状態を示すタイミ
ングチャートである。
ングチャートである。
【図４】本発明の第２実施形態を示す構成図である。
【図５】ＣＲＴ駆動システムの構成を示す構成図であ
る。
る。
【図６】パルス信号をバッファリングして後段の高い容
量負荷を有する回路に出力する回路の一例を示す説明図
である。
量負荷を有する回路に出力する回路の一例を示す説明図
である。
【図７】従来のパルス出力回路の一例を示す回路図であ
る。
る。
【図８】従来のパルス出力回路の他の例を示す回路図で
ある。
ある。
【図９】入力パルスと出力パルスの関係を示す説明図で
ある。
ある。
４…バッファ回路，６…インバータ回路，８…アッテネ
ータ回路，１０…微分回路，Ｑ１〜Ｑ８…ｎｐｎ型トラ
ンジスタ，Ｃ0 …容量負荷。
ータ回路，１０…微分回路，Ｑ１〜Ｑ８…ｎｐｎ型トラ
ンジスタ，Ｃ0 …容量負荷。
Claims (9)
- 【請求項１】出力端子に接続され、入力パルス信号に応
じて出力端子に接続された容量負荷にパルス信号を出力
するパルス出力回路であって、 前記出力端子に接続され、ベースに前記入力パルス信号
が供給される第１のトランジスタと、 前記出力端子と基準電位との間に接続された第２のトラ
ンジスタと、 前記第２のトランジスタのベースに所定のベース電流を
供給して当該第２のトランジスタを導通状態にするバイ
アス手段と、 前記入力パルス信号の立ち上がり時に前記第２のトラン
ジスタのベース電流を所定の期間減少させて当該第２の
トランジスタを非導通状態とし、前記入力パルス信号の
立ち下がり時に前記第２のトランジスタのベース電流を
所定の期間増加させて当該第２のトランジスタを流れる
電流を増加させる信号を出力するベース電流制御手段と
を有するパルス出力回路。 - 【請求項２】前記入力パルス信号の立ち下がり時に、前
記第１のトランジスタの有する寄生容量に充電された電
荷を放電するリセット回路をさらに有する請求項１に記
載のパルス出力回路。 - 【請求項３】前記リセット回路は、前記第１のトランジ
スタのベースにコレクタが接続され、エミッタが接地さ
れ、ベースに前記ベース電流制御手段からの信号が入力
される第３のトランジスタである請求項２に記載のパル
ス出力回路。 - 【請求項４】前記第１〜第３のトランジスタは、導電型
がｎｐｎ型である請求項３に記載のパルス出力回路。 - 【請求項５】前記入力パルス信号の入力に応じて所定の
値のベース電流を第１のトランジスタのベースに出力す
るエミッタフォロア回路からなるバッファ回路をさらに
有する請求項１に記載のパルス出力回路。 - 【請求項６】前記ベース電流制御手段は、前記入力パル
ス信号のレベルを反転するインバータ回路と、 前記インバータ回路の出力信号を微分し、電流として前
記第２のトランジスタのベースに出力する微分回路とを
有する請求項１に記載のパルス出力回路。 - 【請求項７】前記インバータ回路の出力信号のレベルを
調整するレベル調整回路を前記微分回路の前段にさらに
有する請求項６に記載のパルス出力回路。 - 【請求項８】前記微分回路は、前記インバータ回路の出
力信号を微分し、電流として前記第２および第３のトラ
ンジスタのベースにそれぞれ独立に出力する第１および
第２の微分回路を有する請求項６に記載のパルス出力回
路。 - 【請求項９】前記インバータ回路の出力信号のレベルを
調整する第１および第２のレベル調整回路を前記第１お
よび第２微分回路の前段にさらに有する請求項８に記載
のパルス出力回路。
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