JP3342425B2 - 駆動回路 - Google Patents
駆動回路Info
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- 239000004973 liquid crystal related substance Substances 0.000 description 5
- 238000010586 diagram Methods 0.000 description 3
- 230000003321 amplification Effects 0.000 description 2
- 238000007599 discharging Methods 0.000 description 2
- 238000003199 nucleic acid amplification method Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
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Description
【０００１】
【発明の属する技術分野】本発明は、駆動回路に関し、
さらに詳しく言えば、液晶パネルなどの負荷容量を低消
費電流で駆動することを可能とする駆動回路に関する。
さらに詳しく言えば、液晶パネルなどの負荷容量を低消
費電流で駆動することを可能とする駆動回路に関する。
【０００２】
【従来の技術】液晶パネルに映像信号等を書き込む際に
は、液晶の浮遊容量等の重い容量性負荷を駆動用ＩＣの
出力段でドライブする。この容量性負荷をドライブする
ためには、駆動用ＩＣの出力段の電流を増加させたり、
トランジスタのサイズ（エミッタ面積など）を大きくし
なければならない。
は、液晶の浮遊容量等の重い容量性負荷を駆動用ＩＣの
出力段でドライブする。この容量性負荷をドライブする
ためには、駆動用ＩＣの出力段の電流を増加させたり、
トランジスタのサイズ（エミッタ面積など）を大きくし
なければならない。
【０００３】しかしながら、ムービーやスチルカメラ等
の携帯用電子機器に使用される液晶パネルでは、電池駆
動のため、消費電流を増加させることはできない。ま
た、トランジスタのサイズを大きくすることは、チップ
サイズの増大を招く。したがって、低消費電流で、しか
もパターン面積の小さい、容量性負荷の駆動回路が必要
となる。
の携帯用電子機器に使用される液晶パネルでは、電池駆
動のため、消費電流を増加させることはできない。ま
た、トランジスタのサイズを大きくすることは、チップ
サイズの増大を招く。したがって、低消費電流で、しか
もパターン面積の小さい、容量性負荷の駆動回路が必要
となる。
【０００４】従来例に係る駆動回路を図３に示す。この
回路は、液晶パネルの駆動回路であって、入力端子ＩＮ
には映像信号などのパルス信号が印加され、この信号に
応じて、出力端子ＯＵＴに接続される負荷容量（図示し
ない）を充放電する。以下で、この回路の動作を説明す
る。 （１）充電時の動作 入力端子ＩＮの信号レベルが上昇すると、トランジスタ
Ｑ１、Ｑ２エミッタが上昇し、これによりトランジスタ
Ｑ３、Ｑ４のエミッタ（出力）が上昇する。そして、ト
ランジスタＱ３によって増幅された充電電流Ｉ２×βＱ
３が負荷容量に流し込まれる。ここで、βＱ３は、トラ
ンジスタＱ３の電流増幅率である。このとき、トランジ
スタＱ５に同一の電流Ｉ２×βＱ３が流れるので、トラ
ンジスタＱ６には、そのＮ倍の電流Ｉ２×βＱ３×Ｎが
流れる。すなわち、充電時には、次式で表わされるドラ
イブ電流が流れる。
回路は、液晶パネルの駆動回路であって、入力端子ＩＮ
には映像信号などのパルス信号が印加され、この信号に
応じて、出力端子ＯＵＴに接続される負荷容量（図示し
ない）を充放電する。以下で、この回路の動作を説明す
る。 （１）充電時の動作 入力端子ＩＮの信号レベルが上昇すると、トランジスタ
Ｑ１、Ｑ２エミッタが上昇し、これによりトランジスタ
Ｑ３、Ｑ４のエミッタ（出力）が上昇する。そして、ト
ランジスタＱ３によって増幅された充電電流Ｉ２×βＱ
３が負荷容量に流し込まれる。ここで、βＱ３は、トラ
ンジスタＱ３の電流増幅率である。このとき、トランジ
スタＱ５に同一の電流Ｉ２×βＱ３が流れるので、トラ
ンジスタＱ６には、そのＮ倍の電流Ｉ２×βＱ３×Ｎが
流れる。すなわち、充電時には、次式で表わされるドラ
イブ電流が流れる。
【０００５】Ｉ２×βＱ３（１＋Ｎ） … なお、出力電流の立ち上がり時間をＴｒ、負荷容量値を
ＣＬ、出力の電圧変化幅をΔＶとすると、出力吐き出し
電流Ｉｄは、次式によって、Ｉｄ＝（ＣＬ×ΔＶ）／Ｔ
ｒ と表わされる。 （２）放電時の動作 入力端子ＩＮの信号レベルが下降すると、トランジスタ
Ｑ１、Ｑ２のエミッタが下降し、これによりトランジス
タＱ３、Ｑ４のエミッタ（出力）が下降する。そして、
トランジスタＱ４によって増幅された放電電流Ｉ１×β
Ｑ４が負荷容量から吸引される。ここで、βＱ４は、ト
ランジスタＱ３の電流増幅率である。このとき、トラン
ジスタＱ４に同一の電流Ｉ１×βＱ４が流れるので、ト
ランジスタＱ６には、そのＮ倍の電流Ｉ１×βＱ４×Ｎ
が流れる。すなわち、放電時には、次式で表わされるド
ライブ電流が流れる。
ＣＬ、出力の電圧変化幅をΔＶとすると、出力吐き出し
電流Ｉｄは、次式によって、Ｉｄ＝（ＣＬ×ΔＶ）／Ｔ
ｒ と表わされる。 （２）放電時の動作 入力端子ＩＮの信号レベルが下降すると、トランジスタ
Ｑ１、Ｑ２のエミッタが下降し、これによりトランジス
タＱ３、Ｑ４のエミッタ（出力）が下降する。そして、
トランジスタＱ４によって増幅された放電電流Ｉ１×β
Ｑ４が負荷容量から吸引される。ここで、βＱ４は、ト
ランジスタＱ３の電流増幅率である。このとき、トラン
ジスタＱ４に同一の電流Ｉ１×βＱ４が流れるので、ト
ランジスタＱ６には、そのＮ倍の電流Ｉ１×βＱ４×Ｎ
が流れる。すなわち、放電時には、次式で表わされるド
ライブ電流が流れる。
【０００６】Ｉｄ＝Ｉ１×βＱ４（１＋Ｎ） … なお、出力電流の立ち下がり時間をＴｆ、負荷容量値を
ＣＬ、出力の電圧変化幅をΔＶとすると、出力吸引電流
Ｉｄは、次式によってＩｄ＝（ＣＬ×ΔＶ）／Ｔｒ と
表わされる。 （３）無負荷時（無信号時）の動作 入力信号がない状態、すなわちＤＣレベルが入力され
る。このとき、トランジスタＱ１には、電流Ｉ１、トラ
ンジスタＱ２には電流Ｉ２が流れる。ここで、この回路
のトランジスタの接続関係から、ＶＢＥ１＋ＶＢＥ２＝
ＶＢＥ３＋ＶＢＥ４ の関係が成り立つ。ここで、ＶＢ
Ｅはベース・エミッタ間電圧である。このため、トラン
ジスタＱ３、Ｑ４には、（Ｉ１＋Ｉ２）／２ という電
流が流れる。トランジスタＱ５、Ｑ７にもこれと同一の
電流が流れる。すると、トランジスタＱ６，Ｑ８には、
カレントミラーによりこの電流のＮ倍の電流が流れる。
したがって、無負荷時のトータル電流は、次式によって
表わされる。
ＣＬ、出力の電圧変化幅をΔＶとすると、出力吸引電流
Ｉｄは、次式によってＩｄ＝（ＣＬ×ΔＶ）／Ｔｒ と
表わされる。 （３）無負荷時（無信号時）の動作 入力信号がない状態、すなわちＤＣレベルが入力され
る。このとき、トランジスタＱ１には、電流Ｉ１、トラ
ンジスタＱ２には電流Ｉ２が流れる。ここで、この回路
のトランジスタの接続関係から、ＶＢＥ１＋ＶＢＥ２＝
ＶＢＥ３＋ＶＢＥ４ の関係が成り立つ。ここで、ＶＢ
Ｅはベース・エミッタ間電圧である。このため、トラン
ジスタＱ３、Ｑ４には、（Ｉ１＋Ｉ２）／２ という電
流が流れる。トランジスタＱ５、Ｑ７にもこれと同一の
電流が流れる。すると、トランジスタＱ６，Ｑ８には、
カレントミラーによりこの電流のＮ倍の電流が流れる。
したがって、無負荷時のトータル電流は、次式によって
表わされる。
【０００７】 （Ｉ１＋Ｉ２）×（３＋Ｎ）／２ …
【０００８】
【発明が解決しようとする課題】上記の式、から明
らかなように、ドライブ電流を大きくして駆動能力を向
上させるには、定電流Ｉ１，Ｉ２、Ｎを大きくすること
が必要である。
らかなように、ドライブ電流を大きくして駆動能力を向
上させるには、定電流Ｉ１，Ｉ２、Ｎを大きくすること
が必要である。
【０００９】しかしながら、そうすると、式で表わさ
れる無負荷時の消費電流の増加を招き、またトランジス
タのサイズも大きくならざるを得ないという問題があ
る。
れる無負荷時の消費電流の増加を招き、またトランジス
タのサイズも大きくならざるを得ないという問題があ
る。
【００１０】本発明は、上記の課題に鑑みて為されたも
のであり、消費電流の増加を抑止しつつ、駆動能力を向
上させた駆動回路を提供することを目的としている。
のであり、消費電流の増加を抑止しつつ、駆動能力を向
上させた駆動回路を提供することを目的としている。
【００１１】
【課題を解決するための手段】上記課題を解決するため
に、本発明の駆動回路は、無負荷時にトランジスタＱ
５，Ｑ７がオンしないように、抵抗をトランジスタＱ
５，Ｑ７のエミッタ、コレクタ間に挿入したことを特徴
としている。。これにより、ドライブ電流を増加させ、
負荷容量のドライブ能力を増加させようとしたとき、無
負荷時の消費電流の増加を抑止することができる。
に、本発明の駆動回路は、無負荷時にトランジスタＱ
５，Ｑ７がオンしないように、抵抗をトランジスタＱ
５，Ｑ７のエミッタ、コレクタ間に挿入したことを特徴
としている。。これにより、ドライブ電流を増加させ、
負荷容量のドライブ能力を増加させようとしたとき、無
負荷時の消費電流の増加を抑止することができる。
【００１２】また、抵抗に代えて、定電流源をエミッ
タ、コレクタ間に挿入してもよい。
タ、コレクタ間に挿入してもよい。
【００１３】
【発明の実施の形態】次に、図１を参照しながら、本発
明の第１の実施形態を説明する。入力信号は入力端子Ｉ
Ｎに印加され、第１のトランジスタとしてのトランジス
タＱ２のベースに印加される。このトランジスタＱ２の
エミッタは第２のトランジスタとしてのトランジスタＱ
３のベースに接続される。また、電源とトランジスタＱ
２との間に定電流源Ｉ２が接続され、トランジスタＱ３
のベース電流を供給する。
明の第１の実施形態を説明する。入力信号は入力端子Ｉ
Ｎに印加され、第１のトランジスタとしてのトランジス
タＱ２のベースに印加される。このトランジスタＱ２の
エミッタは第２のトランジスタとしてのトランジスタＱ
３のベースに接続される。また、電源とトランジスタＱ
２との間に定電流源Ｉ２が接続され、トランジスタＱ３
のベース電流を供給する。
【００１４】トランジスタＱ５、Ｑ６はカレントミラー
回路を構成しており、トランジスタＱ５に流れる電流の
Ｎ倍の電流がトランジスタＱ６に流れる。トランジスタ
Ｑ３のコレクタは、このカレントミラー回路の入力側を
構成する第３のトランジスタとしてのトランジスタＱ５
のコレクタに接続されている。そして、トランジスタＱ
５のエミッタ、コレクタ間には抵抗Ｒ１が挿入されてい
る。
回路を構成しており、トランジスタＱ５に流れる電流の
Ｎ倍の電流がトランジスタＱ６に流れる。トランジスタ
Ｑ３のコレクタは、このカレントミラー回路の入力側を
構成する第３のトランジスタとしてのトランジスタＱ５
のコレクタに接続されている。そして、トランジスタＱ
５のエミッタ、コレクタ間には抵抗Ｒ１が挿入されてい
る。
【００１５】同様にして、トランジスタＱ７、Ｑ８はカ
レントミラー回路を構成している。トランジスタＱ４の
コレクタは、このカレントミラー回路の入力側のトラン
ジスタＱ７のコレクタに接続されている。そして、トラ
ンジスタＱ７のエミッタ、コレクタ間には抵抗Ｒ２が挿
入されている。
レントミラー回路を構成している。トランジスタＱ４の
コレクタは、このカレントミラー回路の入力側のトラン
ジスタＱ７のコレクタに接続されている。そして、トラ
ンジスタＱ７のエミッタ、コレクタ間には抵抗Ｒ２が挿
入されている。
【００１６】充電時において、トランジスタＱ３のベー
スに定電流Ｉ２が供給され、トランジスタＱ３のコレク
タには、電流Ｉ２×βが流れる。すると、抵抗Ｒ１に
は、ＢＶＥ５／Ｒ１の電流が流れ、トランジスタＱ５に
は、（Ｉ２×β−ＢＶＥ５／Ｒ１）の電流が流れ、この
電流のＮ倍の電流がトランジスタＱ６に流れる。
スに定電流Ｉ２が供給され、トランジスタＱ３のコレク
タには、電流Ｉ２×βが流れる。すると、抵抗Ｒ１に
は、ＢＶＥ５／Ｒ１の電流が流れ、トランジスタＱ５に
は、（Ｉ２×β−ＢＶＥ５／Ｒ１）の電流が流れ、この
電流のＮ倍の電流がトランジスタＱ６に流れる。
【００１７】次に、無負荷時には、入力トランジスタＱ
３には、従来例において説明したように、（Ｉ１＋Ｉ
２）／２の電流が流れる。このとき、抵抗Ｒ１による電
流降下の値Ｒ１×（Ｉ１＋Ｉ２）／２が小さければ、ト
ランジスタＱ５はオンしない。したがって、トランジス
タＱ６にも電流は流れない。同様にして、トランジスタ
Ｑ７、Ｑ８にも電流は流れないことになる。
３には、従来例において説明したように、（Ｉ１＋Ｉ
２）／２の電流が流れる。このとき、抵抗Ｒ１による電
流降下の値Ｒ１×（Ｉ１＋Ｉ２）／２が小さければ、ト
ランジスタＱ５はオンしない。したがって、トランジス
タＱ６にも電流は流れない。同様にして、トランジスタ
Ｑ７、Ｑ８にも電流は流れないことになる。
【００１８】このようにして、無負荷時において、トー
タル電流は（Ｉ１＋Ｉ２）×３／２となるので、ドライ
ブ電流を増加させるために、トランジスタＱ６，Ｑ８の
サイズ（エミッタ面積）を増加させても、無負荷時の消
費電流は増加しない。すなわち、負荷容量の駆動能力を
上げても消費電力を減らすことが可能になる。
タル電流は（Ｉ１＋Ｉ２）×３／２となるので、ドライ
ブ電流を増加させるために、トランジスタＱ６，Ｑ８の
サイズ（エミッタ面積）を増加させても、無負荷時の消
費電流は増加しない。すなわち、負荷容量の駆動能力を
上げても消費電力を減らすことが可能になる。
【００１９】次に、図２を参照して、本発明の第２の実
施形態を説明する。この回路では、抵抗Ｒ１、Ｒ２に代
えて、定電流源Ｉ３、Ｉ４を用いている。この回路構成
においても、無負荷時において、トランジスタＱ５、Ｑ
７、Ｑ６、Ｑ８に流れる電流をゼロにすることができ
る。ただし、この場合に、 Ｉ３＜（Ｉ１＋Ｉ２） Ｉ４＜（Ｉ１＋Ｉ２） の関係を満たすことが望まし
い。
施形態を説明する。この回路では、抵抗Ｒ１、Ｒ２に代
えて、定電流源Ｉ３、Ｉ４を用いている。この回路構成
においても、無負荷時において、トランジスタＱ５、Ｑ
７、Ｑ６、Ｑ８に流れる電流をゼロにすることができ
る。ただし、この場合に、 Ｉ３＜（Ｉ１＋Ｉ２） Ｉ４＜（Ｉ１＋Ｉ２） の関係を満たすことが望まし
い。
【００２０】
【発明の効果】以上説明したように、本発明の駆動回路
によれば、負荷容量の駆動能力を向上させ、かつ消費電
力の小さい駆動回路を提供することができる。
によれば、負荷容量の駆動能力を向上させ、かつ消費電
力の小さい駆動回路を提供することができる。
【図１】本発明の第１の実施形態に係る駆動回路の回路
図である。
図である。
【図２】本発明の第２の実施形態に係る駆動回路の回路
図である。
図である。
【図３】従来例に係る駆動回路の回路図である。
───────────────────────────────────────────────────── フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H03F 3/30 H03F 3/343 H03K 17/16 H03K 17/66
Claims (2)
- 【請求項１】入力信号がベースに印加された第１のトラ
ンジスタと、この第１のトランジスタがベースに接続さ
れた第２のトランジスタと、この第２のトランジスタの
ベース電流を供給する電流源と、その入力が第２のトラ
ンジスタのコレクタに接続され、その出力が第２のトラ
ンジスタのエミッタに接続されたカレントミラー回路
と、このカレントミラーの入力側を構成する第３のトラ
ンジスタのエミッタ、コレクタ間に接続された抵抗とを
備え、前記第２のトランジスタのエミッタと前記カレン
トミラー回路の出力によって負荷容量を駆動することを
特徴とする駆動回路。 - 【請求項２】入力信号がベースに印加された第１のトラ
ンジスタと、この第１のトランジスタがベースに接続さ
れた第２のトランジスタと、この第２のトランジスタの
ベース電流を供給する電流源と、その入力が第２のトラ
ンジスタのコレクタに接続され、その出力が第２のトラ
ンジスタのエミッタに接続されたカレントミラー回路
と、このカレントミラー回路の入力側を構成する第３の
トランジスタのエミッタ、コレクタ間に接続された電流
源とを備え、前記第２のトランジスタと前記カレントミ
ラー回路の出力によって負荷容量を駆動することを特徴
とする駆動回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33417298A JP3342425B2 (ja) | 1998-11-25 | 1998-11-25 | 駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33417298A JP3342425B2 (ja) | 1998-11-25 | 1998-11-25 | 駆動回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2000165156A JP2000165156A (ja) | 2000-06-16 |
| JP3342425B2 true JP3342425B2 (ja) | 2002-11-11 |
Family
ID=18274350
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33417298A Expired - Fee Related JP3342425B2 (ja) | 1998-11-25 | 1998-11-25 | 駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3342425B2 (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7002401B2 (en) | 2003-01-30 | 2006-02-21 | Sandisk Corporation | Voltage buffer for capacitive loads |
-
1998
- 1998-11-25 JP JP33417298A patent/JP3342425B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JP2000165156A (ja) | 2000-06-16 |
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