JP4751287B2

JP4751287B2 - 容量性負荷駆動回路

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Publication number: JP4751287B2
Application number: JP2006281536A
Authority: JP
Inventors: 裕瀧田
Original assignee: Fujitsu Ltd
Current assignee: Fujitsu Ltd
Priority date: 2006-10-16
Filing date: 2006-10-16
Publication date: 2011-08-17
Anticipated expiration: 2026-10-16
Also published as: EP1914587A2; US7598781B2; EP1914587A3; EP1914587B1; US20080088348A1; JP2008099185A

Description

本発明は、容量性負荷駆動回路に関し、容量性負荷に多値の電圧を印加して駆動する容量性負荷駆動回路に関する。

光マトリクススイッチでは、電気光学効果素子に多値の高電圧を印加し、印加電圧に応じて電気光学効果素子の屈折率を変化させ光スイッチングを行うものであるが、高電圧パルスの立ち上がり時間、立ち下がり時間は光スイッチの駆動周期を制限するものであり、高速スイッチングが要望されている。

電気光学効果素子は結晶の両面に電極を設けたものであるが、電気的にはコンデンサ、つまり容量性負荷とみなされ、電極間に数１００Ｖの電圧が印加される。

図１は、従来の容量性負荷駆動回路の一例の構成図を示す。同図中、ＦＰＧＡ（ＦｉｅｌｄＰｒｏｇｒａｍｍａｂｌｅＧａｔｅＡｒｒａｙｓ）等のＡＳＩＣ（ＡｐｐｌｉｃａｔｉｏｎＳｐｅｃｉｆｉｃＩｎｔｅｇｒａｔｅｄＣｉｒｃｕｉｔ）により構成された制御信号生成部１の出力するデジタルの電圧制御信号はＤＡコンバータ（ＤＡＣ）２でアナログ化された後、電圧アンプ３で電圧増幅されて一端を接地された容量性負荷４の他端に印加される。

また、特許文献１には、図２に示すように、コントローラ５からＤＡコンバータ６を介して出力される駆動波形を電圧増幅回路７で電圧増幅したのち、電流増幅回路８で電流増幅して容量性負荷であるピエゾ素子９を駆動することが記載されている。

また、特許文献２には、第１の電流スイッチに直列に一対のダイオードと第２の電流スイッチを接続し、この一対のダイオードの中間に容量性負荷を接続し、容量性負荷を充電する際に予め第２の電流スイッチとダイオードの接続点の電位を高め、容量性負荷を放電する際に予め第１の電流スイッチとダイオードの接続点の電位を低めておくことが記載されている。

また、特許文献３には、第１の電流値により容量性負荷の両端電圧を変化させた後、第１の電流値よりも大きい第２の電流値により容量性負荷の駆動を行うことで、負荷の充放電を急速に行うようにしたことが記載されている。
特開２００５−１６９７３７号公報特開昭４７−０３７０５７号公報特開平０４−２６００８９号公報

図１の従来回路では、静電容量が数ｎＦの容量性負荷４に０Ｖ〜４００Ｖの範囲で多値の電圧を高速に印加しようとした場合、電圧アンプ３の電圧が高速に変化するときの出力インピーダンスが１０ｋΩ程度であるため、容量性負荷４と電圧アンプ３の出力インピーダンスの積である時定数が数１０μｓｅｃとなり、容量性負荷４の印加電圧をμｓｅｃオーダーで高速に可変制御することが困難であるという問題があった。

また、図２の従来回路は、駆動波形を電圧増幅回路７で電圧増幅したのち、電流増幅回路８で電流増幅して容量性負荷９を駆動するため、容量性負荷の充電を高速に行うことが可能となる。しかし、電気光学効果素子のように印加電圧を０Ｖ〜４００Ｖの間で多値にわたり高速に変化させるためには、印加電圧の立ち下がりに合わせて容量性負荷の放電も高速に行わなければならない。図２の従来回路では印加電圧の変化は１パターンであり、印加電圧が４００Ｖから０Ｖに変化する場合や、４００Ｖから３８０Ｖに変化する場合など多くのパターンがある場合に、印加電圧の変化幅に応じた放電制御は行っていないという問題があった。

本発明は、上記の点に鑑みなされたものであり、印加電圧の変化幅に応じた放電制御を行って容量性負荷に印加する多値の電圧を高速に可変制御できる容量性負荷駆動回路を提供することを目的とする。

本発明の一実施態様による容量性負荷駆動回路は、容量性負荷に多値の電圧を印加して駆動する容量性負荷駆動回路において、
電圧制御信号を生成して出力する電圧制御信号生成手段と、
前記電圧制御信号を電圧増幅する電圧増幅手段と、
前記電圧増幅手段の出力を電流増幅して前記容量性負荷の充電を行う電流増幅手段と、
前記電圧制御信号の立ち下がりの幅が所定値を超えるとき所定パルス幅の立ち下がりパルスを発生する立ち下がり制御信号発生手段と、
前記立ち下がりパルスの供給により前記容量性負荷の放電を行うスイッチ手段と
を有することにより、印加電圧の変化幅に応じた放電制御を行って容量性負荷に印加する多値の電圧を高速に可変制御できる。

前記容量性負荷駆動回路において、
前記電流増幅手段と容量性負荷との間にポジティブサーミスタを設けた構成としても良い。

前記容量性負荷駆動回路において、
前記立ち下がり制御信号発生手段は、前回の電圧制御信号のデジタル値と今回の電圧制御信号のデジタル値とで検索され前記電圧制御信号の立ち下がりの幅が所定値を超える場合に特定値が読み出されるテーブル手段と、
前記テーブル手段から前記特定値が読み出されたとき立ち下がりパルスを発生するパルス発生手段を有する構成としても良い。

前記容量性負荷駆動回路において、
前記立ち下がり制御信号発生手段は、アナログの電圧制御信号を微分して微分信号を出力する微分手段と、
前記微分信号の負極性パルスが所定値未満となったときオフするようバイアスされた第１のトランジスタと、
前記第１のトランジスタのオフによってオンし立ち下がりパルスを発生する第２のトランジスタを有する構成としても良い。

前記容量性負荷駆動回路において、
前記微分手段は、時定数を調整する時定数調整手段を有する構成としても良い。

前記容量性負荷駆動回路において、
前記第１のトランジスタのバイアスを調整するバイアス調整手段を有する構成としても良い。

前記容量性負荷駆動回路において、
前記容量性負荷は、電気光学効果素子である構成としても良い。

本発明によれば、印加電圧の変化幅に応じた放電制御を行って容量性負荷に印加する多値の電圧を高速に可変制御できる。

以下、図面に基づいて本発明の実施形態について説明する。

<光マトリクススイッチの構成>
図３は、本発明が適用される光マトリクススイッチの一実施形態の構成図を示す。同図中、光ファイバアレイ１１から入力された複数チャネルの光信号それぞれは、導波路レンズアレイ１２でそれぞれ平行光とされて偏向素子アレイ１３に供給される。

偏向素子アレイ１３を構成する複数の偏向素子それぞれは電気光学効果素子１４ａ，１４ｂで構成されている。電気光学効果素子１４ａ，１４ｂは例えばＰＬＺＴ（チタン酸鉛とジルコン酸鉛の固溶体に酸化ランタンを添加したチタン酸ジルコン酸ランタン鉛）セラミックの両面に電極を設け、電極間に電圧をかけたときＰＬＺＴの屈折率が電圧に応じて変化し光の方路を変えることでスイッチングを行う。

偏向素子アレイ１３で偏向された各チャネルの光信号はスラブ導波路１５を通して偏向素子アレイ１６に供給され、偏向素子アレイ１６内の電気光学効果素子１４ａ，１４ｂにより偏向されて導波路レンズアレイ１７に供給される。導波路レンズアレイ１７で平行光とされた光信号は光ファイバアレイ１８から出力される。

<第１実施形態>
図４は、本発明の第１実施形態の容量性負荷駆動回路の回路構成図を示す。同図中、ＦＰＧＡにより構成された制御信号生成部２１の出力するデジタルの電圧制御信号はＤＡコンバータ（ＤＡＣ）２２でアナログ化された後、電圧増幅回路２３で電圧増幅され、逆流防止用のダイオードＤ１を通して電流増幅回路２４を構成するｐｎｐトランジスタＱ２４のベースに供給される。なお、ｐｎｐトランジスタＱ２４のベースはオフ時のベース電荷を放電するための抵抗Ｒ１により接地されている。これとともに、デジタルの電圧制御信号は立ち下がり制御信号発生回路２５に供給される。

図５に立ち下がり制御信号発生回路２５の一実施形態の回路構成図を示す。立ち下がり制御信号発生回路２５は、レジスタ３１と、ＲＯＭ３２と、パルス発生回路３３から構成されている。レジスタ３１には前回供給された所定ビット数の電圧制御信号が保持される。今回供給された所定ビット数の電圧制御信号は前回供給された電圧制御信号ともにＲＯＭ３２にアドレスとして供給される。

ＲＯＭ３２は今回供給された電圧制御信号値と前回供給された電圧制御信号値をアドレスとし、今回供給された電圧制御信号値と前回供給された電圧制御信号値の差Ｖｄが閾値Ｖｔ（例えばＶｔ＝−５０Ｖ）より小さい場合（Ｖｄ<Ｖｔ）に特定値としての値１が記憶され、Ｖｄ≧Ｖｔの場合には値０が記憶されたテーブルである。このため、今回供給された電圧制御信号が前回供給された電圧制御信号より５０Ｖを超えて低下するとき、つまり、電圧制御信号の立ち下がりの幅が５０Ｖを超えるときにＲＯＭ３２より値１が読み出されてパルス発生回路３３に供給される。パルス発生回路３３はＲＯＭ３２より値１の信号を供給されてトリガされてされると、例えばパルス幅が５μｓｅｃの立ち下がりパルス（ハイレベルのパルス）を発生して、図４に示すスイッチ回路２６を構成するｐｎｐトランジスタＱ２６のベースに供給する。

図４において、トランジスタＱ２４のコレクタには例えば＋４００Ｖの高圧電源が供給されており、トランジスタＱ２４のエミッタは正の温度特性を持つポジティブサーミスタ２７を介してトランジスタＱ２６のコレクタに接続されている。ポジティブサーミスタ２７は常温における抵抗値は極めて低く設定されている。ポジティブサーミスタ２７はトランジスタＱ２４，Ｑ２５が同時にオンした場合にトランジスタＱ２４，Ｑ２５に大電流が流れるのを防止するために設けられている。

ポジティブサーミスタ２７とトランジスタＱ２６のコレクタの接続点には容量性負荷２８の一端（つまり電気光学効果素子の一方の電極）が接続され、容量性負荷２８の他端（つまり電気光学効果素子の他方の電極）は接地されている。

ここで、電圧制御信号によって、電流増幅回路２４から容量性負荷２８に図６（Ａ）に示すような波形の電圧が印加される場合、立ち下がり制御信号発生回路２５は図６（Ｂ）に示す立ち下がりパルスを発生する。時刻ｔ２では印加波形が４００Ｖから３８０Ｖに低下し、その差が５０Ｖ未満であるため立ち下がりパルスは発生されない。これはトランジスタＱ２６がオンしなくとも、トランジスタＱ２４のみの動作で印加波形が４００Ｖから３８０Ｖまで十分高速に変化するからである。これに対し、時刻ｔ３，ｔ５，ｔ６，ｔ８では印加波形は立ち下がりの幅が５０Ｖを超えて低下するため、立ち下がりパルスが発生してトランジスタＱ２６がオンし、容量性負荷２８の印加波形を高速に低下させている。

<第２実施形態>
図７は、本発明の第２実施形態の容量性負荷駆動回路の回路構成図を示す。同図中、図４と同一部分には同一符号を付す。図７において、ＦＰＧＡにより構成された制御信号生成部２１の出力するデジタルの電圧制御信号はＤＡコンバータ（ＤＡＣ）２２でアナログ化された後、電圧増幅回路２３で電圧増幅され、逆流防止用のダイオードＤ１を通して電流増幅回路２４を構成するｐｎｐトランジスタＱ２４のベースに供給される。なお、ｐｎｐトランジスタＱ２４のベースはオフ時のベース電荷を放電するための抵抗Ｒ１により接地されている。これとともに、アナログの電圧制御信号は立ち下がり制御信号発生回路４０に供給される。

図８に立ち下がり制御信号発生回路４０の一実施形態の回路構成図を示す。立ち下がり制御信号発生回路４０は、微分回路４１と、バイアス回路４２と、パルス生成回路４３から構成されている。

微分回路４１はコンデンサＣ１と、コンデンサＣ１に並列に接続されたコンデンサＣ２とスイッチＳ１の直列接続回路と、コンデンサＣ３とスイッチＳ２の直列接続回路と、コンデンサＣ４とスイッチＳ３の直列接続回路からなり、ＤＡＣ２２から供給されるアナログの電圧制御信号の微分波形を生成してバイアス回路４２に供給する。なお、コンデンサＣ２〜Ｃ４はコンデンサＣ１の容量を微調整するために設けられており、初期設定時にスイッチＳ１〜Ｓ３に制御信号を与えてオン／オフを設定することで微調整を行う。

なお、微分回路４１として、印加電圧に応じて静電容量を可変する可変容量素子（バリキャップダイオード）を用いても良い。

バイアス回路４２は電源Ｖｃｃ（電圧＋１２Ｖ）と接地との間に直列接続された抵抗Ｒ４とＲ５と、抵抗Ｒ４に並列に接続された抵抗Ｒ６とスイッチＳ４の直列接続回路と、抵抗Ｒ７とスイッチＳ５の直列接続回路と、抵抗Ｒ８とスイッチＳ６の直列接続回路からなり、上記電源電圧を分圧してパルス生成回路４３のｎｐｎトランジスタＱ３１のベースバイアスを決定する。なお、抵抗Ｒ６〜Ｒ８は抵抗Ｒ５の抵抗値を微調整するために設けられており、初期設定時にスイッチＳ４〜Ｓ６に制御信号を与えてオン／オフを設定することで分圧比を変更し、トランジスタＱ３１のベースバイアスの微調整を行っている。

パルス生成回路４３のトランジスタＱ３１のコレクタは抵抗Ｒ１０を介して電源Ｖｃｃに接続され、エミッタは接地されている。また、トランジスタＱ３１のコレクタは直列接続された抵抗Ｒ１１，Ｒ１２を介して接地され、抵抗Ｒ１１，Ｒ１２の接続点はｎｐｎトランジスタＱ３２のベースに接続されている。トランジスタＱ３２のコレクタは電源Ｖｃｃに接続され、エミッタは抵抗Ｒ１３を介して接地されると共に、トランジスタＱ２６のベースに接続されている。

トランジスタＱ３１は、電圧制御信号の立ち下がり時に微分波形が負極性パルスとなってベース電位が低下したときにのみオフとなる。オフとなる期間はベースバイアスを高く設定するほど短くなるため、電圧制御信号の立ち下がりの幅が５０Ｖを超えたときの負極性パルスで５μｓｅｃオフするようにトランジスタＱ３１のベースバイアスを設定する。

トランジスタＱ３１がオフするとトランジスタＱ３２がオンし、トランジスタＱ３２のコレクタからハイレベルとなる立ち下がりパルス（立ち下がり制御信号）を発生する。この立ち下がりパルスは図７に示すスイッチ回路２６を構成するｐｎｐトランジスタＱ２６のベースに供給される。

図９に立ち下がり制御信号発生回路４０の一実施形態の変形例の回路構成図を示す。図９においては、パルス生成回路４３の代りにシュミットトリガ回路を用いたパルス生成回路４４を用いている。

パルス生成回路４４のｎｐｎトランジスタＱ４１のコレクタは抵抗Ｒ２０を介して電源Ｖｃｃに接続され、エミッタは接地されている。また、トランジスタＱ４１のコレクタは直列接続された抵抗Ｒ２１，Ｒ２２を介して接地され、抵抗Ｒ２１，Ｒ２２の接続点はｎｐｎトランジスタＱ４２のベースに接続されている。ｎｐｎトランジスタＱ４２のコレクタは抵抗Ｒ２３を介して電源Ｖｃｃに接続され、エミッタは接地されている。また、トランジスタＱ４２のコレクタは直列接続された抵抗Ｒ２４，Ｒ２５を介して接地され、抵抗Ｒ２４，Ｒ２５の接続点はｎｐｎトランジスタＱ４３のベースに接続されている。トランジスタＱ４３のコレクタは抵抗Ｒ２６を介して電源Ｖｃｃに接続されると共にトランジスタＱ２６のベースに接続され、エミッタは接地されている。トランジスタＱ４１，Ｑ４２はエミッタを共通接続することでシュミットトリガ回路を構成し、これにより出力信号の急峻な立ち上がり及び立ち下がりを実現している。

トランジスタＱ４１は、電圧制御信号の立ち下がり時に微分波形が負極性パルスとなってベース電位が低下したときにのみオフとなる。オフとなる期間はベースバイアスを高く設定するほど短くなるため、電圧制御信号の立ち下がりの幅が５０Ｖを超えたときの負極性パルスで５μｓｅｃオフするようにトランジスタＱ４１のベースバイアスを設定する。

トランジスタＱ４１がオフするとトランジスタＱ４２がオンし、トランジスタＱ４２のオンによりトランジスタＱ４３がオフし、トランジスタＱ４３のオフによりトランジスタＱ４３のコレクタからハイレベルとなる立ち下がりパルス（立ち下がり制御信号）を発生する。この立ち下がりパルスは図７に示すスイッチ回路２６を構成するｐｎｐトランジスタＱ２６のベースに供給される。

図７において、トランジスタＱ２４のコレクタには例えば＋４００Ｖの高圧電源が供給されており、トランジスタＱ２４のエミッタは正の温度特性を持つポジティブサーミスタ２７を介してトランジスタＱ２６のコレクタに接続されている。ポジティブサーミスタ２７は常温における抵抗値は極めて低く設定されている。ポジティブサーミスタ２７はトランジスタＱ２４，Ｑ２５が同時にオンした場合にトランジスタＱ２４，Ｑ２５に大電流が流れるのを防止するために設けられている。

ここで、電圧制御信号によって、電流増幅回路２４から容量性負荷２８に図６（Ａ）に示すような波形の電圧が印加される場合、立ち下がり制御信号発生回路２５は図６（Ｂ）に示す立ち下がりパルスを発生する。時刻ｔ２では印加波形が４００Ｖから３８０Ｖに低下し、その差が５０Ｖ未満であるため立ち下がりパルスは発生されない。これはトランジスタＱ２６がオンしなくとも、トランジスタＱ２４のみの動作で印加波形が４００Ｖから３８０Ｖまで十分高速に変化するからである。これに対し、時刻ｔ３，ｔ５，ｔ６，ｔ８では印加波形は立ち下がりの幅が５０Ｖを超えているため、立ち下がりパルスが発生してトランジスタＱ２６がオンし、容量性負荷２８の印加波形を高速に低下させている。

なお、本発明が駆動する容量性負荷としては、電気光学効果素子以外のピエゾ素子等の他の容量性負荷であっても良い。

なお、制御信号生成部２１が請求項記載の電圧制御信号生成手段に相当し、電圧増幅回路２３が電圧増幅手段に相当し、電流増幅回路２４が電流増幅手段に相当し、立ち下がり制御信号発生回路２５，４０が立ち下がり制御信号発生手段に相当し、スイッチ回路２６がスイッチ手段に相当し、ＲＯＭ３２がテーブル手段に相当し、パルス発生回路３３がパルス発生手段に相当し、微分回路４１が微分手段に相当し、トランジスタＱ３１が第１のトランジスタに相当し、トランジスタＱ３２が第２のトランジスタに相当し、コンデンサＣ２，Ｃ３，Ｃ４，スイッチＳ１，Ｓ２，Ｓ３が時定数調整手段に相当し、抵抗Ｒ６，Ｒ７，Ｒ８，スイッチＳ４，Ｓ５，Ｓ６がバイアス調整手段に相当する。

従来の容量性負荷駆動回路の一例の構成図である。従来の容量性負荷駆動回路の他の例の構成図である。本発明が適用される光マトリクススイッチの一実施形態の構成図である。本発明の第１実施形態の容量性負荷駆動回路の回路構成図である。立ち下がり制御信号発生回路２５の一実施形態の回路構成である。容量性負荷の印加電圧波形と立ち下がりパルスの波形図である。本発明の第２実施形態の容量性負荷駆動回路の回路構成図である。立ち下がり制御信号発生回路４０の一実施形態の回路構成図である。立ち下がり制御信号発生回路４０の一実施形態の変形例の回路構成図である。

符号の説明

１１，１８光ファイバアレイ
１２，１７導波路レンズアレイ
１３，１６偏向素子アレイ
１４ａ，１４ｂ電気光学効果素子
１５スラブ導波路
２１制御信号生成部
２２ＤＡコンバータ
２３電圧増幅回路
２４電流増幅回路
２５，４０立ち下がり制御信号発生回路
２６スイッチ回路
２７ポジティブサーミスタ
２８容量性負荷
３１レジスタ
３２ＲＯＭ
３３パルス発生回路
４１微分回路
４２バイアス回路
４３，４４パルス生成回路

Claims

容量性負荷に多値の電圧を印加して駆動する容量性負荷駆動回路において、
電圧制御信号を生成して出力する電圧制御信号生成手段と、
前記電圧制御信号を電圧増幅する電圧増幅手段と、
前記電圧増幅手段の出力を電流増幅して前記容量性負荷の充電を行う電流増幅手段と、
前記電圧制御信号の立ち下がりの幅が所定値を超えるとき所定パルス幅の立ち下がりパルスを発生する立ち下がり制御信号発生手段と、
前記立ち下がりパルスの供給により前記容量性負荷の放電を行うスイッチ手段と
を有することを特徴とする容量性負荷駆動回路。
請求項１記載の容量性負荷駆動回路において、
前記電流増幅手段と容量性負荷との間にポジティブサーミスタを
設けたことを特徴とする容量性負荷駆動回路。
請求項１又は２記載の容量性負荷駆動回路において、
前記立ち下がり制御信号発生手段は、前回の電圧制御信号のデジタル値と今回の電圧制御信号のデジタル値とで検索され前記電圧制御信号の立ち下がりの幅が所定値を超える場合に特定値が読み出されるテーブル手段と、
前記テーブル手段から前記特定値が読み出されたとき立ち下がりパルスを発生するパルス発生手段を
有することを特徴とする容量性負荷駆動回路。
請求項１又は２記載の容量性負荷駆動回路において、
前記立ち下がり制御信号発生手段は、アナログの電圧制御信号を微分して微分信号を出力する微分手段と、
前記微分信号の負極性パルスが所定値未満となったときオフするようバイアスされた第１のトランジスタと、
前記第１のトランジスタのオフによってオンし立ち下がりパルスを発生する第２のトランジスタを
有することを特徴とする容量性負荷駆動回路。
請求項４記載の容量性負荷駆動回路において、
前記微分手段は、時定数を調整する時定数調整手段を
有することを特徴とする容量性負荷駆動回路。
請求項４又は５記載の容量性負荷駆動回路において、
前記第１のトランジスタのバイアスを調整するバイアス調整手段を
有することを特徴とする容量性負荷駆動回路。
請求項１乃至６のいずれか１項記載の容量性負荷駆動回路において、
前記容量性負荷は、電気光学効果素子であることを特徴とする容量性負荷駆動回路。