JP2939044B2 - 液晶表示パネルの駆動回路 - Google Patents
液晶表示パネルの駆動回路Info
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Description
【0001】
【産業上の利用分野】本発明は、液晶表示パネルを駆動
するに必要なバイアス電圧を作成する液晶表示パネルの
駆動回路に関する。
するに必要なバイアス電圧を作成する液晶表示パネルの
駆動回路に関する。
【0002】
【従来の技術】たとえば携帯型のパーソナルコンピュー
タやワードプロセッサなどに用いられるディスプレイに
は、薄型で軽量、低消費電力であることから、ドットマ
トリクス液晶表示パネルが用いられる。これは複数行の
コモン電極と複数列のセグメント電極を、液晶層を挟ん
でXY方向に交差配列し、前記各電極の交点を画素とす
るもので、あるコモン電極が所定期間選択されたとき、
そのコモン電極上の画素に対応するセグメント電極との
間に画素をオン/オフさせるためのバイアス電圧が加え
られる。このとき、コモン電極とセグメント電極間の電
圧レベルを、表示すべきキャラクタに対応させて組み合
わせることにより、所望するキャラクタを表示させるこ
とができる。通常は選択状態のコモン電極の電圧レベル
を接地電位とし、画素のオン/オフに対応する上下2つ
の電圧レベルを設定してセグメント電極に与えるバイア
ス電圧とするとともに、この2つの電圧レベルの中間に
上下とのレベル差が等しいような1つの電圧レベルを設
定しこれを非選択状態のコモン電極に与えるためのバイ
アス電圧とする。
タやワードプロセッサなどに用いられるディスプレイに
は、薄型で軽量、低消費電力であることから、ドットマ
トリクス液晶表示パネルが用いられる。これは複数行の
コモン電極と複数列のセグメント電極を、液晶層を挟ん
でXY方向に交差配列し、前記各電極の交点を画素とす
るもので、あるコモン電極が所定期間選択されたとき、
そのコモン電極上の画素に対応するセグメント電極との
間に画素をオン/オフさせるためのバイアス電圧が加え
られる。このとき、コモン電極とセグメント電極間の電
圧レベルを、表示すべきキャラクタに対応させて組み合
わせることにより、所望するキャラクタを表示させるこ
とができる。通常は選択状態のコモン電極の電圧レベル
を接地電位とし、画素のオン/オフに対応する上下2つ
の電圧レベルを設定してセグメント電極に与えるバイア
ス電圧とするとともに、この2つの電圧レベルの中間に
上下とのレベル差が等しいような1つの電圧レベルを設
定しこれを非選択状態のコモン電極に与えるためのバイ
アス電圧とする。
【0003】したがってこれら3つのバイアス電圧をレ
ベルの高低順に並べてそれぞれに参照符を付すと、第1
バイアス電圧Va、第2バイアス電圧Vm、第3バイア
ス電圧Vbとなり、第2バイアス電圧Vmがコモンバイ
アス電圧、第1バイアス電圧Vaと第3バイアス電圧V
bとが第1セグメントバイアス電圧と第2セグメントバ
イアス電圧に相当する。
ベルの高低順に並べてそれぞれに参照符を付すと、第1
バイアス電圧Va、第2バイアス電圧Vm、第3バイア
ス電圧Vbとなり、第2バイアス電圧Vmがコモンバイ
アス電圧、第1バイアス電圧Vaと第3バイアス電圧V
bとが第1セグメントバイアス電圧と第2セグメントバ
イアス電圧に相当する。
【0004】一方で液晶自体の化学物理的特性により、
その駆動には、たとえば1フレームの走査期間を周期と
する交流駆動が用いられる。このため電極に与えられる
バイアス電圧の波形は、前述のレベル差を保ちつつ、フ
レーム走査期間ごとに変化する交番波形でなくてはなら
ない。このようなバイアス電圧を得るために、液晶表示
パネルの駆動回路内に、電圧分圧器とスイッチング素子
を含むバイアス電圧作成回路が設けられ、電圧分圧器
(以下、分圧器という)によって電圧のレベル差を作成
し、フレーム走査期間を周期とするタイミングパルスに
よってスイッチング素子をオン/オフさせ、前記分圧器
を構成する複数の抵抗器の接続態様を変えることにより
交番波形を得ている。
その駆動には、たとえば1フレームの走査期間を周期と
する交流駆動が用いられる。このため電極に与えられる
バイアス電圧の波形は、前述のレベル差を保ちつつ、フ
レーム走査期間ごとに変化する交番波形でなくてはなら
ない。このようなバイアス電圧を得るために、液晶表示
パネルの駆動回路内に、電圧分圧器とスイッチング素子
を含むバイアス電圧作成回路が設けられ、電圧分圧器
(以下、分圧器という)によって電圧のレベル差を作成
し、フレーム走査期間を周期とするタイミングパルスに
よってスイッチング素子をオン/オフさせ、前記分圧器
を構成する複数の抵抗器の接続態様を変えることにより
交番波形を得ている。
【0005】図3は、従来の技術による液晶表示パネル
のバイアス電圧作成回路の構成を示す回路図である。液
晶表示パネルのバイアス電圧作成回路(以下、バイアス
電圧作成回路という)は、破線で囲まれ参照符11が付
されたブロックで示されている。図3にはまた、バイア
ス電圧作成回路11を囲んで、タイミング信号発生回路
12、コモン走査回路13、セグメント走査回路14、
液晶表示パネル15などの回路ブロックがあわせて示さ
れている。
のバイアス電圧作成回路の構成を示す回路図である。液
晶表示パネルのバイアス電圧作成回路(以下、バイアス
電圧作成回路という)は、破線で囲まれ参照符11が付
されたブロックで示されている。図3にはまた、バイア
ス電圧作成回路11を囲んで、タイミング信号発生回路
12、コモン走査回路13、セグメント走査回路14、
液晶表示パネル15などの回路ブロックがあわせて示さ
れている。
【0006】またこれらの回路を電力付勢するための電
源16が電源ラインL16と接地ラインL17間に接続
されている。電源16はたとえば電池であり、その電源
電圧はたとえば9Vである。またタイミング信号発生回
路12は、1フレーム走査期間を周期とする第1タイミ
ングパルスC10と、1走査期間内でたとえばデューテ
ィ比1/64、パルス幅T/640の第2タイミングパ
ルスC11を、ラインL10,L11にそれぞれ導出す
る。第1タイミングパルスC10と第2タイミングパル
スC11の波形は図4(1)および同図(2)に示され
ている。
源16が電源ラインL16と接地ラインL17間に接続
されている。電源16はたとえば電池であり、その電源
電圧はたとえば9Vである。またタイミング信号発生回
路12は、1フレーム走査期間を周期とする第1タイミ
ングパルスC10と、1走査期間内でたとえばデューテ
ィ比1/64、パルス幅T/640の第2タイミングパ
ルスC11を、ラインL10,L11にそれぞれ導出す
る。第1タイミングパルスC10と第2タイミングパル
スC11の波形は図4(1)および同図(2)に示され
ている。
【0007】バイアス電圧作成回路11は、4個の抵抗
R31〜R34の直列接続から成る第1分圧器BR11
と、同じく4個の抵抗R41〜R44の直列接続から成
る第2分圧器BR12と、第1分圧器BR11を構成す
る前記抵抗のうち、抵抗R31,R34を個別に短絡さ
せる2個のアナログスイッチJ31,J32と、第1分
圧器BR11と第2分圧器BR12を構成する抵抗R3
1−R41,R32−R42,R33−R43,R34
−R44間を同時に導通遮断する4個のアナログスイッ
チJ41〜J44と、前記それぞれのアナログスイッチ
J41〜J44をトリガするための2個のインバータG
31,G32とから成る。
R31〜R34の直列接続から成る第1分圧器BR11
と、同じく4個の抵抗R41〜R44の直列接続から成
る第2分圧器BR12と、第1分圧器BR11を構成す
る前記抵抗のうち、抵抗R31,R34を個別に短絡さ
せる2個のアナログスイッチJ31,J32と、第1分
圧器BR11と第2分圧器BR12を構成する抵抗R3
1−R41,R32−R42,R33−R43,R34
−R44間を同時に導通遮断する4個のアナログスイッ
チJ41〜J44と、前記それぞれのアナログスイッチ
J41〜J44をトリガするための2個のインバータG
31,G32とから成る。
【0008】第1分圧器BR11を形成するそれぞれの
抵抗値は、
抵抗値は、
【0009】
【数1】R31=R34
【0010】
【数2】R32=R33
【0011】
【数3】R31=7×R32 となるように設定されており、抵抗R31の一端は電源
ラインL16に接続され、抵抗R34の一端は接地ライ
ンL17に接続されている。これにより第1分圧器BR
11の両端に電源電圧Vdが印加される。
ラインL16に接続され、抵抗R34の一端は接地ライ
ンL17に接続されている。これにより第1分圧器BR
11の両端に電源電圧Vdが印加される。
【0012】第1分圧器BR11の電源ラインL16側
の抵抗R31と、接地ラインL17側の抵抗R34に
は、アナログスイッチJ31,J32がそれぞれ並列に
接続されている。アナログスイッチJ31,J32は、
互いの論理が反転するように、それぞれのトリガ端子が
第1インバータG31の入出力端子に接続されているの
で、タイミング信号発生回路12からラインL10を介
して第1タイミングパルスC10が第1インバータG3
1に与えられるごとに、第1インバータG31の入出力
間のレベルがアナログスイッチJ31,J32を交互に
トリガしてオンオフさせる。
の抵抗R31と、接地ラインL17側の抵抗R34に
は、アナログスイッチJ31,J32がそれぞれ並列に
接続されている。アナログスイッチJ31,J32は、
互いの論理が反転するように、それぞれのトリガ端子が
第1インバータG31の入出力端子に接続されているの
で、タイミング信号発生回路12からラインL10を介
して第1タイミングパルスC10が第1インバータG3
1に与えられるごとに、第1インバータG31の入出力
間のレベルがアナログスイッチJ31,J32を交互に
トリガしてオンオフさせる。
【0013】したがって第1タイミングパルスC10の
レベルが「0」のとき第1アナログスイッチJ31が導
通して抵抗R31が短絡され、「1」のとき第2アナロ
グスイッチJ32が導通して抵抗R34が短絡される。
したがって図4(1)で示される、第1タイミングパル
スC10のレベルが「0」の期間は、抵抗R31の短絡
により、ラインL13に導出される第1セグメントバイ
アス電圧Vaのレベルは電源電圧Vdと等しく、ライン
L5に導出される第2セグメントバイアス電圧Vbのレ
ベルは、数1〜数3から、
レベルが「0」のとき第1アナログスイッチJ31が導
通して抵抗R31が短絡され、「1」のとき第2アナロ
グスイッチJ32が導通して抵抗R34が短絡される。
したがって図4(1)で示される、第1タイミングパル
スC10のレベルが「0」の期間は、抵抗R31の短絡
により、ラインL13に導出される第1セグメントバイ
アス電圧Vaのレベルは電源電圧Vdと等しく、ライン
L5に導出される第2セグメントバイアス電圧Vbのレ
ベルは、数1〜数3から、
【0014】
【数4】(7/9)×Vd(=7×v) v;電圧Va,Vm,Vb間の電位差となる。
【0015】次に第1タイミングパルスC10が「1」
の期間では、抵抗R34が短絡されるので第1セグメン
トバイアス電圧Vaのレベルは、
の期間では、抵抗R34が短絡されるので第1セグメン
トバイアス電圧Vaのレベルは、
【0016】
【数5】(2/9)×Vd(=2×v) となり、第2セグメントバイアス電圧Vbのレベルは接
地電位に等しく0Vとなる。この関係を図4(3)に示
す。図から明らかなように、どの期間中も電圧Va,V
m,Vb間の電位差vは、電源電圧Vdの1/9に相当
する一定レベルに保たれている。このようにしてコモン
バイアス電圧Vmと、第1、第2セグメントバイアス電
圧Va,Vbとが作成され、ラインL13,L14,L
15を介して、コモン走査回路13とセグメント走査回
路14にそれぞれ入力される。コモン走査回路13は、
コモンバイアス電圧Vmと第1タイミングパルスC10
に基づいて表示パネル15のコモン電極H1〜H64に
加えられるコモン信号hを作成し、セグメント走査回路
14は第1、第2バイアス電圧Va,Vb、第1タイミ
ングパルスC10に基づいて、セグメント電極S1〜S
nに加えられるセグメント信号sを作成する。
地電位に等しく0Vとなる。この関係を図4(3)に示
す。図から明らかなように、どの期間中も電圧Va,V
m,Vb間の電位差vは、電源電圧Vdの1/9に相当
する一定レベルに保たれている。このようにしてコモン
バイアス電圧Vmと、第1、第2セグメントバイアス電
圧Va,Vbとが作成され、ラインL13,L14,L
15を介して、コモン走査回路13とセグメント走査回
路14にそれぞれ入力される。コモン走査回路13は、
コモンバイアス電圧Vmと第1タイミングパルスC10
に基づいて表示パネル15のコモン電極H1〜H64に
加えられるコモン信号hを作成し、セグメント走査回路
14は第1、第2バイアス電圧Va,Vb、第1タイミ
ングパルスC10に基づいて、セグメント電極S1〜S
nに加えられるセグメント信号sを作成する。
【0017】図4から明らかなように、第1タイミング
パルスC10と、コモンバイアス電圧Vm、第1、第2
セグメントバイアス電圧Va,Vbの極性は互いに反対
で、しかも走査期間Tごとに反転する。また第2タイミ
ングパルスC11に対応してセグメント電極S1〜Sn
が順次走査される。ところが、表示パネル15を構成す
る液晶素子が容量性のため、走査期間中に信号電圧が電
極に充電され、電圧が取り去られた走査後も残留するの
で、オフであるべき画素がオンないしオンに近い状態と
なり、輪郭がぼやけるなど、画像品位の低下といった不
具合が生じる。
パルスC10と、コモンバイアス電圧Vm、第1、第2
セグメントバイアス電圧Va,Vbの極性は互いに反対
で、しかも走査期間Tごとに反転する。また第2タイミ
ングパルスC11に対応してセグメント電極S1〜Sn
が順次走査される。ところが、表示パネル15を構成す
る液晶素子が容量性のため、走査期間中に信号電圧が電
極に充電され、電圧が取り去られた走査後も残留するの
で、オフであるべき画素がオンないしオンに近い状態と
なり、輪郭がぼやけるなど、画像品位の低下といった不
具合が生じる。
【0018】従来の技術では、このような不具合を解消
するため、第2タイミングパルスC11に同期して第1
分圧器BR11に並列に接続される第2分圧器BR12
を設け、第2タイミングパルスC11の立ち上がり期間
中は両者を並列に接続し、表示パネル15側から見たバ
イアス電圧作成回路5側のインピーダンスを下げ、電極
に残留する電荷を急速に放電させる手法が用いられてい
る。
するため、第2タイミングパルスC11に同期して第1
分圧器BR11に並列に接続される第2分圧器BR12
を設け、第2タイミングパルスC11の立ち上がり期間
中は両者を並列に接続し、表示パネル15側から見たバ
イアス電圧作成回路5側のインピーダンスを下げ、電極
に残留する電荷を急速に放電させる手法が用いられてい
る。
【0019】ふたたび図3を参照して、第1分圧器BR
11と第2分圧器BR12とを構成する抵抗R31−R
41,R32−R42,R33−R43,R34−R4
4間には、上記各抵抗間を導通させるアナログスイッチ
J41〜J44が接続されている。アナログスイッチJ
41〜J44の各トリガ端子は、第2インバータG32
の入出力端子に共通に接続されている。第2インバータ
G32の入力端子には、ラインL11を介してタイミン
グ信号発生回路12から第2タイミングパルスC11が
入力される。したがって図4の(2)に示される第2タ
イミングパルスC11のレベルが「1」の立ち上がり期
間中は、アナログスイッチJ41〜J44がすべて導通
するので、第1分圧器BR11と第2分圧器BR12は
並列に接続される。
11と第2分圧器BR12とを構成する抵抗R31−R
41,R32−R42,R33−R43,R34−R4
4間には、上記各抵抗間を導通させるアナログスイッチ
J41〜J44が接続されている。アナログスイッチJ
41〜J44の各トリガ端子は、第2インバータG32
の入出力端子に共通に接続されている。第2インバータ
G32の入力端子には、ラインL11を介してタイミン
グ信号発生回路12から第2タイミングパルスC11が
入力される。したがって図4の(2)に示される第2タ
イミングパルスC11のレベルが「1」の立ち上がり期
間中は、アナログスイッチJ41〜J44がすべて導通
するので、第1分圧器BR11と第2分圧器BR12は
並列に接続される。
【0020】ここで第2分圧器BR12を構成する抵抗
R31〜R34の抵抗値は、第1分圧器BR11と同様
に、
R31〜R34の抵抗値は、第1分圧器BR11と同様
に、
【0021】
【数6】R31=R34
【0022】
【数7】R32=R33
【0023】
【数8】R31=7×R32 に設定されているので、第1分圧器BR11と第2分圧
器BR12が並列接続されても、導出されるバイアス電
圧のレベルは変化せず、しかも低インピーダンス状態で
導出される。これを表示パネル側から見るとバイアス電
圧作成回路5側が低インピーダンスに保たれることとな
り、残留電荷は第1分圧器BR11と第2分圧器BR1
2を通じて急速に放電され、前述の不具合が解消される
ことになる。
器BR12が並列接続されても、導出されるバイアス電
圧のレベルは変化せず、しかも低インピーダンス状態で
導出される。これを表示パネル側から見るとバイアス電
圧作成回路5側が低インピーダンスに保たれることとな
り、残留電荷は第1分圧器BR11と第2分圧器BR1
2を通じて急速に放電され、前述の不具合が解消される
ことになる。
【0024】
【発明が解決しようとする課題】前述したように、液晶
表示パネルに加えられる信号電圧のレベルは、期間Tご
とに反転する。したがってフレームの走査開始直後に
は、全電極に残留している電荷をとくに急速に放電させ
ておく必要がある。このため従来技術では、分圧器を構
成する抵抗値を、予め上記放電電流に見合うように低く
設定していた。しかしながらこのような方法では、走査
が切換わる以外の期間、すなわち走査期間中でも第2タ
イミングパルスC11が立ち上がるごとに余分な電流が
分圧器内を流れることになり、無駄な電力消費が生じ、
液晶の特性である低エネルギ性が十分に生かされず、電
源に使用した電池の消耗が早い、などの問題点があっ
た。
表示パネルに加えられる信号電圧のレベルは、期間Tご
とに反転する。したがってフレームの走査開始直後に
は、全電極に残留している電荷をとくに急速に放電させ
ておく必要がある。このため従来技術では、分圧器を構
成する抵抗値を、予め上記放電電流に見合うように低く
設定していた。しかしながらこのような方法では、走査
が切換わる以外の期間、すなわち走査期間中でも第2タ
イミングパルスC11が立ち上がるごとに余分な電流が
分圧器内を流れることになり、無駄な電力消費が生じ、
液晶の特性である低エネルギ性が十分に生かされず、電
源に使用した電池の消耗が早い、などの問題点があっ
た。
【0025】したがって本発明の目的は、上述の問題点
を解決した低電力消費の液晶表示パネルの駆動回路を提
供することである。
を解決した低電力消費の液晶表示パネルの駆動回路を提
供することである。
【0026】
【課題を解決するための手段】本発明は、複数の第1段
抵抗が直列に接続されて形成された第1電圧分圧器と、
前記第1段抵抗と同一数の第2段抵抗が直列に接続され
て形成された第2電圧分圧器と、前記第2段抵抗と同一
数の第3段抵抗が直列に接続されて形成された第3電圧
分圧器と、一端は前記第1電圧分圧器の一端に接続さ
れ、他端は前記第1電圧分圧器のもう一端およびそれと
同一方向の前記第2および第3電圧分圧器の一端に接続
された直流電源と、前記第1電圧分圧器の一端で第1段
抵抗に並列に接続された第1スイッチング手段と、前記
第1電圧分圧器の他端で第1段抵抗に並列に接続された
第2スイッチング手段と、前記第1電圧分圧器の前記一
端と前記第2電圧分圧器の他端との間、および前記第1
電圧分圧器の第1段抵抗の各抵抗の接続点と前記第2電
圧分圧器の第2段抵抗の各抵抗の接続点との間に、それ
ぞれ介在され、前記第1電圧分圧器を形成する第1段抵
抗と同一数の第3スイッチング手段と、前記第2電圧分
圧器の前記一端と前記第3電圧分圧器の他端との間、お
よび前記第2電圧分圧器の第2段抵抗の各抵抗の接続点
と前記第3電圧分圧器の第3段抵抗の各抵抗の接続点と
の間に、それぞれ介在され、前記第2電圧分圧器を形成
する第2段抵抗と同一数の第4スイッチング手段と、液
晶表示パネルの各フレーム走査期間毎に、前記第1およ
び第2スイッチング手段を交互に導通する第1タイミン
グパルスを発生する第1タイミングパルス発生手段と、
前記各フレーム走査期間中に、前記第3スイッチング手
段を同時に導通および同時に遮断する複数の第2タイミ
ングパルスを発生する第2タイミングパルス発生手段
と、前記各フレーム走査期間の切換わり毎に、前記第4
スイッチング手段を同時に導通および同時に遮断する第
3タイミングパルスを、前記切換わり時に発生される第
2タイミングパルスと同時に、発生する第3タイミング
パルス発生手段と、を有し、前記第1電圧分圧器を形成
する第1段抵抗の各抵抗の接続点からの液晶表示パネル
の駆動に必要なバイアス電圧を導出することを特徴とす
る液晶表示パネルの駆動回路である。
抵抗が直列に接続されて形成された第1電圧分圧器と、
前記第1段抵抗と同一数の第2段抵抗が直列に接続され
て形成された第2電圧分圧器と、前記第2段抵抗と同一
数の第3段抵抗が直列に接続されて形成された第3電圧
分圧器と、一端は前記第1電圧分圧器の一端に接続さ
れ、他端は前記第1電圧分圧器のもう一端およびそれと
同一方向の前記第2および第3電圧分圧器の一端に接続
された直流電源と、前記第1電圧分圧器の一端で第1段
抵抗に並列に接続された第1スイッチング手段と、前記
第1電圧分圧器の他端で第1段抵抗に並列に接続された
第2スイッチング手段と、前記第1電圧分圧器の前記一
端と前記第2電圧分圧器の他端との間、および前記第1
電圧分圧器の第1段抵抗の各抵抗の接続点と前記第2電
圧分圧器の第2段抵抗の各抵抗の接続点との間に、それ
ぞれ介在され、前記第1電圧分圧器を形成する第1段抵
抗と同一数の第3スイッチング手段と、前記第2電圧分
圧器の前記一端と前記第3電圧分圧器の他端との間、お
よび前記第2電圧分圧器の第2段抵抗の各抵抗の接続点
と前記第3電圧分圧器の第3段抵抗の各抵抗の接続点と
の間に、それぞれ介在され、前記第2電圧分圧器を形成
する第2段抵抗と同一数の第4スイッチング手段と、液
晶表示パネルの各フレーム走査期間毎に、前記第1およ
び第2スイッチング手段を交互に導通する第1タイミン
グパルスを発生する第1タイミングパルス発生手段と、
前記各フレーム走査期間中に、前記第3スイッチング手
段を同時に導通および同時に遮断する複数の第2タイミ
ングパルスを発生する第2タイミングパルス発生手段
と、前記各フレーム走査期間の切換わり毎に、前記第4
スイッチング手段を同時に導通および同時に遮断する第
3タイミングパルスを、前記切換わり時に発生される第
2タイミングパルスと同時に、発生する第3タイミング
パルス発生手段と、を有し、前記第1電圧分圧器を形成
する第1段抵抗の各抵抗の接続点からの液晶表示パネル
の駆動に必要なバイアス電圧を導出することを特徴とす
る液晶表示パネルの駆動回路である。
【0027】
【作用】本発明による液晶表示パネルのバイアス電圧作
成回路は、パネル駆動に必要なバイアス電圧Vm;V
a,Vbを、複数抵抗の直列接続から成る第1および第
2電圧分圧器BR1,BR2によって作成する。また第
1、第2スイッチング手段J1,J2によってフレーム
走査期間毎に前記電圧分圧器BR1,BR2を構成する
抵抗の接続態様を変え、液晶の駆動に必要なバイアス交
番波形を作成する。第1電圧分圧器BR1は、複数の第
1段抵抗R1〜R4が直列に接続されて形成される。第
2電圧分圧器BR2は、前記第1段抵抗R1〜R4と同
一数の第2段抵抗R11〜R14が直列に接続されて形
成される。第3電圧分圧器BR3は、第2段抵抗R11
〜R14と同一数の第3段抵抗R21〜R24が直列に
接続されて形成される。直流電源6の一端L6は、第1
電圧分圧器BR1の一端に接続される。直流電源6の他
端L7は、第1電圧分圧器BR1のもう一端、およびそ
れと同一方向の第2および第3電圧分圧器BR2,BR
3の一端に接続される。第1スイッチング手段J1は、
第1電圧分圧器BR1の一端で第1段抵抗R1に並列に
接続される。第2スイッチング手段J2は、第1電圧分
圧器BR1の他端で第1段抵抗R4に並列に接続され
る。第3スイッチング手段J11〜J14は、第1電圧
分圧器BR1の前記一端と第2電圧分圧器BR2の他端
との間、および第1電圧分圧器BR1の第1段抵抗の各
抵抗R1〜R4の接続点と第2電圧分圧器BR2の第2
段抵抗の各抵抗R11〜R14の接続点との間に、それ
ぞれ介在される。第3スイッチング手段J11〜J14
は、第1電圧分圧器BR1を形成する第1段抵抗R1〜
R4と同一数、設けられる。
成回路は、パネル駆動に必要なバイアス電圧Vm;V
a,Vbを、複数抵抗の直列接続から成る第1および第
2電圧分圧器BR1,BR2によって作成する。また第
1、第2スイッチング手段J1,J2によってフレーム
走査期間毎に前記電圧分圧器BR1,BR2を構成する
抵抗の接続態様を変え、液晶の駆動に必要なバイアス交
番波形を作成する。第1電圧分圧器BR1は、複数の第
1段抵抗R1〜R4が直列に接続されて形成される。第
2電圧分圧器BR2は、前記第1段抵抗R1〜R4と同
一数の第2段抵抗R11〜R14が直列に接続されて形
成される。第3電圧分圧器BR3は、第2段抵抗R11
〜R14と同一数の第3段抵抗R21〜R24が直列に
接続されて形成される。直流電源6の一端L6は、第1
電圧分圧器BR1の一端に接続される。直流電源6の他
端L7は、第1電圧分圧器BR1のもう一端、およびそ
れと同一方向の第2および第3電圧分圧器BR2,BR
3の一端に接続される。第1スイッチング手段J1は、
第1電圧分圧器BR1の一端で第1段抵抗R1に並列に
接続される。第2スイッチング手段J2は、第1電圧分
圧器BR1の他端で第1段抵抗R4に並列に接続され
る。第3スイッチング手段J11〜J14は、第1電圧
分圧器BR1の前記一端と第2電圧分圧器BR2の他端
との間、および第1電圧分圧器BR1の第1段抵抗の各
抵抗R1〜R4の接続点と第2電圧分圧器BR2の第2
段抵抗の各抵抗R11〜R14の接続点との間に、それ
ぞれ介在される。第3スイッチング手段J11〜J14
は、第1電圧分圧器BR1を形成する第1段抵抗R1〜
R4と同一数、設けられる。
【0028】複数抵抗の直列接続から成る第3の電圧分
圧器BR3と、該第3の電圧分圧器BR3と前記第2の
電圧分圧器BR2間を導通遮断する複数の第3のスイッ
チング手段J11〜J14を設ける。第4スイッチング
手段J21〜J24は、第2電圧分圧器BR2の前記一
端と第3電圧分圧器BR3の他端との間、および第2電
圧分圧器BR2の第2段抵抗の各抵抗R11〜R14の
各接続点と第3電圧分圧器BR3の第3段抵抗の各抵抗
R21〜R24の接続点との間に、それぞれ介在され
る。この第4スイッチング手段J21〜J24は、第2
電圧分圧器BR2を形成する第2段抵抗R11〜R14
と同一数、設けられる。第1タイミングパルス発生手段
L0,G0は、液晶表示パネルの各フレーム走査期間T
毎に、第1および第2スイッチング手段J1,J2を交
互に導通する第1タイミングパルスC0を発生する。第
2タイミングパルス発生手段L1,G1は、各フレーム
走査期間T1中に、第3スイッチング手段J11〜J1
4を同時に導通および同時に遮断する複数の第2タイミ
ングパルスC1を発生する。第3タイミングパルス発生
手段L2,G2は、各フレーム走査期間Tの切換わり毎
に、第4スイッチング手段J21〜J24を同時に導通
および同時に遮断する第3タイミングパルスC2を、前
記切換わり時に発生される第2タイミングパルスC1と
同時に、発生する。フレーム走査期間Tの切換わり毎に
短期間t2の第3タイミングパルスC2を前記第4のス
イッチング手段J21〜J24に与え、該スイッチング
手段J21〜J24の導通により、第3の電圧分圧器B
R3を前記第1、第2電圧分圧器BR1,BR2に並列
に接続し、前記切換わり時に発生される第2タイミング
パルスC1と同時に、前記短期間の第3タイミングパル
スC2の期間中のみ、バイアス電圧作成回路をさらに低
インピーダンス化する。これにより、フレーム走査開始
直後にはパネル電極に残留する電荷を一挙に放電させ、
その他の期間では分圧回路による電流消費が抑制され、
低電力消費を図ることができる。
圧器BR3と、該第3の電圧分圧器BR3と前記第2の
電圧分圧器BR2間を導通遮断する複数の第3のスイッ
チング手段J11〜J14を設ける。第4スイッチング
手段J21〜J24は、第2電圧分圧器BR2の前記一
端と第3電圧分圧器BR3の他端との間、および第2電
圧分圧器BR2の第2段抵抗の各抵抗R11〜R14の
各接続点と第3電圧分圧器BR3の第3段抵抗の各抵抗
R21〜R24の接続点との間に、それぞれ介在され
る。この第4スイッチング手段J21〜J24は、第2
電圧分圧器BR2を形成する第2段抵抗R11〜R14
と同一数、設けられる。第1タイミングパルス発生手段
L0,G0は、液晶表示パネルの各フレーム走査期間T
毎に、第1および第2スイッチング手段J1,J2を交
互に導通する第1タイミングパルスC0を発生する。第
2タイミングパルス発生手段L1,G1は、各フレーム
走査期間T1中に、第3スイッチング手段J11〜J1
4を同時に導通および同時に遮断する複数の第2タイミ
ングパルスC1を発生する。第3タイミングパルス発生
手段L2,G2は、各フレーム走査期間Tの切換わり毎
に、第4スイッチング手段J21〜J24を同時に導通
および同時に遮断する第3タイミングパルスC2を、前
記切換わり時に発生される第2タイミングパルスC1と
同時に、発生する。フレーム走査期間Tの切換わり毎に
短期間t2の第3タイミングパルスC2を前記第4のス
イッチング手段J21〜J24に与え、該スイッチング
手段J21〜J24の導通により、第3の電圧分圧器B
R3を前記第1、第2電圧分圧器BR1,BR2に並列
に接続し、前記切換わり時に発生される第2タイミング
パルスC1と同時に、前記短期間の第3タイミングパル
スC2の期間中のみ、バイアス電圧作成回路をさらに低
インピーダンス化する。これにより、フレーム走査開始
直後にはパネル電極に残留する電荷を一挙に放電させ、
その他の期間では分圧回路による電流消費が抑制され、
低電力消費を図ることができる。
【0029】
【実施例】図1は、本発明の一実施例の、液晶表示パネ
ルの駆動回路の構成を示す回路図である。液晶表示パネ
ルの駆動回路(以下、バイアス電圧作成回路という)
は、破線で囲まれ参照符1で示されるブロックで示され
ている。図1にはまた、バイアス電圧作成回路1を囲ん
で、タイミング信号発生回路2、コモン走査回路3、セ
グメント走査回路4、液晶表示パネル5などの回路ブロ
ックがあわせて示されている。またこれらの回路を電力
付勢するための電源6が電源ラインL6と接地ラインL
7間に接続されている。
ルの駆動回路の構成を示す回路図である。液晶表示パネ
ルの駆動回路(以下、バイアス電圧作成回路という)
は、破線で囲まれ参照符1で示されるブロックで示され
ている。図1にはまた、バイアス電圧作成回路1を囲ん
で、タイミング信号発生回路2、コモン走査回路3、セ
グメント走査回路4、液晶表示パネル5などの回路ブロ
ックがあわせて示されている。またこれらの回路を電力
付勢するための電源6が電源ラインL6と接地ラインL
7間に接続されている。
【0030】電源6はたとえば電池であり、その電源電
圧はたとえば9Vである。またタイミング信号発生回路
2は、1フレーム走査期間を周期とする第1タイミング
パルスC0と、1走査期間内でたとえばデューティ比1
/64、パルス幅T/640の第2タイミングパルスC
1と、第1タイミングパルスC0のエッジにより立ち上
がり、第2タイミングパルスC1と等しいパルス幅をも
つ第3タイミングパルスC2とを、ラインL0,L1,
L2にそれぞれ導出する。第1タイミングパルスC0、
第2タイミングパルスC1、第3タイミミングパルスC
2の波形は、図2(1)、同図(2)および同図(3)
にそれぞれ示されている。
圧はたとえば9Vである。またタイミング信号発生回路
2は、1フレーム走査期間を周期とする第1タイミング
パルスC0と、1走査期間内でたとえばデューティ比1
/64、パルス幅T/640の第2タイミングパルスC
1と、第1タイミングパルスC0のエッジにより立ち上
がり、第2タイミングパルスC1と等しいパルス幅をも
つ第3タイミングパルスC2とを、ラインL0,L1,
L2にそれぞれ導出する。第1タイミングパルスC0、
第2タイミングパルスC1、第3タイミミングパルスC
2の波形は、図2(1)、同図(2)および同図(3)
にそれぞれ示されている。
【0031】バイアス電圧作成回路1は、4個の抵抗R
1〜R4の直列接続から成る第1の電圧分圧器である第
1分圧器BR1と、同じく4個の抵抗R11〜R14の
直列接続から成る第2の電圧分圧器である第2分圧器B
R2と、第1分圧器BR11を構成する前記抵抗のう
ち、抵抗R1,R4に接続され、抵抗R1,R4を個別
に短絡させる第1、第2のスイッチング手段であるアナ
ログスイッチJ1,J2と、第1分圧器BR1と第2分
圧器BR2を構成する抵抗R1−R11,R2−R1
2,R3−R13,R4−R14間を同時に導通/遮断
する4個のアナログスイッチJ11〜J14と、前記そ
れぞれのアナログスイッチをトリガするための2個のイ
ンバータG1,G2とをその中に含む。
1〜R4の直列接続から成る第1の電圧分圧器である第
1分圧器BR1と、同じく4個の抵抗R11〜R14の
直列接続から成る第2の電圧分圧器である第2分圧器B
R2と、第1分圧器BR11を構成する前記抵抗のう
ち、抵抗R1,R4に接続され、抵抗R1,R4を個別
に短絡させる第1、第2のスイッチング手段であるアナ
ログスイッチJ1,J2と、第1分圧器BR1と第2分
圧器BR2を構成する抵抗R1−R11,R2−R1
2,R3−R13,R4−R14間を同時に導通/遮断
する4個のアナログスイッチJ11〜J14と、前記そ
れぞれのアナログスイッチをトリガするための2個のイ
ンバータG1,G2とをその中に含む。
【0032】本発明において注目すべきは、バイアス電
圧作成回路5内に、複数抵抗R21〜R24の直列接続
により形成された第3の電圧分圧器である第3分圧器B
R3と、第3のスイッチング手段である複数のアナログ
スイッチJ21〜J24とを新たに設けたことである。
第3分圧器BR3と、アナログスイッチJ21〜J24
の動作については後述する。
圧作成回路5内に、複数抵抗R21〜R24の直列接続
により形成された第3の電圧分圧器である第3分圧器B
R3と、第3のスイッチング手段である複数のアナログ
スイッチJ21〜J24とを新たに設けたことである。
第3分圧器BR3と、アナログスイッチJ21〜J24
の動作については後述する。
【0033】第1分圧器BR1を形成するそれぞれの抵
抗値は、
抗値は、
【0034】
【数9】R1=R4
【0035】
【数10】R2=R3
【0036】
【数11】R1=7×R2 となるように設定されており、抵抗R1の一端は電源ラ
インL6に接続され、抵抗R4の一端は接地ラインL7
に接続されている。これにより第1分圧器BR1の両端
に電源電圧Vdが印加される。
インL6に接続され、抵抗R4の一端は接地ラインL7
に接続されている。これにより第1分圧器BR1の両端
に電源電圧Vdが印加される。
【0037】第1分圧器BR1の電源ラインL6側の抵
抗R1と、接地ラインL7側の抵抗R4には、アナログ
スイッチJ1,J2がそれぞれ並列に接続されている。
アナログスイッチJ1,J2は、互いの論理が反転する
ように、それぞれのトリガ端子が第1インバータG0の
入出力端子に接続されているので、タイミング信号発生
回路2から第1タイミングパルスC0がラインL0を介
して第1インバータG0に与えられるごとに、第1イン
バータG0の入出力間のレベルがアナログスイッチJ
1,J2を交互にトリガして導通遮断させる。したがっ
て第1タイミングパルスC0のレベルが「0」のとき抵
抗R1が短絡され、「1」のとき抵抗R4が短絡され
る。
抗R1と、接地ラインL7側の抵抗R4には、アナログ
スイッチJ1,J2がそれぞれ並列に接続されている。
アナログスイッチJ1,J2は、互いの論理が反転する
ように、それぞれのトリガ端子が第1インバータG0の
入出力端子に接続されているので、タイミング信号発生
回路2から第1タイミングパルスC0がラインL0を介
して第1インバータG0に与えられるごとに、第1イン
バータG0の入出力間のレベルがアナログスイッチJ
1,J2を交互にトリガして導通遮断させる。したがっ
て第1タイミングパルスC0のレベルが「0」のとき抵
抗R1が短絡され、「1」のとき抵抗R4が短絡され
る。
【0038】したがって図4(1)で示される、第1タ
イミングパルスC0のレベルが「0」の期間は、抵抗R
1の短絡により、ラインL3に導出される第1セグメン
トバイアス電圧Vaのレベルは電源電圧Vdと等しく、
ラインL5に導出される第2セグメントバイアス電圧V
bのレベルは、数9〜数11から、
イミングパルスC0のレベルが「0」の期間は、抵抗R
1の短絡により、ラインL3に導出される第1セグメン
トバイアス電圧Vaのレベルは電源電圧Vdと等しく、
ラインL5に導出される第2セグメントバイアス電圧V
bのレベルは、数9〜数11から、
【0039】
【数12】(7/9)×Vd(=7×v) となる。
【0040】次に第1タイミングパルスC0が「1」の
期間では、抵抗R4が短絡されるので第1セグメントバ
イアス電圧Vaのレベルは
期間では、抵抗R4が短絡されるので第1セグメントバ
イアス電圧Vaのレベルは
【0041】
【数13】(2/9)×Vd(=2×v) となり、第2セグメントバイアス電圧Vbのレベルは接
地電位に等しく0Vとなる。この関係を図2(4)に示
す。図から明らかなように、どの期間中も電圧Va,V
m,Vb間の電位差vは、電源電圧Vdの1/9に相当
する一定レベルに保たれている。このようにしてコモン
バイアス電圧Vmと、第1、第2セグメントバイアス電
圧Va,Vbとが作成され、ラインL3,L4,L5を
介して、コモン走査回路3とセグメント走査回路4にそ
れぞれ入力される。コモン走査回路3は、コモンバイア
ス電圧Vmと第1タイミングパルスC0に基づいて、表
示パネル5のコモン電極H1〜H64に加えられるコモ
ン信号hを作成し、セグメント走査回路4は第1、第2
バイアス電圧Va,Vbと第1タイミングパルスC0に
基づいて、セグメント電極S1〜Snに加えられるセグ
メント信号sを作成する。
地電位に等しく0Vとなる。この関係を図2(4)に示
す。図から明らかなように、どの期間中も電圧Va,V
m,Vb間の電位差vは、電源電圧Vdの1/9に相当
する一定レベルに保たれている。このようにしてコモン
バイアス電圧Vmと、第1、第2セグメントバイアス電
圧Va,Vbとが作成され、ラインL3,L4,L5を
介して、コモン走査回路3とセグメント走査回路4にそ
れぞれ入力される。コモン走査回路3は、コモンバイア
ス電圧Vmと第1タイミングパルスC0に基づいて、表
示パネル5のコモン電極H1〜H64に加えられるコモ
ン信号hを作成し、セグメント走査回路4は第1、第2
バイアス電圧Va,Vbと第1タイミングパルスC0に
基づいて、セグメント電極S1〜Snに加えられるセグ
メント信号sを作成する。
【0042】図2から明らかなように、第1タイミング
パルスC0と、コモンバイアス電圧Vm、第1、第2セ
グメントバイアス電圧Va,Vbの極性は互いに反対
で、しかも走査期間Tごとに反転する。また第2タイミ
ングパルスC1に対応してセグメント電極S1〜Snが
順次走査される。ところが、表示パネル5を構成する液
晶素子が容量性のため、走査期間中に信号電圧が電極に
充電され、電圧が取り去られた走査後も残留するので、
オフであるべき画素がオンあるいはオンに近い状態とな
り、輪郭がぼやけるなど、画像品位の低下といった不具
合が生じる。
パルスC0と、コモンバイアス電圧Vm、第1、第2セ
グメントバイアス電圧Va,Vbの極性は互いに反対
で、しかも走査期間Tごとに反転する。また第2タイミ
ングパルスC1に対応してセグメント電極S1〜Snが
順次走査される。ところが、表示パネル5を構成する液
晶素子が容量性のため、走査期間中に信号電圧が電極に
充電され、電圧が取り去られた走査後も残留するので、
オフであるべき画素がオンあるいはオンに近い状態とな
り、輪郭がぼやけるなど、画像品位の低下といった不具
合が生じる。
【0043】したがってこのような残留電荷を速やかに
放電させるために、前記スイッチング素子J11〜J1
4によって分圧器BR1、BR2を並列接続し、表示パ
ネル1から見たインピーダンスの低減化を図っている。
すなわち第1分圧器BR1と第2分圧器BR2を構成す
る抵抗R1−R11,R2−R12,R3−R13,R
4−R14間には、それぞれアナログスイッチJ11〜
J14が橋絡され、アナログスイッチJ11〜J14の
トリガ端子は、第2インバータG1の入出力端子に接続
されている。タイミング信号発生回路2からラインL1
を介して第2タイミングパルスC1が第2インバータG
1に入力される。
放電させるために、前記スイッチング素子J11〜J1
4によって分圧器BR1、BR2を並列接続し、表示パ
ネル1から見たインピーダンスの低減化を図っている。
すなわち第1分圧器BR1と第2分圧器BR2を構成す
る抵抗R1−R11,R2−R12,R3−R13,R
4−R14間には、それぞれアナログスイッチJ11〜
J14が橋絡され、アナログスイッチJ11〜J14の
トリガ端子は、第2インバータG1の入出力端子に接続
されている。タイミング信号発生回路2からラインL1
を介して第2タイミングパルスC1が第2インバータG
1に入力される。
【0044】したがって図2に示される第2タイミング
パルスC1のレベルが「1」の立ち上がり期間中は、ア
ナログスイッチJ11〜J14がすべて導通するので、
第1分圧器BR1と第2分圧器BR2はこの期間、並列
に接続される。第2分圧器BR2を構成する抵抗R11
〜R14の抵抗値は、第1分圧器BR1と同様に、
パルスC1のレベルが「1」の立ち上がり期間中は、ア
ナログスイッチJ11〜J14がすべて導通するので、
第1分圧器BR1と第2分圧器BR2はこの期間、並列
に接続される。第2分圧器BR2を構成する抵抗R11
〜R14の抵抗値は、第1分圧器BR1と同様に、
【0045】
【数14】R31=R34
【0046】
【数15】R32=R33
【0047】
【数16】R31=7×R32 に設定されているので、第1分圧器BR1と第2分圧器
BR2が並列接続されても、導出されるバイアス電圧レ
ベルは変化せず、しかも低インピーダンス状態で導出さ
れる。これを表示パネル5側から見ると各電極が低イン
ピーダンスで接地されることになるので、電極に残留さ
れていた電荷は第1分圧器BR1と第2分圧器BR2を
通じて速やかに放電される。
BR2が並列接続されても、導出されるバイアス電圧レ
ベルは変化せず、しかも低インピーダンス状態で導出さ
れる。これを表示パネル5側から見ると各電極が低イン
ピーダンスで接地されることになるので、電極に残留さ
れていた電荷は第1分圧器BR1と第2分圧器BR2を
通じて速やかに放電される。
【0048】しかしながら、従来技術の項でも述べたよ
うに、表示パネル5に加えられる信号電圧は、一つのフ
レーム走査が終了すると反転するので、フレーム走査の
開始直後の放電電流は、走査期間中に比して大となる。
本発明の要旨をなす第3分圧器BR3と複数のアナログ
スイッチJ11〜J14はこのために設けられたもので
ある。
うに、表示パネル5に加えられる信号電圧は、一つのフ
レーム走査が終了すると反転するので、フレーム走査の
開始直後の放電電流は、走査期間中に比して大となる。
本発明の要旨をなす第3分圧器BR3と複数のアナログ
スイッチJ11〜J14はこのために設けられたもので
ある。
【0049】第3分圧器BR3は、抵抗R21〜R24
の直列接続により形成され、それぞれの抵抗値は第1分
圧器BR1、第2分圧器BR2の場合と同じく、
の直列接続により形成され、それぞれの抵抗値は第1分
圧器BR1、第2分圧器BR2の場合と同じく、
【0050】
【数17】R11=R14
【0051】
【数18】R12=R13
【0052】
【数19】R11=7×R12 の関係となるように設定されている。したがって後述す
るように、第3分圧器BR3が、第1分圧器BR1と第
2分圧器BR2の並列回路にさらに並列に接続されて
も、導出される各バイアス電圧Va,Vm,Vbのレベ
ルにはなんら影響を与えない。
るように、第3分圧器BR3が、第1分圧器BR1と第
2分圧器BR2の並列回路にさらに並列に接続されて
も、導出される各バイアス電圧Va,Vm,Vbのレベ
ルにはなんら影響を与えない。
【0053】アナログスイッチJ21〜J24は、第3
分圧器BR3を構成する抵抗R21,R22,R23,
R24と、前述の第2分圧器BR2を構成する抵抗R1
1,R12,R13,R14との間を橋絡する。アナロ
グスイッチJ21〜J24のトリガ端子は共通に第3イ
ンバータG2の入出力端子に接続されている。
分圧器BR3を構成する抵抗R21,R22,R23,
R24と、前述の第2分圧器BR2を構成する抵抗R1
1,R12,R13,R14との間を橋絡する。アナロ
グスイッチJ21〜J24のトリガ端子は共通に第3イ
ンバータG2の入出力端子に接続されている。
【0054】タイミング信号発生回路2から出力される
第3タイミングパルスC2が、第3インバータG2に入
力されると、その入出力端子間のレベルが前記アナログ
スイッチJ21〜J24をトリガし、アナログスイッチ
J21〜J24は、第3タイミングパルスC2の立ち上
がりでオンし、立ち下がりでオフする。図2(3)で示
されるように、第3タイミングパルスC2は、1のフレ
ーム走査開始直後の短期間立ち上がるパルスであるか
ら、上記アナログスイッチJ21〜J24の導通期間も
同じくフレーム走査開始直後の短期間であり、またこの
期間は第1分圧器BR1と第2分圧器BR2とが並列に
接続される期間とも重なることになる。したがって第3
分圧器BR3の抵抗値を適当に低く選んでおけば、フレ
ーム走査開始直後の短期間、第3分圧器BR3が既設の
第1分圧器BR1と第2分圧器BR2との並列回路にさ
らに並列に接続されるので、この期間内はバイアス電圧
作成回路1のラインL3,L4,L5のインピーダンス
を極めて低いものとすることができ、走査開始直後に要
求される電極の放電を容易に実施できることになる。
第3タイミングパルスC2が、第3インバータG2に入
力されると、その入出力端子間のレベルが前記アナログ
スイッチJ21〜J24をトリガし、アナログスイッチ
J21〜J24は、第3タイミングパルスC2の立ち上
がりでオンし、立ち下がりでオフする。図2(3)で示
されるように、第3タイミングパルスC2は、1のフレ
ーム走査開始直後の短期間立ち上がるパルスであるか
ら、上記アナログスイッチJ21〜J24の導通期間も
同じくフレーム走査開始直後の短期間であり、またこの
期間は第1分圧器BR1と第2分圧器BR2とが並列に
接続される期間とも重なることになる。したがって第3
分圧器BR3の抵抗値を適当に低く選んでおけば、フレ
ーム走査開始直後の短期間、第3分圧器BR3が既設の
第1分圧器BR1と第2分圧器BR2との並列回路にさ
らに並列に接続されるので、この期間内はバイアス電圧
作成回路1のラインL3,L4,L5のインピーダンス
を極めて低いものとすることができ、走査開始直後に要
求される電極の放電を容易に実施できることになる。
【0055】すでに述べたように、従来技術ではこの放
電のために、分圧器を構成する抵抗値を予め低く設定し
ておかねばならなかった。このため走査期間内でも低イ
ンピーダンス化による余分な電流が流れ、無駄な電力消
費が生じていたが、本発明では、必要な期間のみを低イ
ンピーダンス化し、その他の期間では逆に電力消費を抑
制することができる。
電のために、分圧器を構成する抵抗値を予め低く設定し
ておかねばならなかった。このため走査期間内でも低イ
ンピーダンス化による余分な電流が流れ、無駄な電力消
費が生じていたが、本発明では、必要な期間のみを低イ
ンピーダンス化し、その他の期間では逆に電力消費を抑
制することができる。
【0056】すなわち、第1分圧器BR1は必要なバイ
アス電圧Va,Vm,Vbの生成に必要な抵抗値を考え
れば済み、放電電流は考慮を要しない。また第2分圧器
BR2は走査期間内における放電のみを考えればよく、
このときの放電電流値は前記走査期間開始直後の放電電
流に比し小であるから、第1分圧器BR1と第2分圧器
BR2を構成する抵抗の値を従来のものより逆に高くす
ることも可能であり、これによっても電力消費が抑制さ
れることになる。
アス電圧Va,Vm,Vbの生成に必要な抵抗値を考え
れば済み、放電電流は考慮を要しない。また第2分圧器
BR2は走査期間内における放電のみを考えればよく、
このときの放電電流値は前記走査期間開始直後の放電電
流に比し小であるから、第1分圧器BR1と第2分圧器
BR2を構成する抵抗の値を従来のものより逆に高くす
ることも可能であり、これによっても電力消費が抑制さ
れることになる。
【0057】上述の実施例では、第2タイミングパルス
C1のデューティ比を1/64として、またバイアス電
圧レベルの差をv=Vd×(1/9)として説明したけ
れども、本発明はバイアス、デューティ比の如何を問わ
ず有効である。また第3分圧器BR3を接続するための
第3タイミングパルスC2を、タイミング信号発生回路
2から出力するようにしたけれども、たとえば第1タイ
ミングパルスC0のエッジ検出回路をバイアス電圧作成
回路1内に設けて作成するようにしてもよく、第1タイ
ミングパルスC0と第2タイミングパルスC1を論理ゲ
ートで受けて作成するようにしてもよい。あるいはワン
ショットマルチバイブレータによることも考えられる。
このようにすることにより、タイミング信号発生回路2
は従来のものが使用できる。
C1のデューティ比を1/64として、またバイアス電
圧レベルの差をv=Vd×(1/9)として説明したけ
れども、本発明はバイアス、デューティ比の如何を問わ
ず有効である。また第3分圧器BR3を接続するための
第3タイミングパルスC2を、タイミング信号発生回路
2から出力するようにしたけれども、たとえば第1タイ
ミングパルスC0のエッジ検出回路をバイアス電圧作成
回路1内に設けて作成するようにしてもよく、第1タイ
ミングパルスC0と第2タイミングパルスC1を論理ゲ
ートで受けて作成するようにしてもよい。あるいはワン
ショットマルチバイブレータによることも考えられる。
このようにすることにより、タイミング信号発生回路2
は従来のものが使用できる。
【0058】
【発明の効果】本発明によれば、液晶表示パネルの駆動
回路は、パネル駆動に必要なバイアス電圧Vm;Va,
Vbを、第1〜第3電圧分圧器BR1〜BR3と第1〜
第4スイッチング手段J1;J2;J11〜J14;J
21〜J24との組合せによって作成し、第1〜第3ス
イッチング手段J1;J2;J11〜J14によってフ
レーム走査期間T毎に液晶の駆動に必要なバイアス電圧
も交番波形を得る。このとき、フレーム走査期間Tの切
換わり毎に、第3タイミングパルスC2を、前記切換わ
り時に発生される第2タイミングパルスC1と同時に、
発生して第4スイッチング手段J21〜J24を導通/
遮断し、これによって第3タイミングパルスC2の期間
中のみ、バイアス電圧作成回路をさらに低インピーダン
ス化する。これによってフレーム走査開始直後にはパネ
ル電極に残留する電荷を放電させ、画質の向上を図るこ
とができ、その他の期間では分圧回路による電流消費が
抑制された、低電力消費の液晶表示パネルの駆動回路が
実現する。
回路は、パネル駆動に必要なバイアス電圧Vm;Va,
Vbを、第1〜第3電圧分圧器BR1〜BR3と第1〜
第4スイッチング手段J1;J2;J11〜J14;J
21〜J24との組合せによって作成し、第1〜第3ス
イッチング手段J1;J2;J11〜J14によってフ
レーム走査期間T毎に液晶の駆動に必要なバイアス電圧
も交番波形を得る。このとき、フレーム走査期間Tの切
換わり毎に、第3タイミングパルスC2を、前記切換わ
り時に発生される第2タイミングパルスC1と同時に、
発生して第4スイッチング手段J21〜J24を導通/
遮断し、これによって第3タイミングパルスC2の期間
中のみ、バイアス電圧作成回路をさらに低インピーダン
ス化する。これによってフレーム走査開始直後にはパネ
ル電極に残留する電荷を放電させ、画質の向上を図るこ
とができ、その他の期間では分圧回路による電流消費が
抑制された、低電力消費の液晶表示パネルの駆動回路が
実現する。
【図1】本発明の一実施例である液晶表示パネル5のバ
イアス電圧作成回路1の構成を示す回路図である。
イアス電圧作成回路1の構成を示す回路図である。
【図2】本発明による液晶表示パネル5のバイアス電圧
作成回路1に用いられるタイミングパルスの波形図と、
液晶表示パネル5のバイアス電圧作成回路1によって作
成されたバイアス電圧の波形を示す波形図である。
作成回路1に用いられるタイミングパルスの波形図と、
液晶表示パネル5のバイアス電圧作成回路1によって作
成されたバイアス電圧の波形を示す波形図である。
【図3】従来の技術による液晶表示パネル15のバイア
ス電圧作成回路11の構成を示す回路図である。
ス電圧作成回路11の構成を示す回路図である。
【図4】従来の技術による液晶表示パネル15のバイア
ス電圧作成回路11に用いられるタイミングパルスの波
形図と、液晶表示パネル15のバイアス電圧作成回路1
1によって作成されたバイアス電圧の波形を示す波形図
である。
ス電圧作成回路11に用いられるタイミングパルスの波
形図と、液晶表示パネル15のバイアス電圧作成回路1
1によって作成されたバイアス電圧の波形を示す波形図
である。
1,11 バイアス電圧作成回路 2,12 タイミング信号発生回路 5,15 液晶表示パネル 6,16 電源 BR1 第1分圧器 BR2 第2分圧器 BR3 第3分圧器 C0,C10 第1タイミングパルス C1,C11 第2タイミングパルス C2 第3タイミングパルス G0,G1,G2 インバータ J1,J2,J11〜J14,J21〜J24 アナロ
グスイッチ R1〜R4,R11〜R14,R21〜R24 抵抗 Va 第1セグメントバイアス電圧 Vb 第2セグメントバイアス電圧 Vm コモンバイアス電圧
グスイッチ R1〜R4,R11〜R14,R21〜R24 抵抗 Va 第1セグメントバイアス電圧 Vb 第2セグメントバイアス電圧 Vm コモンバイアス電圧
Claims (1)
- 【請求項1】 複数の第1段抵抗が直列に接続されて形
成された第1電圧分圧器と、 前記第1段抵抗と同一数の第2段抵抗が直列に接続され
て形成された第2電圧分圧器と、 前記第2段抵抗と同一数の第3段抵抗が直列に接続され
て形成された第3電圧分圧器と、 一端は前記第1電圧分圧器の一端に接続され、他端は前
記第1電圧分圧器のもう一端およびそれと同一方向の前
記第2および第3電圧分圧器の一端に接続された直流電
源と、 前記第1電圧分圧器の一端で第1段抵抗に並列に接続さ
れた第1スイッチング手段と、 前記第1電圧分圧器の他端で第1段抵抗に並列に接続さ
れた第2スイッチング手段と、 前記第1電圧分圧器の前記一端と前記第2電圧分圧器の
他端との間、および前記第1電圧分圧器の第1段抵抗の
各抵抗の接続点と前記第2電圧分圧器の第2段抵抗の各
抵抗の接続点との間に、それぞれ介在され、前記第1電
圧分圧器を形成する第1段抵抗と同一数の第3スイッチ
ング手段と、 前記第2電圧分圧器の前記一端と前記第3電圧分圧器の
他端との間、および前記第2電圧分圧器の第2段抵抗の
各抵抗の接続点と前記第3電圧分圧器の第3段抵抗の各
抵抗の接続点との間に、それぞれ介在され、前記第2電
圧分圧器を形成する第2段抵抗と同一数の第4スイッチ
ング手段と、 液晶表示パネルの各フレーム走査期間毎に、前記第1お
よび第2スイッチング手段を交互に導通する第1タイミ
ングパルスを発生する第1タイミングパルス発生手段
と、 前記各フレーム走査期間中に、前記第3スイッチング手
段を同時に導通および同時に遮断する複数の第2タイミ
ングパルスを発生する第2タイミングパルス発生手段
と、 前記各フレーム走査期間の切換わり毎に、前記第4スイ
ッチング手段を同時に導通および同時に遮断する第3タ
イミングパルスを、前記切換わり時に発生される第2タ
イミングパルスと同時に、発生する第3タイミングパル
ス発生手段と、を有し、 前記第1電圧分圧器を形成する第1段抵抗の各抵抗の接
続点からの液晶表示パネルの駆動に必要なバイアス電圧
を導出することを特徴とする液晶表示パネルの駆動回
路。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10991892A JP2939044B2 (ja) | 1992-04-28 | 1992-04-28 | 液晶表示パネルの駆動回路 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP10991892A JP2939044B2 (ja) | 1992-04-28 | 1992-04-28 | 液晶表示パネルの駆動回路 |
Publications (2)
Publication Number | Publication Date |
---|---|
JPH05303355A JPH05303355A (ja) | 1993-11-16 |
JP2939044B2 true JP2939044B2 (ja) | 1999-08-25 |
Family
ID=14522438
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP10991892A Expired - Fee Related JP2939044B2 (ja) | 1992-04-28 | 1992-04-28 | 液晶表示パネルの駆動回路 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP2939044B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US5867057A (en) * | 1996-02-02 | 1999-02-02 | United Microelectronics Corp. | Apparatus and method for generating bias voltages for liquid crystal display |
KR100697269B1 (ko) * | 2000-11-07 | 2007-03-21 | 삼성전자주식회사 | 액정 디스플레이 장치를 위한 고속 방전회로 |
-
1992
- 1992-04-28 JP JP10991892A patent/JP2939044B2/ja not_active Expired - Fee Related
Also Published As
Publication number | Publication date |
---|---|
JPH05303355A (ja) | 1993-11-16 |
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Legal Events
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