JPH1010497A - マトリクス型表示装置の駆動回路 - Google Patents
マトリクス型表示装置の駆動回路Info
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- JPH1010497A JPH1010497A JP16333596A JP16333596A JPH1010497A JP H1010497 A JPH1010497 A JP H1010497A JP 16333596 A JP16333596 A JP 16333596A JP 16333596 A JP16333596 A JP 16333596A JP H1010497 A JPH1010497 A JP H1010497A
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Abstract
(57)【要約】
【課題】簡単な回路構成でクロストークを抑制し、マト
リクス型表示装置の表示ムラを低減させる。 【解決手段】行電極と列電極に印加する複数の電圧レベ
ルを選択して、前記行電極と列電極の交点に形成される
画素により表示を行うようにしたマトリクス型表示装置
の駆動回路において、前記行電極或いは列電極へ印加す
る電圧レベルが、ある電圧レベルから別の電圧レベルに
達するまでの時間τr、τdを制御する時定数制御手段を
設け、各行、各列の波形鈍り量を制御し、実効値電圧を
制御して、クロストークを抑制する。
リクス型表示装置の表示ムラを低減させる。 【解決手段】行電極と列電極に印加する複数の電圧レベ
ルを選択して、前記行電極と列電極の交点に形成される
画素により表示を行うようにしたマトリクス型表示装置
の駆動回路において、前記行電極或いは列電極へ印加す
る電圧レベルが、ある電圧レベルから別の電圧レベルに
達するまでの時間τr、τdを制御する時定数制御手段を
設け、各行、各列の波形鈍り量を制御し、実効値電圧を
制御して、クロストークを抑制する。
Description
【０００１】
【発明の属する技術分野】本発明は、各種ＡＶ機器、Ｏ
Ａ機器やゲーム機器等広範な機器に適用可能なマトリク
ス型表示装置の駆動回路に係り、特に、クロストークの
発生を抑制したマトリクス型表示装置の駆動回路に関す
るものである。
Ａ機器やゲーム機器等広範な機器に適用可能なマトリク
ス型表示装置の駆動回路に係り、特に、クロストークの
発生を抑制したマトリクス型表示装置の駆動回路に関す
るものである。
【０００２】
【従来の技術】マトリクス型表示装置の駆動回路は、マ
トリクス状に配列された行電極と列電極から成る表示部
と、行電極を駆動する行電圧および列電極を駆動する列
電圧を生成する電圧生成回路と、行電極と電圧生成回路
とを接続し、行電極に行電圧を印加する行電極駆動回路
と、列電極と電圧生成回路とを接続し、列電極に列電圧
を印加する列電極駆動回路から構成され、行電極と列電
極との交点部（画素）で表示を行う。
トリクス状に配列された行電極と列電極から成る表示部
と、行電極を駆動する行電圧および列電極を駆動する列
電圧を生成する電圧生成回路と、行電極と電圧生成回路
とを接続し、行電極に行電圧を印加する行電極駆動回路
と、列電極と電圧生成回路とを接続し、列電極に列電圧
を印加する列電極駆動回路から構成され、行電極と列電
極との交点部（画素）で表示を行う。
【０００３】マトリクス型表示装置として代表的なマト
リクス型液晶表示装置では、その表示部は電極を有する
２枚の電極基板で液晶を挟持した液晶パネルで構成され
ており、該液晶パネルへの行電圧および列電圧印加によ
り液晶の光学特性を変化させて表示を行わせるようにし
ている。
リクス型液晶表示装置では、その表示部は電極を有する
２枚の電極基板で液晶を挟持した液晶パネルで構成され
ており、該液晶パネルへの行電圧および列電圧印加によ
り液晶の光学特性を変化させて表示を行わせるようにし
ている。
【０００４】上記のマトリクス型液晶表示装置は、駆動
電圧を制御するための能動素子を各画素に具備している
アクティブマトリクス型と、具備していない単純マトリ
クス型とに大別できる。アクティブマトリクス型は、そ
の複雑な構造のため高精細の大画面化が困難であり、製
造コストも高い。一方、単純マトリクス型は、その構造
が単純なため、比較的低コストで大画面化が可能であ
る。
電圧を制御するための能動素子を各画素に具備している
アクティブマトリクス型と、具備していない単純マトリ
クス型とに大別できる。アクティブマトリクス型は、そ
の複雑な構造のため高精細の大画面化が困難であり、製
造コストも高い。一方、単純マトリクス型は、その構造
が単純なため、比較的低コストで大画面化が可能であ
る。
【０００５】上記単純マトリクス型液晶表示装置は、通
常、電圧平均化法（例えば、工業調査会出版の「液晶の
最新技術」p.106などに記載）や複数行同時選択駆動法
（例えば、T．N．Ruckmongathan，Conf．Record of 198
8 International DisplayResearch Conference，p.8
0 (1988)、T．J．Scheffer and B．Clifton, 1992 S
ID Digest of Technical Papers XXIII, p.228 (199
2)、S．Ihara et al.,1992 SID Digest of Technical P
apers XXIII, p.232 (1992)などに記載）などで駆動す
る。
常、電圧平均化法（例えば、工業調査会出版の「液晶の
最新技術」p.106などに記載）や複数行同時選択駆動法
（例えば、T．N．Ruckmongathan，Conf．Record of 198
8 International DisplayResearch Conference，p.8
0 (1988)、T．J．Scheffer and B．Clifton, 1992 S
ID Digest of Technical Papers XXIII, p.228 (199
2)、S．Ihara et al.,1992 SID Digest of Technical P
apers XXIII, p.232 (1992)などに記載）などで駆動す
る。
【０００６】電圧平均化法や複数行同時選択駆動法は、
単位行列やウォルシュ行列などの直交行列で表される行
電圧波形によって、該直交行列を用いて直交変換された
表示情報で表される列電圧波形を液晶パネル上で表示情
報へと逆変換し、表示を得ることを基本原理としてい
る。この原理では、該直交行列の行列要素が０に相当す
る非選択行の各画素には表示情報に依らず一定の実効電
圧が印加され、非選択行以外の選択行の各画素には表示
情報に基づいた実効電圧が印加される。
単位行列やウォルシュ行列などの直交行列で表される行
電圧波形によって、該直交行列を用いて直交変換された
表示情報で表される列電圧波形を液晶パネル上で表示情
報へと逆変換し、表示を得ることを基本原理としてい
る。この原理では、該直交行列の行列要素が０に相当す
る非選択行の各画素には表示情報に依らず一定の実効電
圧が印加され、非選択行以外の選択行の各画素には表示
情報に基づいた実効電圧が印加される。
【０００７】しかし、実際の単純マトリクス型液晶表示
装置では、行電極駆動回路および列電極駆動回路におけ
る出力インピーダンス、行電極および列電極の電極抵
抗、液晶などの負荷容量に起因して、行電圧波形および
列電圧波形の変化点で行電圧波形および列電圧波形に鈍
りや誘導による歪みが生じる。
装置では、行電極駆動回路および列電極駆動回路におけ
る出力インピーダンス、行電極および列電極の電極抵
抗、液晶などの負荷容量に起因して、行電圧波形および
列電圧波形の変化点で行電圧波形および列電圧波形に鈍
りや誘導による歪みが生じる。
【０００８】このため、各画素に印加される実効電圧は
基本原理から外れる。これはクロストークとなり、この
クロストークは、大画面化や高精細化が進むにつれて、
より顕著となる。というのも、大画面化に伴い、電極抵
抗や液晶負荷容量が大きくなるうえ、原理上、電極数の
増加とともに各画素に印加されうる実効電圧の最大値と
最小値との差が減少し、実効電圧のずれの寄与が大きく
なるためである。主なクロストークを以下に分類する。
基本原理から外れる。これはクロストークとなり、この
クロストークは、大画面化や高精細化が進むにつれて、
より顕著となる。というのも、大画面化に伴い、電極抵
抗や液晶負荷容量が大きくなるうえ、原理上、電極数の
増加とともに各画素に印加されうる実効電圧の最大値と
最小値との差が減少し、実効電圧のずれの寄与が大きく
なるためである。主なクロストークを以下に分類する。
【０００９】（１）選択行上の点灯画素（非点灯画素）
数に応じて、該選択行に印加される行電圧波形の鈍り方
が変化するクロストークを横クロストークＡとする。こ
の横クロストークＡは、液晶材料の誘電率異方性に基づ
く点灯画素と非点灯画素の画素容量の差異に起因してお
り、選択行上の点灯画素（非点灯画素）数に応じて該選
択行の行電圧波形鈍りにおける時定数が変化するためで
ある。点灯時の実効電圧が非点灯時の実効電圧よりも大
きい液晶表示装置の場合、点灯画素が少ない（非点灯画
素が多い）行上の画素の実効電圧は、点灯画素が多い
（非点灯画素が少ない）行上の画素の実効電圧よりも大
きくなる。
数に応じて、該選択行に印加される行電圧波形の鈍り方
が変化するクロストークを横クロストークＡとする。こ
の横クロストークＡは、液晶材料の誘電率異方性に基づ
く点灯画素と非点灯画素の画素容量の差異に起因してお
り、選択行上の点灯画素（非点灯画素）数に応じて該選
択行の行電圧波形鈍りにおける時定数が変化するためで
ある。点灯時の実効電圧が非点灯時の実効電圧よりも大
きい液晶表示装置の場合、点灯画素が少ない（非点灯画
素が多い）行上の画素の実効電圧は、点灯画素が多い
（非点灯画素が少ない）行上の画素の実効電圧よりも大
きくなる。
【００１０】（２）列電圧波形の変化が非選択行電極に
誘導する歪みによるクロストークを縦クロストークＡと
する。ある時点において、正方向に変化する全ての列電
圧波形の変化量の総和をＮ+、負方向の変化量の総和を
Ｎ-とすると、行電極に生じる誘導歪みはＮ+＞Ｎ-の場
合は正方向に、Ｎ+＜Ｎ-の場合は負方向に発生し、その
歪み量は｜Ｎ+−Ｎ-｜の増加とともに増加する。従っ
て、Ｎ+＞Ｎ-の場合、列電圧が負値をとる列上の画素に
印加される実効電圧は列電圧が正値をとる列のものより
も大きく、Ｎ+＜Ｎ-の場合は、正値をとる列上の画素の
実効電圧は、負値の列上のものよりも大きくなる。
誘導する歪みによるクロストークを縦クロストークＡと
する。ある時点において、正方向に変化する全ての列電
圧波形の変化量の総和をＮ+、負方向の変化量の総和を
Ｎ-とすると、行電極に生じる誘導歪みはＮ+＞Ｎ-の場
合は正方向に、Ｎ+＜Ｎ-の場合は負方向に発生し、その
歪み量は｜Ｎ+−Ｎ-｜の増加とともに増加する。従っ
て、Ｎ+＞Ｎ-の場合、列電圧が負値をとる列上の画素に
印加される実効電圧は列電圧が正値をとる列のものより
も大きく、Ｎ+＜Ｎ-の場合は、正値をとる列上の画素の
実効電圧は、負値の列上のものよりも大きくなる。
【００１１】（３）列電圧波形の変化が選択行電極に誘
導する歪みによるクロストークを横クロストークＢとす
る。この場合の誘導歪みの向きおよび量は、上記（２）
と同一である。従って、行電圧が正値をとる行上の画素
に印加される実効電圧は、原理上の値から歪み量分、Ｎ
+＞Ｎ-の場合増加し、Ｎ+＜Ｎ-の場合減少する。また、
行電圧が負値をとる行上の画素に印加される実効電圧
は、原理上の値から歪み量分、Ｎ+＞Ｎ-の場合減少し、
Ｎ+＜Ｎ-の場合増加する。
導する歪みによるクロストークを横クロストークＢとす
る。この場合の誘導歪みの向きおよび量は、上記（２）
と同一である。従って、行電圧が正値をとる行上の画素
に印加される実効電圧は、原理上の値から歪み量分、Ｎ
+＞Ｎ-の場合増加し、Ｎ+＜Ｎ-の場合減少する。また、
行電圧が負値をとる行上の画素に印加される実効電圧
は、原理上の値から歪み量分、Ｎ+＞Ｎ-の場合減少し、
Ｎ+＜Ｎ-の場合増加する。
【００１２】これらクロストークは、マトリクス型液晶
表示装置における表示ムラとして認識されるため、従来
からクロストークを抑制するための方法が提案されてい
る。その代表的なものは、特開平６−１９４２８号公報
などに記載されているように、ある行電極を駆動（選
択）する際に、その選択行電極上の表示情報や列電極駆
動波形の変化量を検出し、これに応じた補正電圧を重畳
させるものである。
表示装置における表示ムラとして認識されるため、従来
からクロストークを抑制するための方法が提案されてい
る。その代表的なものは、特開平６−１９４２８号公報
などに記載されているように、ある行電極を駆動（選
択）する際に、その選択行電極上の表示情報や列電極駆
動波形の変化量を検出し、これに応じた補正電圧を重畳
させるものである。
【００１３】
【発明が解決しようとする課題】上記の補正電圧を重畳
させることによって、クロストークを抑制する方法で
は、新たな外部電源が必要となったり、回路規模が大き
くなるなどのコストアップ要因が多い。本発明は簡単な
構成で、上記のクロストークを抑制するマトリクス型表
示装置の駆動回路を提供することを目的とする。
させることによって、クロストークを抑制する方法で
は、新たな外部電源が必要となったり、回路規模が大き
くなるなどのコストアップ要因が多い。本発明は簡単な
構成で、上記のクロストークを抑制するマトリクス型表
示装置の駆動回路を提供することを目的とする。
【００１４】
【課題を解決するための手段】本発明のマトリクス型表
示装置の駆動回路は、マトリクス状に配列された行電極
および列電極と、前記行電極および前記列電極を駆動す
る複数の電圧レベルを生成する電圧生成手段と、前記複
数の電圧レベルから前記行電極および前記列電極へ印加
する電圧レベルを選択する電極駆動手段とを具備し、前
記行電極と前記列電極との交点に形成される画素で表示
を行うマトリクス型表示装置の駆動回路において、前記
電極駆動手段の出力波形におけるある電圧レベルから別
のある電圧レベルに達するまでに要する時間を表示情報
に応じて制御する時定数制御手段を設けたことを特徴と
する。
示装置の駆動回路は、マトリクス状に配列された行電極
および列電極と、前記行電極および前記列電極を駆動す
る複数の電圧レベルを生成する電圧生成手段と、前記複
数の電圧レベルから前記行電極および前記列電極へ印加
する電圧レベルを選択する電極駆動手段とを具備し、前
記行電極と前記列電極との交点に形成される画素で表示
を行うマトリクス型表示装置の駆動回路において、前記
電極駆動手段の出力波形におけるある電圧レベルから別
のある電圧レベルに達するまでに要する時間を表示情報
に応じて制御する時定数制御手段を設けたことを特徴と
する。
【００１５】マトリクス型表示装置では、行電極および
列電極に表示情報に応じた複数の電圧レベルの行電圧お
よび列電圧を選択的に印加し、その交点に形成される画
素を選択して前記表示情報の表示を行わせるが、行電圧
波形および列電圧波形は、その変化点で、行電極駆動回
路および列電極駆動回路における出力インピーダンス、
行電極および列電極の電極抵抗、液晶などの表示体の負
荷容量に依存して鈍る。
列電極に表示情報に応じた複数の電圧レベルの行電圧お
よび列電圧を選択的に印加し、その交点に形成される画
素を選択して前記表示情報の表示を行わせるが、行電圧
波形および列電圧波形は、その変化点で、行電極駆動回
路および列電極駆動回路における出力インピーダンス、
行電極および列電極の電極抵抗、液晶などの表示体の負
荷容量に依存して鈍る。
【００１６】従って、時定数制御手段により表示情報に
応じて行電極駆動回路および列電極駆動回路における出
力側の時定数を変化させ、電極駆動手段の出力波形にお
けるある電圧レベルから別のある電圧レベルへ達するま
での時間を変化させて、各行、各列の実効電圧値を制御
する。これにより、各行電圧波形および各列電圧波形の
波形鈍り量を制御することができ、各行、各列の実効値
を調整できるので、これに基づくクロストークを抑制す
ることができる。
応じて行電極駆動回路および列電極駆動回路における出
力側の時定数を変化させ、電極駆動手段の出力波形にお
けるある電圧レベルから別のある電圧レベルへ達するま
での時間を変化させて、各行、各列の実効電圧値を制御
する。これにより、各行電圧波形および各列電圧波形の
波形鈍り量を制御することができ、各行、各列の実効値
を調整できるので、これに基づくクロストークを抑制す
ることができる。
【００１７】また、本発明のマトリクス型表示装置の駆
動回路は、前記マトリクス型表示装置の駆動回路におい
て、前記電極駆動手段は、１つ以上のアナログスイッチ
を具備し、該アナログスイッチのうち少なくとも１つの
アナログスイッチには、前記画素のうち選択する画素数
或いは前記電極駆動手段の出力波形の正方向および負方
向への変化量の総和に対応して該アナログスイッチの出
力抵抗を変化させる出力インピーダンス制御手段を設け
たことを特徴とする。
動回路は、前記マトリクス型表示装置の駆動回路におい
て、前記電極駆動手段は、１つ以上のアナログスイッチ
を具備し、該アナログスイッチのうち少なくとも１つの
アナログスイッチには、前記画素のうち選択する画素数
或いは前記電極駆動手段の出力波形の正方向および負方
向への変化量の総和に対応して該アナログスイッチの出
力抵抗を変化させる出力インピーダンス制御手段を設け
たことを特徴とする。
【００１８】従って、選択される画素数或いは前記電極
駆動手段の出力波形の正方向および負方向への変化量の
総和に応じて、出力インピーダンス制御手段により、電
極駆動手段の出力インピーダンスを制御するので、行電
圧波形或いは列電圧波形の鈍り量を制御でき、各行或い
は各列へ印加する電圧の実効値を調整できて選択画素子
数或いは誘導によるクロストークを抑制することができ
る。
駆動手段の出力波形の正方向および負方向への変化量の
総和に応じて、出力インピーダンス制御手段により、電
極駆動手段の出力インピーダンスを制御するので、行電
圧波形或いは列電圧波形の鈍り量を制御でき、各行或い
は各列へ印加する電圧の実効値を調整できて選択画素子
数或いは誘導によるクロストークを抑制することができ
る。
【００１９】また、本発明のマトリクス型表示装置の駆
動回路は、前記のマトリクス型表示装置の駆動回路にお
いて、前記電極駆動手段に複数個のアナログスイッチを
具備し、表示情報に対応して前記複数個のアナログスイ
ッチの組み合せを制御して、前記電極駆動手段の合成出
力抵抗を変化させるインピーダンス制御手段を設けたこ
とを特徴とする。
動回路は、前記のマトリクス型表示装置の駆動回路にお
いて、前記電極駆動手段に複数個のアナログスイッチを
具備し、表示情報に対応して前記複数個のアナログスイ
ッチの組み合せを制御して、前記電極駆動手段の合成出
力抵抗を変化させるインピーダンス制御手段を設けたこ
とを特徴とする。
【００２０】従って、電極駆動手段に設けた複数個のア
ナログスイッチをインピーダンス制御手段により、選択
する画素数或いは前記電極駆動手段の出力波形の正方向
或いは負方向への変化量の総和等に応じて、組み合わせ
るので、前記電極駆動手段の合成出力抵抗を制御するこ
とができ、行或いは列電極への印加電圧波形の鈍り量が
制御でき、上述する場合と同様に上記波形の鈍りによる
クロストークを抑制することができる。
ナログスイッチをインピーダンス制御手段により、選択
する画素数或いは前記電極駆動手段の出力波形の正方向
或いは負方向への変化量の総和等に応じて、組み合わせ
るので、前記電極駆動手段の合成出力抵抗を制御するこ
とができ、行或いは列電極への印加電圧波形の鈍り量が
制御でき、上述する場合と同様に上記波形の鈍りによる
クロストークを抑制することができる。
【００２１】また、本発明のマトリクス型表示装置の駆
動回路は、マトリクス状に配列された行電極および列電
極と、前記行電極および前記列電極を駆動する複数の電
圧レベルを生成する電圧生成手段と、前記複数の電圧レ
ベルから前記行電極および前記列電極へ印加する電圧レ
ベルを選択する電極駆動手段とを具備し、前記行電極と
前記列電極との交点に形成される画素で表示を行うマト
リクス型表示装置の駆動回路において、前記電極駆動手
段の出力波形におけるある電圧レベルから別のある電圧
レベルへ達するまでに要する時間のうち少なくとも１つ
の時間が他よりも短くしたことを特徴とする。
動回路は、マトリクス状に配列された行電極および列電
極と、前記行電極および前記列電極を駆動する複数の電
圧レベルを生成する電圧生成手段と、前記複数の電圧レ
ベルから前記行電極および前記列電極へ印加する電圧レ
ベルを選択する電極駆動手段とを具備し、前記行電極と
前記列電極との交点に形成される画素で表示を行うマト
リクス型表示装置の駆動回路において、前記電極駆動手
段の出力波形におけるある電圧レベルから別のある電圧
レベルへ達するまでに要する時間のうち少なくとも１つ
の時間が他よりも短くしたことを特徴とする。
【００２２】従って、電極駆動手段の出力波形における
ある電圧レベルから別のある電圧レベルへ達するまでに
要する時間のうち少なくとも１つの時間が他よりも短く
することにより、各行電圧波形および各列電圧波形にお
けるある特定の波形鈍り量や誘導による歪み量を減少さ
せ、それによるクロストークを抑制することができる。
ある電圧レベルから別のある電圧レベルへ達するまでに
要する時間のうち少なくとも１つの時間が他よりも短く
することにより、各行電圧波形および各列電圧波形にお
けるある特定の波形鈍り量や誘導による歪み量を減少さ
せ、それによるクロストークを抑制することができる。
【００２３】また、本発明のマトリクス型表示装置の駆
動回路は、前記のマトリクス型表示装置の駆動回路であ
って、前記電極駆動手段の出力波形における選択電圧レ
ベルに達するまでに要する時間を非選択電圧レベルへ達
するまでに要する時間より短くしたことを特徴とする。
動回路は、前記のマトリクス型表示装置の駆動回路であ
って、前記電極駆動手段の出力波形における選択電圧レ
ベルに達するまでに要する時間を非選択電圧レベルへ達
するまでに要する時間より短くしたことを特徴とする。
【００２４】従って、電極駆動手段の出力波形における
選択電圧レベルに達するまでに要する時間を非選択電圧
レベルへ達するまでに要する時間より短くすることによ
り、各行、各列の実効電圧のばらつきを抑制することが
でき、このばらつきによるクロストークを抑制すること
ができる。
選択電圧レベルに達するまでに要する時間を非選択電圧
レベルへ達するまでに要する時間より短くすることによ
り、各行、各列の実効電圧のばらつきを抑制することが
でき、このばらつきによるクロストークを抑制すること
ができる。
【００２５】また、本発明のマトリクス型表示装置の駆
動回路は、前記のマトリクス型表示装置の駆動回路であ
って、行電極には選択電位と非選択電位とが印加され、
列電極には、選択電位と、選択電位が印加される該行電
極の表示情報とに基づく電圧が印加されるマトリクス型
表示装置の駆動回路において、行電極に選択電位を印加
するためのアナログスイッチの出力抵抗が、行電極に非
選択電位を印加するためのアナログスイッチの出力抵抗
より小さくして、行電極に印加される実効電圧の時定数
依存性を少なくすることを特徴とする。
動回路は、前記のマトリクス型表示装置の駆動回路であ
って、行電極には選択電位と非選択電位とが印加され、
列電極には、選択電位と、選択電位が印加される該行電
極の表示情報とに基づく電圧が印加されるマトリクス型
表示装置の駆動回路において、行電極に選択電位を印加
するためのアナログスイッチの出力抵抗が、行電極に非
選択電位を印加するためのアナログスイッチの出力抵抗
より小さくして、行電極に印加される実効電圧の時定数
依存性を少なくすることを特徴とする。
【００２６】以上のように本発明は、補正電圧を重畳さ
せることなくクロストークを抑制することができ、比較
的規模の小さい回路構成と低コストでクロストークを抑
制できる。
せることなくクロストークを抑制することができ、比較
的規模の小さい回路構成と低コストでクロストークを抑
制できる。
【００２７】
〔実施形態１〕図１は、本発明の実施形態１として、２
行同時選択駆動法による単純マトリクス型液晶表示装置
の横クロストークＡを抑制する場合の構成例を示すブロ
ック図である。図１において、１０１はメモリ、１０２
は演算回路、１０３は関数発生器であり、一旦メモリ１
０１に蓄えられた表示情報を、関数発生器１０３で生成
される直交関数を用いて、演算回路１０２にて直交変換
する。
行同時選択駆動法による単純マトリクス型液晶表示装置
の横クロストークＡを抑制する場合の構成例を示すブロ
ック図である。図１において、１０１はメモリ、１０２
は演算回路、１０３は関数発生器であり、一旦メモリ１
０１に蓄えられた表示情報を、関数発生器１０３で生成
される直交関数を用いて、演算回路１０２にて直交変換
する。
【００２８】１０４は行電極および列電極から構成され
る液晶パネルであり、１０５は行電極を駆動する行電圧
および列電極を駆動する列電圧を生成する電圧生成回路
であり、１０６は電圧生成回路１０５と上記行電極とを
接続し、関数発生器１０３で生成される直交関数に応じ
て行電極に行電圧を印加する行電極駆動回路であり、１
０７は電圧生成回路１０５と列電極とを接続し、演算回
路１０２の演算結果に応じて列電極に列電圧を印加する
列電極駆動回路である。
る液晶パネルであり、１０５は行電極を駆動する行電圧
および列電極を駆動する列電圧を生成する電圧生成回路
であり、１０６は電圧生成回路１０５と上記行電極とを
接続し、関数発生器１０３で生成される直交関数に応じ
て行電極に行電圧を印加する行電極駆動回路であり、１
０７は電圧生成回路１０５と列電極とを接続し、演算回
路１０２の演算結果に応じて列電極に列電圧を印加する
列電極駆動回路である。
【００２９】なお、電圧平均化法などで駆動する単純マ
トリクス型液晶表示装置の場合は、上記メモリ１０１、
演算回路１０２、関数発生器１０３を省いて構成でき
る。
トリクス型液晶表示装置の場合は、上記メモリ１０１、
演算回路１０２、関数発生器１０３を省いて構成でき
る。
【００３０】検出回路１０８の構成例を図２に示す。１
２０はカウンタであり、同時選択する複数行（ここでは
２行）の表示情報からデータラッチクロックにより、各
行の点灯画素（非点灯画素）数を数える。カウンタ１２
０は、クロストークの補正精度によっては、各行の点灯
画素数を厳密に数える必要はなく、また、上位の数ｂｉ
ｔのみを出力するだけでよい。１２１はラッチ回路、１
２２はデコーダであり、デコーダ１２２は、ラッチ回路
１２１である期間（１水平期間）保持したカウンタ１２
０の出力をデコードし、行電極駆動回路１０６或いは列
電極駆動回路１０７の補正信号を出力する。
２０はカウンタであり、同時選択する複数行（ここでは
２行）の表示情報からデータラッチクロックにより、各
行の点灯画素（非点灯画素）数を数える。カウンタ１２
０は、クロストークの補正精度によっては、各行の点灯
画素数を厳密に数える必要はなく、また、上位の数ｂｉ
ｔのみを出力するだけでよい。１２１はラッチ回路、１
２２はデコーダであり、デコーダ１２２は、ラッチ回路
１２１である期間（１水平期間）保持したカウンタ１２
０の出力をデコードし、行電極駆動回路１０６或いは列
電極駆動回路１０７の補正信号を出力する。
【００３１】縦クロストークＡ、横クロストークＢを抑
制する場合は、検出回路１０８は図３の構成例も含む。
１３０はラインメモリであり、１水平期間でデータラッ
チクロックにより演算回路１０２の演算結果を取り込
み、次の１水平期間でデータラッチクロックに同期して
取り込んだ演算結果を順にラインメモリ出力として出力
する。１３１は、１水平期間にラインメモリに書き込ま
れる演算結果と、該１水平期間のラインメモリ出力とを
比較する比較器である。
制する場合は、検出回路１０８は図３の構成例も含む。
１３０はラインメモリであり、１水平期間でデータラッ
チクロックにより演算回路１０２の演算結果を取り込
み、次の１水平期間でデータラッチクロックに同期して
取り込んだ演算結果を順にラインメモリ出力として出力
する。１３１は、１水平期間にラインメモリに書き込ま
れる演算結果と、該１水平期間のラインメモリ出力とを
比較する比較器である。
【００３２】１３２は演算結果の正方向への変化量Ｎ+
を数えるＮ+カウンタであり、１３３は演算結果の負方
向への変化量Ｎ-を数えるＮ-カウンタである。１３４
は、Ｎ+カウンタ１３２の出力とＮ-カウンタ１３３の出
力との差（Ｎ+−Ｎ-）を求め、差信号として出力する減
算回路である。１３５は差信号を１水平期間保持するラ
ッチ回路で、１３６はラッチ後の差信号をデコードし、
補正信号を出力するデコーダである。
を数えるＮ+カウンタであり、１３３は演算結果の負方
向への変化量Ｎ-を数えるＮ-カウンタである。１３４
は、Ｎ+カウンタ１３２の出力とＮ-カウンタ１３３の出
力との差（Ｎ+−Ｎ-）を求め、差信号として出力する減
算回路である。１３５は差信号を１水平期間保持するラ
ッチ回路で、１３６はラッチ後の差信号をデコードし、
補正信号を出力するデコーダである。
【００３３】図４は列電極駆動回路１０７の構成例であ
り、従来の駆動回路と同じである。本例では、２行同時
選択駆動法を考えているため、列電極駆動回路１０７の
出力電位（列電圧）レベルはＶCH、ＶM、ＶCL（ＶCH＞
ＶM＞ＶCL）の３値である。１４０はデータラッチ回
路、１４１はレベルシフタであり、データラッチ回路１
４０で演算回路１０２の演算結果を保持し、レベルシフ
タ１４１で電源レベルをロジック電源ＶDDから液晶駆動
電源ＶEE1へ切り替える。
り、従来の駆動回路と同じである。本例では、２行同時
選択駆動法を考えているため、列電極駆動回路１０７の
出力電位（列電圧）レベルはＶCH、ＶM、ＶCL（ＶCH＞
ＶM＞ＶCL）の３値である。１４０はデータラッチ回
路、１４１はレベルシフタであり、データラッチ回路１
４０で演算回路１０２の演算結果を保持し、レベルシフ
タ１４１で電源レベルをロジック電源ＶDDから液晶駆動
電源ＶEE1へ切り替える。
【００３４】１４２はデコーダ、１４３、１４４、１４
５はそれぞれＶCH、ＶM、ＶCL出力用MOSFETで構成され
るアナログスイッチである。アナログスイッチ１４３
は、例えば図９のように、２つのMOSFET２１０、２１１
とインバータ２１２から構成される。
５はそれぞれＶCH、ＶM、ＶCL出力用MOSFETで構成され
るアナログスイッチである。アナログスイッチ１４３
は、例えば図９のように、２つのMOSFET２１０、２１１
とインバータ２１２から構成される。
【００３５】デコーダ１４２は演算結果に応じて、前記
MOSFETに導通か非導通かの２値のゲート電位を出力し、
３つのアナログスイッチ１４３〜１４５のうちの１つを
導通させ、出力端子に出力電位レベルＶCH、ＶM、ＶCL
のいずれか１つの電位を選択的に出力する。出力電位レ
ベルは、通常、ＶCH≦ＶEE1、ＶCL≧ＶSS（接地）、ＶM
＝（ＶCH＋ＶCL）／２という関係を満足するよう電圧生
成回路１０５で生成される。また、前記MOSFETのバック
ゲート電位は常にＶEE1またはＶSSの一定値である。
MOSFETに導通か非導通かの２値のゲート電位を出力し、
３つのアナログスイッチ１４３〜１４５のうちの１つを
導通させ、出力端子に出力電位レベルＶCH、ＶM、ＶCL
のいずれか１つの電位を選択的に出力する。出力電位レ
ベルは、通常、ＶCH≦ＶEE1、ＶCL≧ＶSS（接地）、ＶM
＝（ＶCH＋ＶCL）／２という関係を満足するよう電圧生
成回路１０５で生成される。また、前記MOSFETのバック
ゲート電位は常にＶEE1またはＶSSの一定値である。
【００３６】本発明による行電極駆動回路１０６の第１
の構成例を図５に示す。本例では、２行同時選択駆動法
を考えているため、行電極駆動回路１０６の出力電位
（行電位）レベルはＶRH、ＶM、ＶRL（ＶRH＞ＶM＞
ＶRL）の３値である。この出力電位レベルは、通常、Ｖ
RH≦ＶEE2、ＶRL≧ＶSS（接地）、ＶM＝（ＶRH＋ＶRL）
／２という関係を満足するよう電圧生成回路１０５で生
成される。
の構成例を図５に示す。本例では、２行同時選択駆動法
を考えているため、行電極駆動回路１０６の出力電位
（行電位）レベルはＶRH、ＶM、ＶRL（ＶRH＞ＶM＞
ＶRL）の３値である。この出力電位レベルは、通常、Ｖ
RH≦ＶEE2、ＶRL≧ＶSS（接地）、ＶM＝（ＶRH＋ＶRL）
／２という関係を満足するよう電圧生成回路１０５で生
成される。
【００３７】ＶRH、ＶRLは選択電位であり、選択行に印
加され、ＶMは非選択電位であり、非選択行に印加され
る。１５０はデータラッチ回路、１５１はレベルシフ
タ、１５２はデコーダ、１５３、１５４、１５５はそれ
ぞれＶRH、ＶM、ＶRL出力用のMOSFETで構成されるアナ
ログスイッチであり、従来の駆動回路と同じである。
加され、ＶMは非選択電位であり、非選択行に印加され
る。１５０はデータラッチ回路、１５１はレベルシフ
タ、１５２はデコーダ、１５３、１５４、１５５はそれ
ぞれＶRH、ＶM、ＶRL出力用のMOSFETで構成されるアナ
ログスイッチであり、従来の駆動回路と同じである。
【００３８】データラッチ回路１５０で直交関数を保持
し、レベルシフタ１５１で電源レベルをロジック電源Ｖ
DDから液晶駆動電源ＶEE2へ切り替え、デコーダ１５２
が直交関数に応じて、前記MOSFETに導通か非導通かの２
値の電位を出力し、該MOSFETより成る３つのアナログス
イッチ１５３、１５４、１５５のうちの１つを選択的に
導通させ、出力電位レベルをＶRH、ＶM、ＶRLのいずれ
かに選択する。また、前記MOSFETのバックゲート電位は
常にＶEE2またはＶSSの一定値である。
し、レベルシフタ１５１で電源レベルをロジック電源Ｖ
DDから液晶駆動電源ＶEE2へ切り替え、デコーダ１５２
が直交関数に応じて、前記MOSFETに導通か非導通かの２
値の電位を出力し、該MOSFETより成る３つのアナログス
イッチ１５３、１５４、１５５のうちの１つを選択的に
導通させ、出力電位レベルをＶRH、ＶM、ＶRLのいずれ
かに選択する。また、前記MOSFETのバックゲート電位は
常にＶEE2またはＶSSの一定値である。
【００３９】本構成例では、選択電位（ＶRHおよび
ＶRL）出力用のMOSFET１５４、１５５のゲート電位の与
え方が従来と異なっており、検出回路１０８からの補正
信号に応じてMOSFET１５４、１５５のゲート電位が変化
し、その結果、MOSFET１５４、１５５のオン抵抗が変化
する構成となっている。１５６は抵抗、１５７はMOSFET
であり、MOSFET１５４のゲート電位はデコーダ出力を抵
抗１５６とMOSFET１５７のオン抵抗とで分圧して与えら
れる。
ＶRL）出力用のMOSFET１５４、１５５のゲート電位の与
え方が従来と異なっており、検出回路１０８からの補正
信号に応じてMOSFET１５４、１５５のゲート電位が変化
し、その結果、MOSFET１５４、１５５のオン抵抗が変化
する構成となっている。１５６は抵抗、１５７はMOSFET
であり、MOSFET１５４のゲート電位はデコーダ出力を抵
抗１５６とMOSFET１５７のオン抵抗とで分圧して与えら
れる。
【００４０】同様に、１５８は抵抗、１５９はMOSFETで
あり、MOSFET１５５のゲート電位はデコーダ出力を抵抗
１５８とMOSFET１５９のオン抵抗とで分圧して与えられ
る。１６０はＤ／Ａ（デジタル／アナログ）変換器、１
６１はオペアンプであり、検出回路１０８からの補正信
号はＤ／Ａ変換器１６０でＤ／Ａ変換され、出力安定用
のオペアンプ１６１を介して、MOSFET１５７、１５９の
ゲートに印加される。
あり、MOSFET１５５のゲート電位はデコーダ出力を抵抗
１５８とMOSFET１５９のオン抵抗とで分圧して与えられ
る。１６０はＤ／Ａ（デジタル／アナログ）変換器、１
６１はオペアンプであり、検出回路１０８からの補正信
号はＤ／Ａ変換器１６０でＤ／Ａ変換され、出力安定用
のオペアンプ１６１を介して、MOSFET１５７、１５９の
ゲートに印加される。
【００４１】その結果、上記MOSFET１５７、１５９のゲ
ートには共にＤ／Ａ変換後の補正信号の電位が与えられ
るため、MOSFET１５７、１５９のオン抵抗は共に補正信
号に応じて変化する。また、MOSFET１５７、１５９のオ
ン抵抗変化に応じて、MOSFET１５４、１５５のゲート電
位が変化し、MOSFET１５４、１５５のオン抵抗が変化す
るので、補正信号に応じてMOSFET１５４、１５５のオン
抵抗を制御できる。
ートには共にＤ／Ａ変換後の補正信号の電位が与えられ
るため、MOSFET１５７、１５９のオン抵抗は共に補正信
号に応じて変化する。また、MOSFET１５７、１５９のオ
ン抵抗変化に応じて、MOSFET１５４、１５５のゲート電
位が変化し、MOSFET１５４、１５５のオン抵抗が変化す
るので、補正信号に応じてMOSFET１５４、１５５のオン
抵抗を制御できる。
【００４２】上記MOSFET１５４、１５５のゲート電位を
変化させるための構成は、デコーダに３値以上の出力機
能を具備させるようにしてもよく、本構成例に限定され
るものではない。また、本構成例では、MOSFET１５４、
１５５のゲート電位を変化させたが、同様な構成でMOSF
ET１５４、１５５のバックゲートを変化させるようにし
てもよい。さらには、本構成例では、３つのアナログス
イッチ１５３〜１５５のうち２つの出力抵抗を変化させ
たが、いずれか１つだけ、或いは、３つ全ての出力抵抗
を可変するようにしてもよい。
変化させるための構成は、デコーダに３値以上の出力機
能を具備させるようにしてもよく、本構成例に限定され
るものではない。また、本構成例では、MOSFET１５４、
１５５のゲート電位を変化させたが、同様な構成でMOSF
ET１５４、１５５のバックゲートを変化させるようにし
てもよい。さらには、本構成例では、３つのアナログス
イッチ１５３〜１５５のうち２つの出力抵抗を変化させ
たが、いずれか１つだけ、或いは、３つ全ての出力抵抗
を可変するようにしてもよい。
【００４３】横ストロークＡは、上述するように、各行
の点灯画素数に応じて行電圧波形の鈍りの時定数が異な
ることに起因している。本発明では、検出回路１０８で
各行の点灯画素数を数えて補正信号として出力し、該補
正信号に応じて、行電極駆動回路１０６における出力イ
ンピーダンス（本例では、MOSFET１５４、１５５のオン
抵抗）を変化させて、行電圧波形における鈍りの時定数
を一定に保っている。そのため、横ストロークＡを抑制
することができる。
の点灯画素数に応じて行電圧波形の鈍りの時定数が異な
ることに起因している。本発明では、検出回路１０８で
各行の点灯画素数を数えて補正信号として出力し、該補
正信号に応じて、行電極駆動回路１０６における出力イ
ンピーダンス（本例では、MOSFET１５４、１５５のオン
抵抗）を変化させて、行電圧波形における鈍りの時定数
を一定に保っている。そのため、横ストロークＡを抑制
することができる。
【００４４】本発明による行電極駆動回路１０６の第２
の構成例を図６に示す。１５０、１５１、１５３は図５
と同一である。１８０はデコーダ、１８１〜１８６はMO
SFETであり、MOSFET１８１〜１８３はＶRH出力用のアナ
ログスイッチを構成し、MOSFET１８４〜１８６はＶRL出
力用のアナログスイッチを構成する。
の構成例を図６に示す。１５０、１５１、１５３は図５
と同一である。１８０はデコーダ、１８１〜１８６はMO
SFETであり、MOSFET１８１〜１８３はＶRH出力用のアナ
ログスイッチを構成し、MOSFET１８４〜１８６はＶRL出
力用のアナログスイッチを構成する。
【００４５】デコーダ１８０が関数発生器１０３で発生
した直交関数に応じて、前記MOSFET１８１〜１８６に導
通か非導通かの２値のゲート電位を出力し、ＶRH、
ＶM、ＶRL出力用の３つのアナログスイッチのうちの１
つを導通させ、出力電位レベルを選択する。また、前記
MOSFET１８１〜１８６及びアナログスイッチ１５３を構
成するMOSFETのバックゲート電位は常にＶEE2またはＶ
SSの一定値である。
した直交関数に応じて、前記MOSFET１８１〜１８６に導
通か非導通かの２値のゲート電位を出力し、ＶRH、
ＶM、ＶRL出力用の３つのアナログスイッチのうちの１
つを導通させ、出力電位レベルを選択する。また、前記
MOSFET１８１〜１８６及びアナログスイッチ１５３を構
成するMOSFETのバックゲート電位は常にＶEE2またはＶ
SSの一定値である。
【００４６】本構成例では、ＶRH出力用のアナログスイ
ッチは複数の（ここでは３つの）オン抵抗値の異なるMO
SFET１８１〜１８３で構成され、ＶRH出力時におけるア
ナログスイッチの出力抵抗は、MOSFET１８１〜１８３の
オン抵抗の合成抵抗となる。また、各MOSFETのゲートは
デコーダ１８０により独立に導通か非導通かを制御でき
るので、オン抵抗値の異なる複数のMOSFETのうち導通さ
せるMOSFETの組み合わせによって、MOSFET１８１〜１８
３のオン抵抗の合成抵抗を変化させることができる。
ッチは複数の（ここでは３つの）オン抵抗値の異なるMO
SFET１８１〜１８３で構成され、ＶRH出力時におけるア
ナログスイッチの出力抵抗は、MOSFET１８１〜１８３の
オン抵抗の合成抵抗となる。また、各MOSFETのゲートは
デコーダ１８０により独立に導通か非導通かを制御でき
るので、オン抵抗値の異なる複数のMOSFETのうち導通さ
せるMOSFETの組み合わせによって、MOSFET１８１〜１８
３のオン抵抗の合成抵抗を変化させることができる。
【００４７】例えば、MOSFET１８１、１８２、１８３の
オン抵抗をそれぞれ９３０、８４０、７７０Ωとし、そ
のうちの２つを導通させる場合には、合成抵抗は４４
０、４２０、４００Ωのいずれかとなる。また、ＶRL出
力用のアナログスイッチを構成するMOSFET１８４〜１８
６についても、MOSFET１８１〜１８３と同様である。
オン抵抗をそれぞれ９３０、８４０、７７０Ωとし、そ
のうちの２つを導通させる場合には、合成抵抗は４４
０、４２０、４００Ωのいずれかとなる。また、ＶRL出
力用のアナログスイッチを構成するMOSFET１８４〜１８
６についても、MOSFET１８１〜１８３と同様である。
【００４８】本構成例では、３つのMOSFET１８１〜１８
３或いは１８４〜１８６を並列接続させてアナログスイ
ッチを構成させたが、アナログスイッチを構成するMOSF
ETの数はいくつでもよく、行電極駆動回路１０６の出力
インピーダンスを与える合成抵抗は、MOSFETのオン抵抗
のみで構成する必要はなく、また、並列接続だけでなく
直列接続を用いてもよい。
３或いは１８４〜１８６を並列接続させてアナログスイ
ッチを構成させたが、アナログスイッチを構成するMOSF
ETの数はいくつでもよく、行電極駆動回路１０６の出力
インピーダンスを与える合成抵抗は、MOSFETのオン抵抗
のみで構成する必要はなく、また、並列接続だけでなく
直列接続を用いてもよい。
【００４９】上記の図６に示す第２の構成例によって
も、各行の点灯画素数に応じて行電極駆動回路における
出力インピーダンス（MOSFET１８１〜１８３（１８４〜
１８６）のオン抵抗の合成抵抗）を変化させて、行電圧
波形における鈍りの時定数を一定に保っているため、横
クロストークＡを抑制することができる。
も、各行の点灯画素数に応じて行電極駆動回路における
出力インピーダンス（MOSFET１８１〜１８３（１８４〜
１８６）のオン抵抗の合成抵抗）を変化させて、行電圧
波形における鈍りの時定数を一定に保っているため、横
クロストークＡを抑制することができる。
【００５０】本発明は縦クロストークＡ、横クロストー
クＢを抑制する場合にも適用できる。例えば、横クロス
トークＢを抑制する場合には、図３の構成を含む検出回
路１０８の補正信号に応じて、本発明による図５、６の
ような行電極駆動回路により、該行電極駆動回路の出力
インピーダンスを変化させて、行電圧波形の鈍り量を制
御し、各行の実効値を調整できる。
クＢを抑制する場合にも適用できる。例えば、横クロス
トークＢを抑制する場合には、図３の構成を含む検出回
路１０８の補正信号に応じて、本発明による図５、６の
ような行電極駆動回路により、該行電極駆動回路の出力
インピーダンスを変化させて、行電圧波形の鈍り量を制
御し、各行の実効値を調整できる。
【００５１】縦クロストークＡを抑制する場合には、列
電極駆動回路１０７についても本発明による図５、６の
ような電極駆動回路を用いることができる。例えば、図
３の構成を含む検出回路１０８の補正信号に応じて列電
極駆動回路１０７における出力インピーダンスを変化さ
せて、列電圧波形の鈍り量を制御し、各列の実効値を調
整できる。
電極駆動回路１０７についても本発明による図５、６の
ような電極駆動回路を用いることができる。例えば、図
３の構成を含む検出回路１０８の補正信号に応じて列電
極駆動回路１０７における出力インピーダンスを変化さ
せて、列電圧波形の鈍り量を制御し、各列の実効値を調
整できる。
【００５２】〔実施形態２〕実施形態１では、電極駆動
回路におけるアナログスイッチの出力抵抗を表示情報な
どに応じて変化させる場合について説明した。実施形態
２では、より簡便な方法として、各アナログスイッチの
出力抵抗は一定値であるが、少なくとも１つのアナログ
スイッチの出力抵抗値が他の出力抵抗値と異なる場合に
ついて説明する。本実施形態は、特に横クロストークＡ
を抑制する場合について有効である。
回路におけるアナログスイッチの出力抵抗を表示情報な
どに応じて変化させる場合について説明した。実施形態
２では、より簡便な方法として、各アナログスイッチの
出力抵抗は一定値であるが、少なくとも１つのアナログ
スイッチの出力抵抗値が他の出力抵抗値と異なる場合に
ついて説明する。本実施形態は、特に横クロストークＡ
を抑制する場合について有効である。
【００５３】図８は、選択行上の画素への印加電圧（行
電圧−列電圧）波形の模式図であり、本実施態様の原理
を図８を用いて説明する。図８において、直線で描いた
矩形波２００は波形に鈍りや歪みのない理想的な印加電
圧波形を示しており、破線で描いた波形２０１は鈍りを
有する実機を反映した印加電圧波形を示している。簡単
化のため、波形２０１を以下の式で表す。
電圧−列電圧）波形の模式図であり、本実施態様の原理
を図８を用いて説明する。図８において、直線で描いた
矩形波２００は波形に鈍りや歪みのない理想的な印加電
圧波形を示しており、破線で描いた波形２０１は鈍りを
有する実機を反映した印加電圧波形を示している。簡単
化のため、波形２０１を以下の式で表す。
【００５４】
【数１】
【００５５】ここで、τrは印加電圧波形における立上
がりの時定数、τdは印加電圧波形における立下がりの
時定数、Ｔ1は１水平期間、Ｔ2は印加電圧波形の尾引き
が充分に収まるまでの期間である。このとき、０≦ｔ≦
Ｔ2間の実効電圧Ｖrmsは Ｖrms＝Ｖ0×｛(Ｔ1−３τr／２＋τd／２）／Ｔ2｝1/2 ・・・（２） となる。但し、 exp(−Ｔ1／τr)＝exp［−２(Ｔ2−Ｔ1)／τd］＝０ ・・・（３） を仮定している。
がりの時定数、τdは印加電圧波形における立下がりの
時定数、Ｔ1は１水平期間、Ｔ2は印加電圧波形の尾引き
が充分に収まるまでの期間である。このとき、０≦ｔ≦
Ｔ2間の実効電圧Ｖrmsは Ｖrms＝Ｖ0×｛(Ｔ1−３τr／２＋τd／２）／Ｔ2｝1/2 ・・・（２） となる。但し、 exp(−Ｔ1／τr)＝exp［−２(Ｔ2−Ｔ1)／τd］＝０ ・・・（３） を仮定している。
【００５６】従って、３τr＝τdのとき実効電圧の時定
数依存性が消失する。立上がりおよび立下がりの時定数
は、それぞれ、主に行電極駆動手段における選択電位お
よび非選択電位を出力するためのアナログスイッチを構
成するMOSFETのオン抵抗の合成抵抗に支配される。
数依存性が消失する。立上がりおよび立下がりの時定数
は、それぞれ、主に行電極駆動手段における選択電位お
よび非選択電位を出力するためのアナログスイッチを構
成するMOSFETのオン抵抗の合成抵抗に支配される。
【００５７】従って、この場合、選択電位出力用のアナ
ログスイッチを構成するMOSFETのオン抵抗の合成抵抗が
非選択電位出力用のアナログスイッチを構成するMOSFET
のオン抵抗の合成抵抗の１／３になるようにする等一定
の比にすることにより、行電極に印加される実効電圧の
時定数依存性を打ち消すことが可能である。本説明で
は、理想的な印加波形に矩形波を用いたが、階段波や正
弦波などの波形を用いてもよい。
ログスイッチを構成するMOSFETのオン抵抗の合成抵抗が
非選択電位出力用のアナログスイッチを構成するMOSFET
のオン抵抗の合成抵抗の１／３になるようにする等一定
の比にすることにより、行電極に印加される実効電圧の
時定数依存性を打ち消すことが可能である。本説明で
は、理想的な印加波形に矩形波を用いたが、階段波や正
弦波などの波形を用いてもよい。
【００５８】本発明による行電極駆動回路１０６の第３
の構成例を図７に示す。１５０〜１５３は図５と同一で
ある。１９０、１９１はそれぞれＶRH、ＶRL出力用のMO
SFETで構成されるアナログスイッチであり、波形の立上
がり時間が立下がりの時間のほぼ１／３となるよう、こ
れらアナログスイッチの出力抵抗を設定している。
の構成例を図７に示す。１５０〜１５３は図５と同一で
ある。１９０、１９１はそれぞれＶRH、ＶRL出力用のMO
SFETで構成されるアナログスイッチであり、波形の立上
がり時間が立下がりの時間のほぼ１／３となるよう、こ
れらアナログスイッチの出力抵抗を設定している。
【００５９】この第３の構成例のように、行電圧を選択
する各アナログスイッチの出力抵抗（アナログスイッチ
を構成するMOSFETのオン抵抗の合成抵抗）を異なる値と
することで、行電圧波形における鈍りの時定数変化によ
る各画素に印加される実効電圧への影響を低減し、横ク
ロストークＡを抑制することができる。
する各アナログスイッチの出力抵抗（アナログスイッチ
を構成するMOSFETのオン抵抗の合成抵抗）を異なる値と
することで、行電圧波形における鈍りの時定数変化によ
る各画素に印加される実効電圧への影響を低減し、横ク
ロストークＡを抑制することができる。
【００６０】また、縦クロストークＡと横クロストーク
Ｂは列電圧波形から行電圧波形への誘導歪みによって発
生し、その歪みの尾引きの長さは、それぞれ、行電極駆
動回路における非選択電位（ＶM）と選択電位（ＶRH、
ＶRL）出力用アナログスイッチの出力抵抗に大きく依存
する。従って、出力抵抗を低下させることにより、これ
らクロストークを抑制することができる。
Ｂは列電圧波形から行電圧波形への誘導歪みによって発
生し、その歪みの尾引きの長さは、それぞれ、行電極駆
動回路における非選択電位（ＶM）と選択電位（ＶRH、
ＶRL）出力用アナログスイッチの出力抵抗に大きく依存
する。従って、出力抵抗を低下させることにより、これ
らクロストークを抑制することができる。
【００６１】しかし、全ての出力抵抗を低下させること
はチップサイズの観点から限界がある。このため、前記
第３の構成例と同様に、行電極駆動回路と列電極駆動回
路のうち特定の出力抵抗のみを低下させることにより、
チップサイズをあまり大きくすることなく、特定のクロ
ストークを抑制することができる。
はチップサイズの観点から限界がある。このため、前記
第３の構成例と同様に、行電極駆動回路と列電極駆動回
路のうち特定の出力抵抗のみを低下させることにより、
チップサイズをあまり大きくすることなく、特定のクロ
ストークを抑制することができる。
【００６２】上記の実施形態１、２は２本同時選択駆動
の場合について説明しているが、本発明は電圧平均化法
や他の複数本同時選択駆動の場合についても同様に適用
できる。また、補正電圧を重畳するなどの他のクロスト
ーク対策や階調表示方式との併用も可能である。
の場合について説明しているが、本発明は電圧平均化法
や他の複数本同時選択駆動の場合についても同様に適用
できる。また、補正電圧を重畳するなどの他のクロスト
ーク対策や階調表示方式との併用も可能である。
【００６３】
【発明の効果】以上説明したように、本発明は、表示情
報に依存して発生していた印加電圧実効値のばらつきを
抑制できるので、このばらつきにより生じていた表示ム
ラを解消し、均一な表示を実現できる。
報に依存して発生していた印加電圧実効値のばらつきを
抑制できるので、このばらつきにより生じていた表示ム
ラを解消し、均一な表示を実現できる。
【図１】本発明の一構成例を示すマトリクス型液晶表示
装置のブロック図である。
装置のブロック図である。
【図２】検出回路の第一の構成例を示すブロック図であ
る。
る。
【図３】検出回路の第二の構成例を示すブロック図であ
る。
る。
【図４】列電極駆動回路のブロック図である。
【図５】本発明に用いる行電極駆動回路の第１の実施形
態のブロック図である。
態のブロック図である。
【図６】本発明に用いる行電極駆動回路の第２の実施形
態のブロック図である。
態のブロック図である。
【図７】本発明に用いる行電極駆動回路の第３の実施形
態のブロック図である。
態のブロック図である。
【図８】選択行上の画素への印加電圧波形の模式図であ
る。
る。
【図９】非選択電位出力用アナログスイッチの回路図で
ある。
ある。
１０１ メモリ １０２ 演算回路 １０３ 関数発生器 １０４ 液晶パネル １０５ 電圧生成回路 １０６ 行電極駆動回路 １０７ 列電極駆動回路 １０８ 検出回路 １２０ カウンタ １２１ ラッチ回路 １２２ デコーダ １３０ ラインメモリ １３１ 比較器 １３２ Ｎ+カウンタ １３３ Ｎ-カウンタ １３４ 減算回路 １３５ ラッチ回路 １３６ デコーダ １４０ データラッチ回路 １４１ レベルシフタ １４２ デコーダ １４３ アナログスイッチ １４４、１４５ MOSFET １５０ データラッチ回路 １５１ レベルシフタ １５２ デコーダ １５３ アナログスイッチ １５４、１５５ MOSFET １５６ 抵抗 １５７ MOSFET １５８ 抵抗 １５９ MOSFET １６０ Ｄ／Ａ変換器 １６１ オペアンプ １８０ デコーダ １８１〜１８６ MOSFET １９０、１９１ MOSFET ２１０、２１１ MOSFET ２１２ インバータ
Claims (6)
- 【請求項１】 マトリクス状に配列された行電極および
列電極と、前記行電極および前記列電極を駆動する複数
の電圧レベルを生成する電圧生成手段と、前記複数の電
圧レベルから前記行電極および前記列電極へ印加する電
圧レベルを選択する電極駆動手段とを具備し、前記行電
極と前記列電極との交点に形成される画素で表示を行う
マトリクス型表示装置の駆動回路において、前記電極駆
動手段の出力波形におけるある電圧レベルから別のある
電圧レベルへ達するまでに要する時間を表示情報に応じ
て制御する時定数制御手段を設けたことを特徴とするマ
トリクス型表示装置の駆動回路。 - 【請求項２】 請求項１記載のマトリクス型表示装置の
駆動回路において、前記電極駆動手段は、１つ以上のア
ナログスイッチを具備し、該アナログスイッチのうち少
なくとも１つのアナログスイッチには、前記画素のうち
選択する画素の数或いは前記電極駆動手段の出力波形の
正方向或いは負方向への変化量の総和に対応して該アナ
ログスイッチの出力抵抗を変化させる出力インピーダン
ス制御手段を設けたことを特徴とするマトリクス型表示
装置の駆動回路。 - 【請求項３】 請求項１記載のマトリクス型表示装置の
駆動回路において、前記電極駆動手段に複数個のアナロ
グスイッチを具備し、表示情報に対応して前記複数個の
アナログスイッチの組み合せを制御して、前記電極駆動
手段の合成出力抵抗を変化させるインピーダンス制御手
段を設けたことを特徴とするマトリクス型表示装置の駆
動回路。 - 【請求項４】 マトリクス状に配列された行電極および
列電極と、前記行電極および前記列電極を駆動する複数
の電圧レベルを生成する電圧生成手段と、前記複数の電
圧レベルから前記行電極および前記列電極へ印加する電
圧レベルを選択する電極駆動手段とを具備し、前記行電
極と前記列電極との交点に形成される画素で表示を行う
マトリクス型表示装置の駆動回路において、前記電極駆
動手段の出力波形におけるある電圧レベルから別のある
電圧レベルへ達するまでに要する時間のうち少なくとも
１つの時間は他よりも短いことを特徴とするマトリクス
型表示装置の駆動回路。 - 【請求項５】 請求項４記載のマトリクス型表示装置の
駆動回路において、前記電極駆動手段における選択電圧
レベルに達するまでに要する時間を非選択電圧レベルへ
達するまでに要する時間よりも短くしたことを特徴とす
るマトリクス型表示装置の駆動回路。 - 【請求項６】 請求項５記載のマトリクス型表示装置の
駆動回路であって、行電極には選択電圧レベルと非選択
電圧レベルとが印加され、列電極には、選択電圧レベル
と選択電圧レベルが印加される該行電極の表示情報とに
基づく電圧が印加されるマトリクス型表示装置の駆動回
路において、行電極に選択電圧レベルを印加するための
アナログスイッチの出力抵抗が、行電極に非選択電圧レ
ベルを印加するためのアナログスイッチの出力抵抗より
も小さくして、行電極に印加される実効電圧の時定数依
存性を少なくすることを特徴とするマトリクス型表示装
置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16333596A JPH1010497A (ja) | 1996-06-24 | 1996-06-24 | マトリクス型表示装置の駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP16333596A JPH1010497A (ja) | 1996-06-24 | 1996-06-24 | マトリクス型表示装置の駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPH1010497A true JPH1010497A (ja) | 1998-01-16 |
Family
ID=15771913
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP16333596A Pending JPH1010497A (ja) | 1996-06-24 | 1996-06-24 | マトリクス型表示装置の駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH1010497A (ja) |
Cited By (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005165261A (ja) * | 2003-11-11 | 2005-06-23 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| US6975313B2 (en) | 2001-12-12 | 2005-12-13 | Seiko Epson Corporation | Power supply circuit for display unit, method for controlling same, display unit, and electronic apparatus |
| US7030345B2 (en) | 2004-03-16 | 2006-04-18 | Canon Kabushiki Kaisha | Image heating apparatus having a heat generation member generating heat by magnetic flux and heating an image on a recording material |
| JP2007108680A (ja) * | 2005-10-11 | 2007-04-26 | Au Optronics Corp | 電流駆動能力の調整が可能な液晶ディスプレイパネル用のゲートドライバ |
| US7283131B2 (en) | 2001-08-03 | 2007-10-16 | Canon Kabushiki Kaisha | Image display apparatus |
-
1996
- 1996-06-24 JP JP16333596A patent/JPH1010497A/ja active Pending
Cited By (8)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7283131B2 (en) | 2001-08-03 | 2007-10-16 | Canon Kabushiki Kaisha | Image display apparatus |
| US6975313B2 (en) | 2001-12-12 | 2005-12-13 | Seiko Epson Corporation | Power supply circuit for display unit, method for controlling same, display unit, and electronic apparatus |
| JP2005165261A (ja) * | 2003-11-11 | 2005-06-23 | Toshiba Matsushita Display Technology Co Ltd | 液晶表示装置 |
| JP4612349B2 (ja) * | 2003-11-11 | 2011-01-12 | 東芝モバイルディスプレイ株式会社 | 液晶表示装置 |
| US7030345B2 (en) | 2004-03-16 | 2006-04-18 | Canon Kabushiki Kaisha | Image heating apparatus having a heat generation member generating heat by magnetic flux and heating an image on a recording material |
| US7262391B2 (en) | 2004-03-16 | 2007-08-28 | Canon Kabushiki Kaisha | Image heating apparatus having a heat generation member generating heat by magnetic flux and heating an image on a recording material |
| JP2007108680A (ja) * | 2005-10-11 | 2007-04-26 | Au Optronics Corp | 電流駆動能力の調整が可能な液晶ディスプレイパネル用のゲートドライバ |
| US7830351B2 (en) | 2005-10-11 | 2010-11-09 | Au Optronics Corporation | LCD gate driver circuitry having adjustable current driving capacity |
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