KR20000069301A - 양방향 시프트 레지스터 - Google Patents

양방향 시프트 레지스터 Download PDF

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Abstract

본 발명은 (n-2,..,n+2) 종속 접속된 스테이지(도 1)를 포함하는 액정 디스플레이를 스캐닝하는 양방향 시프트 레지스터에 관한 것이다. 소정의 스테이지(도 2의 n)는 출력 트랜지스에 인가되는 클록 신호 C1/C3을 갖는 출력 트랜지스터를 포함한다. 제1 방향의 시프트가 선택될 때, 제1 입력부(18, 18a)는 제2 스테이지(n-1)의 출력 펄스 OUTn-1에 응답하여 트랜지스터에 인가되는 제어 신호를 생성하여 전도 상태에서 출력 트랜지스터를 주기적으로 동작(16의 게이트)하도록 한다. 반대 방향의 시프트가 선택될 때(n+1-1), 상기 입력부는 제3 스테이지(n-1-n)의 출력 펄스(n+1)에 응답하여 (n+1) 전도 상태에서 출력 트랜지스터를 주기적으로 동작(16의 게이트)하도록 한다. 클록 신호가 발생하고 트랜지스터는 전도 상태에서 동작하게 될 때, 출력 펄스는 소정의 출력(118)에 발생된다. 클록 신호가 발생할 때, 제2 입력부(25, 25a)는 대응하는 스테이지(n+2, n-2)의 대응하는 출력 펄스 OUTn+2, OUTn-2에 응답하여 제어 신호를 변화시킴으로써, 출력 트랜지스터를 비전도 상태에서 주기적으로 동작하게 하여 소정의 스테이지 출력 펄스의 발생을 디스에이블시킨다.

Description

양방향 시프트 레지스터{BI-DIRECTIONAL SHIFT REGISTER}
액정 디스플레이와 같은 디스플레이 장치는 행에서는 수평으로, 열에서는 수직으로 정렬된 화소의 매트릭스 또는 어레이로 구성된다. 디스플레이되는 영상 정보는 밝기(그레이 스케일) 신호로서 각각의 화소 열과 개별적으로 관련된 데이터 라인에 제공된다. 화소 행은 행 선택 라인에서 발생된 신호에 의해 연속적으로 스캔된다. 활성화된 행 선택 라인에 관련된 화소의 커패시턴스는 대응 데이터 라인을 통해 개별적인 열에 제공되는 밝기 신호의 레벨에 따라서 다양한 밝기 레벨로 충전된다.
비정질 실리콘은 저온에서 제조될 수 있기 때문에 액정 디스플레이를 제조하는 바람직한 기술이 되어왔다. 낮은 제조 온도는 규격에 맞고, 쉽게 이용 가능하며, 저렴한 기판 재료의 이용을 가능하게 하기 때문에 중요하다. 그러나 집적된 주변 화소 구동기 내에서 비정질 실리콘 박막 필름 트랜지스터(s-Si TFTs)를 사용하는 것은 낮은 이동도, 임계 전압 드리프트(drift), N형 금속 산화 반도체(N-MOS) 인핸스먼트 트랜지스터에서만 이용 가능함 때문에 설계상 어려움이 있다. TFT의 임계 전압은 인가된 게이트-소스 전압의 크기에 직접적으로 관련되어 변동하는 양만큼 지속적으로 증가한다. 게이트-소스 전압이 커지고, 인가되는 시간이 길어질수록 임계 전압은 지속적으로 증가한다. 그러므로, 게이트-소스 전압의 크기 및 인가 시간은 TFT가 받는 스트레스를 나타낸다.
행 선택 라인을 구동하는 종래 기술의 스캔 또는 시프트 레지스터의 실례가 웨이스브롯(Weisbrod) 등에게 허여된 미국 특허 제 5,410,583호에 기술되어 있고, 이것은 액정 디스플레이 장치의 어레이에 연결될 수 있다. 전술한 특허에서, 시프트 레지스터는 종속 접속된 스테이지를 구비한다. 레지스터의 소정의 스테이지의 출력부는 TFT로 구성될 수 있는 푸시-풀 증폭기로서 정렬된다. 소정의 행이 비선택될 때, 푸시-풀 증폭기의 풀-다운 TFT는 비선택 행의 행 라인 전도체의 단자에 적정한 임피던스를 인가하도록 온된다. 소정의 행이 선택될 때, 소정의 스테이지의 출력 펄스를 제공하도록 풀-업 트랜지스터는 온된다.
소정의 스테이지의 하류측 스테이지의 출력 펄스에 응답하는 다른 트랜지스터는 제어 전압을 발생시키도록 풀-다운 트랜지스터의 제어 단자에 연결된다. 제어 전압은 풀-다운 트랜지스터의 임계 전압보다 약간 더 클 수 있다. 이로써, 풀-다운 트랜지스터의 스트레스는 감소된다. 스트레스는 TFT 내에 임계 전압 드리프트를 제공하는 경향이 있다. 다른 트랜지스터는 로우 듀티 사이클에서 동작한다. 그러므로, 이것은 또한 감소된 스트레스를 받는다.
화소의 어레이에는 어레이의 행 선택 라인을 시프트 레지스터에 연결하도록 단자 또는 핀이 설비될 수 있다. 소정의 어레이에 대해, 그 핀은 소정의 연속적인 순서로 구성될 수 있다. 예를 들어, 화소 어레이의 상단에서 행 선택 라인에 관련된 핀은 전도체 그룹의 끝단에 위치할 수 있고, 이에 반하여 화소 어레이의 하단에서 행 선택 라인에 관련된 핀은 다른 끝단에 위치할 수 있다. 이와 유사하게, 시프트 레지스터를 포함하는 집적 회로(IC)는 행 선택 라인 구동기를 어레이의 핀에 연결하도록 단자 및 핀으로 설비될 수 있다. 또한, 시프트 레지스터 IC의 핀은 상기 유사한 연속적 순서로 구성될 수 있다. 시프트 레지스터 IC의 핀과 행 선택 라인의 핀은 각각 서로 연결된다. 시프트 레지스터에서 필요한 시프트 방향은 시프트 레지스터 IC 핀의 순서에 대한 어레이 핀의 순서에 좌우된다.
광범위한 기능을 얻기 위해, 제1 방향의 시프트가 필요할 때와 그 반대 방향의 시프트가 필요할 때에 동일한 IC를 이용하는 것이 바람직하다. 예를 들어, 세가지 원색을 표시하는 세 개의 LCD 어레이를 갖는 프로젝션 디스플레이 어플리케이션에서, 화소의 한 개 어레이는 디스플레이의 하단에서부터 상단으로 스캔될 수 있다. 반면에 다른 두 개의 어레이는 종래의 방법으로, 상단에서부터 하단으로 스캔될 수 있다. 그러므로, 시프트 레지스터를 양방향으로 하는 것이 바람직하다. 또한 회로를 추가하지 않고 양방향 특성을 얻는 것이 더욱 바람직하다. 또한 스트레스를 감소시킨 양방향 시프트 레지스터의 TFT를 동작시키는 것이 바람직하다.
본 발명은 일반적으로 디스플레이 장치용 구동 회로에 관한 것으로, 특히 액정 디스플레이(LCD)에서 행 선택 라인 신호를 행 선택 라인에 인가하는 양방향 시프트 레지스터에 관한 것이다.
도 1은 복수개의 종속 접속된 스테이지를 포함하는 시프트 레지스터의 블럭도.
도 2는 본 발명의 사상을 구체화하여 도 1의 시프트 레지스터에서 이용될 수 있는 시프트 레지스터 스테이지의 개략도.
도 3의 (a) 내지 (g)는 시프트 레지스터가 한 쪽 방향으로 시프트 동작을 할 때, 도 2에서 도시한 스테이지를 구비하는 도 1의 시프트 레지스터의 각 노드에서 발생하는 출력 신호 및 각 클록 신호의 관련 타이밍도.
도 4의 (a) 내지 (h)는 시프트 레지스터가 도 3의 (a) 내지 (g)에서 도시한 것과 반대 방향으로 시프트 동작을 할 때, 도 2에서 도시한 스테이지를 구비하는 도 1의 시프트 레지스터의 각각의 노드에서 발생하는 출력 신호 및 각 클록 신호의 관련 타이밍도.
본 발명의 사상을 구체화하는 양방향 시프트 레지스터는 제1 시프트 방향이 선택되었을 때 신호들간에 제1 위상 관계를 갖고, 반대의 시프트 방향이 선택되었을 때 신호들간에 제2 위상 관계를 갖는 복수개의 위상 시프트된(shifted) 클록 신호의 소스를 포함한다. 복수개의 종속 접속된 스테이지는 클록 신호의 소스에 연결된다. 종속 접속된 스테이지들 중 소정의 스테이지는 스테이지의 출력에서 출력 펄스를 생성하는 제1 출력 트랜지스터를 포함하고, 소정의 스테이지와 관련된 대응 클록 신호 동안 트랜지스터가 구동된다. 관련된 클록 신호 동안 제1 출력 트랜지스터가 디스에이블될 때, 제1 출력 트랜지스터는 소정의 스테이지의 출력 펄스의 생성을 막는다. 제2 스테이지 및 제3 스테이지 출력 펄스가 발생할 때, 제1 입력부는 제1 출력 트랜지스터를 구동하도록 제2 및 제3 스테이지 각각에서 생성되는 대응 출력 펄스에 응답한다. 제1 위상 관계가 선택되었을 때, 소정의 스테이지 출력 펄스는 제2 스테이지 출력 펄스를 따라서 발생한다. 제2 위상 관계가 선택되었을 때, 소정의 스테이지 출력 펄스는 제3 스테이지 출력 펄스를 따라서 발생한다. 제2 입력부는 소정의 스테이지 출력 펄스가 발생한 후에 제1 출력 트랜지스터를 디스에이블하도록 대응 스테이지에서 생성되는 대응 출력 펄스에 응답한다.
도 2는 도 1의 시프트 레지스터(100)의 전형적인 스테이지 n을 도시한다. 도 1의 시프트 레지스터(100)는 도시하지 않은 액정 디스플레이 매트릭스의 행 선택 라인(118)을 구동한다. 클록 발생기(101)는 시프트 레지스터(100)를 제어하는 3상 클록 신호(클록 신호 C1, C2 및 C3)를 생성한다.
시프트 레지스터(100)에서, 스테이지 n-1, n, n+1 및 n+2는 종속 접속 구성으로 서로 연결된다. 소정의 스테이지의 출력 펄스 신호는 회로에서 바로 다음 스테이지의 입력에 인가된다. 예를 들어, 제1 방향의 시프트 동안 레지스터(100) 회로의 스테이지 n-1의 출력 펄스 신호 OUTn-1은 도 2의 스테이지 n의 입력 단자(12)에 인가된다. 여기서 제1 방향은 상단에서 하단으로의 수직 방향으로 스캐닝을 제공할 수 있기 때문에, 이를 상단에서 하단으로의 방향이라 칭한다. 이와 유사하게, 레지스터(100) 회로의 스테이지 n+1의 출력 펄스 신호 OUTn+1은 스테이지 n의 입력 단자(12a)에 인가되어 반대 방향으로 시프트하기 때문에 여기서는 이를 하단에서 상단으로의 방향이라 칭한다. 도시한 것은 단지 4개의 스테이지 n-1, n, n+1 및 n+2 뿐이다. 그러나, 레지스터(100) 회로의 스테이지 n의 전체 수는 사실상 더욱 크다.
도 3의 (a) 내지 (g)는 상단에서 하단으로의 선택 모드라 칭하는 시프트 레지스터의 제1 방향의 시프트가 선택될 때, 도 2에서 도시한 스테이지를 구비하는 도 1의 시프트 레지스터의 각각의 노드에서 발생하는 출력 신호 및 각 클록 신호의 관련 타이밍의 파형도이다. 도 4의 (a) 내지 (h)는 하단에서 상단으로의 선택 모드라 칭하는 시프트 레지스터의 반대 방향의 시프트가 선택될 때, 도 2에서 도시한 스테이지를 구비하는 도 1의 시프트 레지스터의 각각의 노드에서 발생하는 출력 신호 및 각 클록 신호의 관련 타이밍의 파형도이다. 도 1, 도 2, 도 3의 (a) 내지 (g), 도 4의 (a) 내지 (h)에서 동일한 기호 및 번호는 동일한 항목 및 기능을 가리킨다.
도 1의 시프트 레지스터(100)는 "워킹 원(walking one)" 시프트 레지스터라 칭할 수 있다. 이것은 영상 프레임 시간 동안 트루(TRUE) 상태가 레지스터(100)를 통하여 전파되는 것을 의미한다. 클록 신호 C1, C2 및 C3은 트루 상태가 레지스터(100)의 스테이지 n의 상향 차순에서 전파될 지, 하향 차순에서 전파될 지를 결정한다. 도 3의 (d) 내지 (g)에서 도시한 바와 같이, 트루 상태가 제1 방향의 시프트로 칭해지는 즉, 스테이지 n의 상향 차순을 통하여 전파될 때, 디스플레이의 행(도시하지 않음)은 디스플레이의 상단에서 하단 방향으로 연속적으로 선택될 수 있고, 여기서는 상단에서 하단으로의 행 선택 모드라 칭한다. 반면에, 도 4의 (d) 내지 (h)에서 도시한 바와 같이 트루 상태가 반대 방향 시프트로 칭해지는 즉, 스테이지 n의 하향 차순을 통하여 전파될 때, 디스플레이의 행(도시하지 않음)은 디스플레이의 하단에서 상단 방향으로 연속적으로 선택될 수 있고, 여기서는 하단에서 상단으로의 행 선택이라고 칭한다.
도 3의 (a) 내지 (c) 및 도 4의 (a) 내지 (c)에서 각각 도시한 바와 같이, 클록 신호 C1, C2 및 C3 사이의 상대적인 위상이 상단에서 하단으로 및 하단에서 상단으로의 행 선택 모드 양쪽에서 동일하다고 가정한다. 상단에서 하단으로의 행 선택 모드에서, 클록 신호 C1은 도 1의 레지스터(100)의 전도체(101a)에서 발생되고, 클록 신호 C2는 레지스터(100)의 전도체(101b)에서 발생되며, 클록 신호 C3은 레지스터(100)의 전도체(101c)에서 발생된다. 반면에 하단에서 상단으로의 행 선택 모드에서, 클록 신호 C1 및 C3은 서로 교체되고, 전도체 101c 및 101a에서 각각 발생된다.
예를 들어 종래의 상단에서 하단으로의 행 선택 모드에서, 도 1의 신호 OUTn-1은 도 2의 스테이지 n의 입력 단자(12)에 발생된다. 하이 레벨에서 신호 OUTn-1은 제어 신호 P1을 발생하도록 단자(188)에 대해 스위치로서 동작하는 도 2의 트랜지스터(18)를 통하여 인가된다. 도 3의 (d)의 신호 OUTn-1의 펄스는 클록 신호 C3과 함께 동시에 발생한다. 스테이지 n의 입력 단자(12)에 인가된 스테이지 n-1의 신호 OUTn-1은 또한 트랜지스터(21)의 게이트 전극에 인가된다. 트랜지스터(21)의 드레인은 단자(211)를 통하여 트랜지스터(19)의 게이트와 풀 다운 트랜지스터(17)의 게이트 전극에 연결된다. 결과적으로, 트랜지스터(19 및 17) 양쪽이 비전도되도록 트랜지스터(21)가 전도된다. 신호 P1의 하이 또는 트루 레벨은 전극간 커패시턴스(CP) 및 부트스트랩(bootstrap) 커패시터(30)에 일시적으로 저장된다. 출력 트랜지스터(16)의 게이트에 발생하는 신호 P1은 출력 트랜지스터(16)의 전도의 조건이 된다. 도 3의 (b)의 클록 신호 C1은 단자(188)가 하이일 때 트랜지스터(16)를 통하여 출력 단자(13)에 인가된다. 트랜지스터(16)의 게이트에서 발생된, 전극간 기생 커패시턴스(CP)를 통하여 부트스트래핑 커패시터(30)에 인가된 클록 신호 C1은 트랜지스터(16)에 여분의 구동을 제공하기 위해 단자(188)의 전위를 부트스트랩한다. 따라서, 출력 펄스 신호 OUTn은 레지스터 n의 출력 단자(13)에서 발생된다. 출력 펄스 신호 OUTn동안, 풀다운 트랜지스터(17)는 트랜지스터(21)의 동작에 의해 비전도되고, 신호 OUTn에 영향을 미치지 않는다. 스테이지 n의 신호 OUTn은 도 1의 차후 스테이지 n+1의 입력 단자에 인가된다. 스테이지 n+1은 대응 트랜지스터를 온시키기 위해 스테이지 n에서 클록 신호 C1 대신 클록 신호 C2를 구비한 것을 제외하면 스테이지 n과 유사하게 동작한다. 클록 신호 C1이 비활성의 로우 레벨에 도달할 때, 트랜지스터(16)는 신호 P1이 로우가 될 때까지 온 상태에서 머문다. 스테이지 n의 신호 OUTn은 클록 신호 C1이 로우일 때, 트랜지스터(16)를 통한 방전 효과로 인해 로우가 된다.
트랜지스터(25)는, 트랜지스터(25)가 전도될 때 풀-업 트랜지스터를 오프 또는 디스에이블하기에 충분한 기준 전위 VSS1과 단자(188) 사이에 연결된 드레인-소스 전도 경로를 갖고 있다. 스테이지 n의 트랜지스터(25)의 게이트는 도 1의 회로에서 차후 스테이지 n+2의 출력 단자에 연결되고, 출력 신호 OUTn+2에 의해 제어된다. 신호 OUTn+2는 레지스터(100)에서 펄스 전파 경로의 하류측으로 생성된다.
신호 OUTn+2의 펄스는 도 3의 (a)의 클록 신호 C3와 함께 발생한다. 신호 OUTn+2의 펄스는 도 2의 트랜지스터(25)로 하여금 단자(188)와 관련된 커패시턴스를 방전하게 한다. 클록 신호 C1의 바로 다음 펄스가 발생할 때, 트랜지스터(25)는 트랜지스터(16)를 디스에이블하는 레벨에 단자(18a)의 신호를 고정시키고, 트랜지스터(16)가 신호 OUTn의 추가 펄스를 생성하는 것을 막는다.
신호 OUTn+2의 펄스는 또한 트랜지스터(20)를 온시키기 위해 TFT인 트랜지스터(20)의 게이트에 인가된다. 트랜지스터(20)는 전압 VDD를 단자(211)에 제공하여 트랜지스터(17 및 19)를 온시킨다. 그러므로, 트랜지스터(20)는 예를 들어 560 행 중 한 개 행을 선택하는 동안에만 온된다. 그러므로, 트랜지스터(20)는 로우 듀티 사이클에서 동작한다. 따라서, 트랜지스터(20)는 크게 스트레스를 받지 않는다. 결과는 트랜지스터(20)의 임계 전압 드리프트가 감소되고, 동작 수명은 증가하는 것이다.
신호 OUTn+2의 펄스를 따라 트랜지스터(20)는 오프된다. 그러나, 트랜지스터(17 및 19)의 게이트에 연결된 커패시터(32)는 트랜지스터(20)의 동작에 의하여 전하를 저장한다. 커패시터(32)에 저장된 전하는 다음 스캐닝 사이클까지 트랜지스터(17 및 19)를 전도 상태로 유지하고, 단자(12)의 신호가 트랜지스터(21)를 온시킬 때, 이로써 트랜지스터(17 및 19)를 오프시킨다. 커패시터(32)는 또한 단자(12)의 신호에 대해 잡음 필터링을 제공한다.
트랜지스터(17)는 전도되는 동안 풀-다운 트랜지스터로서 동작하여 단자(13)에 적합한 임피던스를 제공한다. 그러므로, 트랜지스터(17)는 전류(i17)를 하락시킨다. 트랜지스터(17)의 드레인-소스 임피던스는 행 선택 라인 상의 하이 레벨을 방전시키기에 충분히 낮고, 또한 LCD 매트릭스의 열 라인으로부터 행 선택 라인에 인가되는 기생 전류를 하락시키기에 충분히 낮다. 만약 기생 전류가 트랜지스터(17)에 의해 방출되지 않는다면, 차후의 레지스터 스테이지에서 그릇된 선택을 하기에 충분히 큰 크기까지 상승하는 전위를 제공할 수 있다. 그러므로, 트랜지스터(17)의 임계 전압이 동작 주기 동안 크게 증가하지 않는다면, 그릇된 선택은 차단된다. 트랜지스터(19)가 전도될 때, 클록 신호 C1 및 C3이 트랜지스터(16)를 온시키는 것을 막는다.
도 1의 레지스터(100)의 각 출력 단자의 펄스, 예를 들어 신호 OUTn+2의 펄스는 대략 16.6 밀리초의 수직 간격 동안에만 단 한 번 발생한다. 그러므로, 도 2에서 스테이지 n의 스위치된 트랜지스터(18,16, 20 및 25)는 각 수직 간격 동안 1클록 주기 이상 전도되도록 바이어스되지 않는다.
그러나, 트랜지스터(17 및 19)는 연속적인 전도를 위해 대부분의 수직 기간 동안 바이어스된다. 트랜지스터(17 및 19)에서의 스트레스를 감소시키기 위해, 트랜지스터(17)의 게이트에서의 신호 P2는 트랜지스터(17)의 임계 전압보다 훨씬 크지 않은 전압 레벨에서 설정된다.
발명 특성에 따라, 클록 신호 C1 및 C3은 하단에서 상단으로의 행 선택 모드와 상단에서 하단으로의 행 선택 모드의 상황에 관련되어 서로 교체된다. 그러므로, 하단에서 상단으로의 모드에서 클록 신호 C1은 클록 신호 C3이 인가되는 동일한 스테이지에 인가되고, 상단에서 하단으로의 선택 모드에서 역으로 해도 동일하다. 클록 신호 C2는 양쪽의 선택 모드에서 동일한 스테이지에 인가된다. 그러므로, 예를 들어 상단에서 하단으로의 선택 모드에서 도 1 및 도 2에 삽화 없이 도시된 클록 신호 C1은 스테이지 n으로 인가된다. 반면에 하단에서 상단으로의 선택 모드에서, 예를 들어 도 1 및 도 2에 삽화로 도시한 클록 신호 C1은 스테이지 n-1 및 n+2로 인가된다. 대조적으로 상단에서 하단으로의 선택 모드에서, 도 1 및 도 2에 삽화 없이 도시한 클록 신호 C3은 스테이지 n-1 및 n+2로 인가된다. 반면에 하단에서 상단으로의 선택 모드에서, 도 1 및 도 2에 삽화로 도시한 클록 신호 C3은 스테이지 n으로 인가된다. 하단에서 상단으로의 선택 모드에서, 삽화로 도시한 클록 신호 C3이 클록 신호 C1 대신 도 2의 트랜지스터(16)의 드레인 전극으로 인가된다. 유익하게도, 단지 클록 신호 C1 및 C3을 교체함으로써 도 1의 레지스터(100)는 제1 방향 시프트 또는 반대 방향 시프트에 선택적으로 적용된다.
하단에서 상단으로의 행 선택 모드에서, 도 1의 신호 OUTn+1은 도 2의 스테이지 n의 입력 단자 12a에 발생된다. 하이 레벨의 신호 OUTn+1은 스위치로서 동작하는 도 2의 트랜지스터(18a)를 통하여 단자(188)에 인가되어, 제어 신호 P1을 발생시킨다. 트랜지스터(18a)는 상기 트랜지스터(18)와 유사하다. 도 4의 (e)의 신호 OUTn+1은 클록 신호 C2와 함께 발생한다.
도 2의 스테지이 n의 입력 단자(12a)에 인가되는 스테이지 n+1의 신호 OUTn+1은 또한 트랜지스터(21a)의 게이트 전극에 인가된다. 트랜지스터(21a)는 상기 트랜지스터(21)와 유사하다. 트랜지스터(21a)의 드레인은 단자(211)를 통하여 트랜지스터(19)의 게이트와 풀-다운 트랜지스터(17)의 게이트 전극에 연결된다. 결과적으로, 트랜지스터(19 및 17)는 양쪽 다 비전도된다.
신호 P1의 하이 또는 트루 레벨은 상기 전극간 커패시턴스(CP) 및 커패시터(30)에 일시적으로 저장된다. 출력 트랜지스터(16)의 게이트에 발생되는 신호 P1은 출력 트랜지스터(16)가 전도되는 조건이 된다. 도 4의 (a)의 클록 신호 C3은 단자(188)가 하이일 때 트랜지스터(16)를 통하여 출력 단자(13)에 인가된다. 전극간 기생 커패시턴스(CP)를 통하여 인가되는 클록 신호 C3은 단자(188)의 전위를 부트스트랩하여 트랜지스터(16)에 여분의 구동을 제공한다. 따라서, 출력 펄스 신호 OUTn은 레지스터 n의 출력 단자(13)에 발생된다. 이 간격 동안, 풀-다운 트랜지스터(17)는 트랜지스터(21a)의 동작에 의해 비전도되고, 신호 OUTn에 영향을 미치지 않는다.
스테이지 n의 신호 OUTn은 도 1의 스테이지 n-1의 입력 단자에 인가된다. 스테이지 n-1은 스테이지 n에서 대응 트랜지스터를 온시키기 위한 클록 신호 C3 대신 클록 신호 C1을 활용하는 것을 제외하고는 스테이지 n과 유사하게 동작한다. 클록 신호 C3이 비활성의 로우 레벨에 도달할 때, 스테이지 n의 트랜지스터(16)는 신호 P1이 로우가 될 때까지 온 상태에서 머문다. 클록 신호 C3이 로우일 때 스테이지 n의 신호 OUTn은 트랜지스터(16)를 통한 방전의 효과로 로우가 된다.
상기 트랜지스터(25)와 유사한 트랜지스터(25a)는 트랜지스터(25a)가 전도될 때, 풀-업 트랜지스터(16)를 오프 또는 디스에이블하기에 충분한 기준 전위 VSS1과 단자(188) 사이에 연결된 드레인-소스 전도 경로를 갖는다. 스테이지 n의 트랜지스터(25a)의 게이트는 도 1의 스테이지 n-2의 출력 단자에 연결되고, 출력 신호 OUTn-2에 의해 제어된다. 신호 OUTn-2는 레지스터(100)의 펄스 전파 경로의 하류측으로 생성된다.
t1-t2의 간격 동안, 도 4의 (h)의 신호 OUTn-2의 펄스는 도 4의 (c)의 클록 신호 C2와 함께 발생한다. 신호 OUTn-2의 펄스는 도 2의 트랜지스터(25a)로 하여금 상기 전극간 커패시턴스(CP)를 단자(188)에서 방전하게 한다. 클록 신호 C3의 바로 다음 펄스가 발생할 때, 트랜지스터(25a)는 트랜지스터(16)를 디스에이블하는 레벨에 단자(188)의 신호를 고정시켜서 트랜지스터(16)가 신호 OUTn의 추가 펄스를 생성하는 것을 막는다.
신호 OUTn-2의 펄스는 또한 트랜지스터(20a)를 온시키기 위해 TFT인 트랜지스터(20a)의 게이트에 인가된다. 트랜지스터(20a)는 상기 트랜지스터(20)와 유사하다. 트랜지스터(20a)는 전압 VDD를 단자(211)에 제공하여 트랜지스터(17 및 19)를 온시킨다. 그러므로, 트랜지스터(20a)는 예를 들어 560 행 중 한 개 행을 선택하는 동안에만 온된다. 그러므로, 트랜지스터(20a)는 로우 듀티 사이클에서 동작한다. 따라서, 트랜지스터(20)는 크게 스트레스를 받지 않는다. 결과는 트랜지스터(20a)의 임계 전압 드리프트가 감소되고, 동작 수명은 증가하는 것이다.
신호 OUTn-2의 펄스를 따라 트랜지스터(20a)는 오프된다. 그러나, 트랜지스터(17 및 19)의 게이트에 연결된 커패시터(32a)는 트랜지스터(20a)의 동작에 의하여 전하를 저장한다. 커패시터(32a)는 상기 커패시터(32)와 유사하다. 커패시터(32a)에 저장된 전하는 다음 스캐닝 사이클까지 트랜지스터(17 및 19)를 전도 상태로 유지하고, 단자(12a)의 신호가 트랜지스터(21a)를 온되게 할 때, 그로 인하여 트랜지스터(17 및 19)를 오프시킨다. 커패시터(32a)는 또한 단자(12a)의 신호에 대해 잡음 필터링을 제공한다.
발명 특성에 따라, 레지스터(100)의 양방향 특성은 전술한 바와 같이 단지 클록 신호 C1 및 C3을 교체함으로써 얻어진다. 이것은 레지스터(100)의 스테이지들 간의 상호 연결을 바꾸거나, 다른 신호를 각 스테이지 n에 제공할 필요 없이 얻어진다. 그러므로, 회로 단순화가 얻어진다.
도 3의 (d) 및 (g)의 신호 OUTn-1과 도 3의 (f) 및 (e)의 신호 OUTn+1의 각 펄스는 제1 방향 시프트가 선택되거나, 또는 반대 방향 시프트가 선택되는 것의 구별 없이 도 2의 트랜지스터(16)를 전도시키는 조건이 된다. 유익하게도, 이러한 특성은 설계 단순화를 제공한다. 그러나 상단에서 하단으로의 선택 모드에서, 도 3의 (g)의 신호 OUTn+2는 클록 신호 C1의 바로 다음 펄스보다 앞서서 도 2의 트랜지스터(16)의 전도율 상태를 전도 상태로부터 비전도 또는 디스에이블 상태로 변화시킨다. 클록 신호 C1의 바로 다음 펄스는 도 3의 (b)의 간격 t1-t2 동안 발생한다. 그러므로 유익하게도, 도 3의 (f)의 신호 OUTn+1이 도 2의 신호 OUTn을 발생시키지 않도록 차단된다. 하단에서 상단으로의 선택 모드에서 유사하게 도 4의 (a)의 간격 t3-t4 동안, 도 4의 (h)의 신호 OUTn-2는 클록 신호 C3의 바로 다음 펄스보다 앞서서 도 2의 트랜지스터(16)의 전도율 상태를 전도 상태로부터 비전도 상태로 변화시킨다. 그러므로 유익하게도, 도 4의 (g)의 신호 OUTn-1은 도 2의 신호 OUTn을 발생시키지 않도록 차단된다.

Claims (17)

  1. 제1 시프트 방향이 선택될 때에 신호들(도 3의 (a)-(g)) 간에 제1 위상 관계를 가지며, 그 반대의 시프트 방향이 선택될 때에 신호들(도 4의 (a)-(b)) 간에 제2 위상 관계를 갖는 복수개의 위상 시프트된 클록 신호 C1, C2, C3을 출력하는 소스(도 1의 101)와;
    상기 클록 신호의 상기 소스에 연결된 복수개의 종속 접속된 스테이지(n-1,..,n+2; 도 1)로 구성되는 양방향 시프트 레지스터로서, 상기 복수개의 종속 접속된 스테이지 중의 소정의 스테이지(도 2의 n)는 상기 소정의 스테이지와 관련된 대응 클록 신호 C1 동안에 트랜지스터가 인에이블(16의 게이트가 하이 상태)될 때 상기 소정의 스테이지의 출력(118)에 출력 펄스 OUTn을 발생시키고, 상기 관련된 클록 신호 동안에 트랜지스터가 디스에이블(16의 게이트가 로우 상태)될 때에는 상기 소정의 스테이지의 출력 펄스의 발생을 차단하는 제1 출력 트랜지스터를 구비하는 양방향 시프트 레지스터에 있어서,
    상기 제2 스테이지 및 제 3 스테이지 출력 펄스가 각각 발생할 때 제2 (n-1) 및 제3 (n+1) 스테이지에서 각각 발생된 대응 출력 펄스 OUTn-1, OUTn+1에 응답하여 상기 제1 출력 트랜지스터를 인에이블시켜서, 상기 제1 위상 관계가 선택될 때 상기 소정의 스테이지 출력 펄스는 상기 제2 스테이지 출력 펄스에 이어서 발생하고, 상기 제2 위상 관계가 선택될 때 상기 소정의 스테이지 출력 펄스는 상기 제3 스테이지 출력 펄스에 이어서 발생하는 제1 입력부(18, 18a)와;
    대응 스테이지(n+2, n-2)에서 발생된 대응 출력 펄스 OUTn+2, OUTn-2에 응답하여 상기 소정의 스테이지 출력 펄스가 발생한 후에 상기 제1 출력 트랜지스터를 디스에이블시키는 제2 입력부(25, 25a)를 포함하는 것을 특징으로 하는 양방향 시프트 레지스터.
  2. 제1항에 있어서, 상기 제1 출력 트랜지스터가 디스에이블될 때, 푸시-풀 방식으로 상기 제1 출력 트랜지스터(16)와 연결되어 상기 소정의 스테이지 출력(118)에 저출력 임피던스를 발생시키는 제2 출력 트랜지스터(17)를 더 포함하는 양방향 시프트 레지스터.
  3. 제1항에 있어서, 상기 제2 입력부(25, 25a)는 상기 제1 시프트 방향이 선택될 때 제4 스테이지 (n+2)의 출력 펄스 OUTn+2에 응답하여 상기 제3 스테이지 출력 펄스 OUTn+1에 이어서 상기 제1 출력 트랜지스터(16)를 디스에이블시키고, 상기 반대의 시프트 방향이 선택되는 경우에는 제5 스테이지 (n-2)의 출력 펄스 OUTn-2에 응답하여 상기 제2 스테이지 출력 펄스 (n-1)에 이어서 상기 제1 출력 트랜지스터를 디스에이블시키는 양방향 시프트 레지스터.
  4. 제1항에 있어서, 상기 제2 입력부는 상기 제1 시프트 방향이 선택될 때 상기 소정의 스테이지 출력 펄스 OUTn및 상기 제3 스테이지 출력 펄스 OUTn+1이 발생된 후에 상기 제1 출력 트랜지스터(16)를 디스에이블시키기 위해 제4 스테이지 (n+2)의 출력 펄스 OUTn+2에 응답하고 로우 듀티 사이클에서 동작하는 제3 트랜지스터를 포함하는 양방향 시프트 레지스터.
  5. 제4항에 있어서, 상기 제2 입력부(25, 25a)는 상기 반대의 시프트 방향이 선택될 때 상기 소정의 스테이지 출력 펄스 OUTn및 상기 제2 스테이지 출력 펄스 OUTn-1이 발생한 후에 상기 제1 출력 트랜지스터(16)를 디스에이블시키기 위해 제5 스테이지의 출력 펄스에 응답하고 로우 듀티 사이클에서 동작하는 제4 트랜지스터(25a)를 포함하는 양방향 시프트 레지스터.
  6. 제1항에 있어서, 상기 제1 입력부(18, 18a)는 상기 제2 (n-1) 및 제3 (n+1) 스테이지 각각의 대응 출력 펄스가 발생하여 상기 제1 출력 트랜지스터를 인에이블시킬 때 상기 제1 출력 트랜지스터(16)의 제어 단자(게이트)와 관련된 커패시턴스(30)에 전하를 저장하는 스위치(18)를 포함하고, 상기 클록 신호 C1, C3을 상기 제1 출력 트랜지스터의 메인 전류 전도 단자(드레인)에 인가해서 상기 소정의 출력 펄스를 부트스트랩 방식(CP 경유)으로 발생시키는 양방향 시프트 레지스터.
  7. 제1항에 있어서, 상기 제1 입력부(18, 18a)는 상기 제2 스테이지 출력 펄스 OUTn-1및 상기 제3 스테이지 출력 펄스 OUTn+1의 각각을 상기 출력 트랜지스터(16)의 제어 단자(게이트)에 인가하기 위한 스위치 배열을 포함하여, 상기 제1 출력 트랜지스터를 인에이블시키기 위해 상기 제1 출력 트랜지스터의 상기 제어 단자와 관련된 커패시턴스(30)에 저장된 전하로부터 발생된 제어 신호의 상태를 변화시키는 양방향 시프트 레지스터.
  8. 제7항에 있어서, 상기 스위치 배열은 상기 제2 스테이지 출력 펄스 OUTn-1를 상기 출력 트랜지스터(16)의 상기 제어 단자에 인가하기 위하여 로우 듀티 사이클에서 동작하는 제2 트랜지스터(18)와, 상기 제3 스테이지 출력 펄스 OUTn-1을 상기 출력 트랜지스터의 상기 제어 단자(게이트)에 인가하기 위하여 로우 듀티 사이클에서 동작하는 제3 트랜지스터(18a)를 포함하는 양방향 시프트 레지스터.
  9. 제1항에 있어서, 상기 제2 입력부(25, 25a)는 상기 제2 위상 관계가 선택될 때 제4 스테이지 (n-2)의 출력 펄스 OUTn-2에 응답하여 상기 출력 트랜지스터(16)를 디스에이블시키는 제2 트랜지스터(25a)와, 상기 제1 위상 관계가 시프트 방향을 제어하는 방식으로 선택될 때 제5 스테이지 (n+2)의 출력 펄스에 응답하여 상기 출력 트랜지스터를 디스에이블시키는 제3 트랜지스터(25)를 포함하는 양방향 시프트 레지스터.
  10. 제9항에 있어서, 상기 각각의 제2 트랜지스터(25a) 및 제3 트랜지스터(25)는 로우 듀티 사이클로 동작하는 양방향 시프트 레지스터.
  11. 제9항에 있어서, 상기 각각의 제2 트랜지스터(25a) 및 제3 트랜지스터(25)는 출력 트랜지스터(16)의 제어 단자(게이트)에 연결된 대응 메인 전류 전도 단자(드레인)를 구비하여 각각의 상기 제2 및 제3 트랜지스터가 전도될 때 상기 제1 출력 트랜지스터를 디스에이블시키는 양방향 시프트 레지스터.
  12. 제9항에 있어서, 상기 각각의 제2 트랜지스터(25a) 및 제3 트랜지스터(25)는 상기 소정의 스테이지 출력 펄스 OUTn을 따르는 상기 관련된 클록 신호 C1/C3이 발생하기 전에 상기 출력 트랜지스터(16)를 디스에이블시키는 양방향 시프트 레지스터.
  13. 제1항에 있어서, 상기 출력 트랜지스터(16)는 인에이블될 때 도통되고, 디스에이블될 때 비도통되는 양방향 시프트 레지스터.
  14. 제1항에 있어서, 상기 제1 위상 관계가 선택될 때 상기 제2 스테이지 (n-1)는 상기 소정의 스테이지(n)의 상류측에 위치하고, 상기 제2 위상 관계가 선택될 때 상기 제3 스테이지 (n+1)는 상기 소정의 스테이지의 상류측에 위치하는 양방향 시프트 레지스터.
  15. 제1항에 있어서, 상기 소정의 스테이지(118)의 상기 출력(118)에 연결되어 상기 제1 출력 트랜지스터(16)와 함께 푸시-풀 배열을 형성하는 제2 출력 트랜지스터(17)를 더 포함하고, 상기 제1 출력 트랜지스터가 구동될 때 상기 관련된 클록 신호 C1/C3을 상기 소정의 스테이지의 상기 출력에 인가하여 상기 소정의 스테이지의 상기 출력 펄스 OUTn을 발생시키고, 상기 조합되는 클록 신호(도 3의 (b)의 C1)(도 3의 (c)의 C2)의 하강기 후에 발생하는 제1 간격(도 3의 (c)의 C2) 동안 상기 제1 출력 트랜지스터는 상기 소정의 스테이지의 상기 출력(도 3의 (a)의 C3)에 낮은 출력 임피던스를 발생하는 방식으로 온 상태를 유지하며, 상기 제1 간격에 이어서 상기 출력 임피던스를 낮게 유지하는 방식으로 상기 제1 출력 트랜지스터는 오프되고 상기 제2 출력 트랜지스터는 온(20 경유)되는 양방향 시프트 레지스터.
  16. 제1 방향 시프트가 선택될 때 신호들(도 3의 (a)-(g))간에 제1 위상 관계를 갖고, 반대 방향 시프트가 선택될 때 신호들(도 4의 (a)-(h))간에 제2 위상 관계를 갖는 복수개의 위상 시프트된 클록 신호 C1, C2, C3을 출력하는 소스(도 1의 101)와;
    상기 클록 신호의 상기 소스에 연결된 복수개의 종속 접속된 스테이지(n-1,..,n+2; 도 1)로 구성되는 양방향 시프트 레지스터로서,
    상기 복수개의 종속 접속된 스테이지 중의 소정의 스테이지(도 2의 n)는 상기 소정의 스테이지의 출력에 출력 펄스 OUTn을 발생하는 제1 출력 트랜지스터(도 2의 16)를 구비하는 양방향 시프트 레지스터에 있어서,
    상기 제1 출력 트랜지스터를 인에이블시키기 위해 상기 제2 스테이지 및 상기 제3 스테이지의 대응 출력 펄스가 발생될 때, 상기 종속 접속된 스테이지의 제2 (n+1) 및 제3 (n+1) 스테이지의 출력에서 발생하는 출력 펄스 OUTn-1, OUTn+1에 응답하여 상기 제1 출력 트랜지스터의 제어 단자(GATE)에 연결된 커패시턴스(30)에 전하를 저장하는 제2 트랜지스터(18) 및 제3 트랜지스터(18a)와;
    상기 제1 출력 트랜지스터를 디스에이블하기 위해 상기 제4 스테이지 및 상기 제5 스테이지의 대응 출력 펄스가 발생될 때 제4 (n+2) 및 제5 (n-2) 스테이지의 출력에 발생된 출력 펄스에 응답하여 상기 저장된 전하를 방전시키는 제4 트랜지스터(25A) 및 제5 트랜지스터(25a)를 포함하고,
    상기 제1 출력 트랜지스터는 클록 신호 C1, C3이 상기 제1 위상 관계를 가질 때 상기 제2 스테이지 출력 펄스의 발생 이후와 상기 제4 스테이지 출력 펄스의 발생 이전에 상기 소정의 스테이지와 관련된 상기 클록 신호에 연결되어 상기 제1 출력 트랜지스터의 제2 메인 전류 전도 단자(소스)에 상기 소정의 스테이지 출력 펄스를 발생시키고, 상기 클록 신호가 상기 제2 위상 관계를 갖는 경우에는 상기 제3 스테이지 출력 펄스 발생 이후와 상기 제5 스테이지 출력 펄스 발생 이전에 상기 소정의 출력 펄스를 발생시키는 제1 메인 전류 전도 단자(드레인)를 구비하는 것을 특징으로 하는 양방향 시프트 레지스터.
  17. 제16항에 있어서, 푸시-풀 방식으로 상기 제1 출력 트랜지스터(16)와 연결된 제2 출력 트랜지스터(17)를 더 포함하고, 상기 제2 출력 트랜지스터는 상기 제2 스테이지 (n-1)의 상기 출력 펄스 OUTn-1및 상기 제3 스테이지 (n+1)의 상기 출력 펄스 OUTn+1에 응답하여 상기 제2 출력 트랜지스터를 디스에이블시키고, 상기 제4 스테이지 (n+2) 출력 펄스 OUTn+2및 상기 제5 스테이지 (n-2) 출력 펄스 OUTn-2에 응답하여 상기 제2 출력 트랜지스터를 인에이블시키는 양방향 시프트 레지스터.
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
US8040313B2 (en) 2005-05-26 2011-10-18 Lg Display Co., Ltd. Shift register and display device using the same and driving method thereof
KR101115730B1 (ko) * 2005-03-31 2012-03-06 엘지디스플레이 주식회사 게이트 드라이버 및 이를 구비한 표시장치
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20160074775A (ko) * 2014-12-18 2016-06-29 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치

Families Citing this family (159)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0756982A (ja) * 1993-08-13 1995-03-03 Fujitsu Ltd レイアウト方法及びレイアウタビリティ評価装置
KR100242244B1 (ko) * 1997-08-09 2000-02-01 구본준 스캐닝 회로
JPH1186586A (ja) * 1997-09-03 1999-03-30 Furontetsuku:Kk シフトレジスタ装置および表示装置
JP3680601B2 (ja) * 1998-05-14 2005-08-10 カシオ計算機株式会社 シフトレジスタ、表示装置、撮像素子駆動装置及び撮像装置
US6348906B1 (en) * 1998-09-03 2002-02-19 Sarnoff Corporation Line scanning circuit for a dual-mode display
GB2343309A (en) * 1998-10-27 2000-05-03 Sharp Kk Clock pulse generator for LCD
GB2343310A (en) * 1998-10-27 2000-05-03 Sharp Kk Clock pulse generator for LCD
KR100525082B1 (ko) * 1999-04-15 2005-11-01 매그나칩 반도체 유한회사 양방향 시프트 레지스터
JP4570718B2 (ja) * 1999-12-28 2010-10-27 ティーピーオー ホンコン ホールディング リミテッド 液晶駆動回路装置
JP3866070B2 (ja) 2000-10-20 2007-01-10 株式会社 日立ディスプレイズ 表示装置
KR100788391B1 (ko) * 2001-02-27 2007-12-31 엘지.필립스 엘시디 주식회사 액정표시패널의 양 방향 구동 회로
KR100776500B1 (ko) * 2001-05-07 2007-11-16 엘지.필립스 엘시디 주식회사 시프트 레지스터 회로
JP4439761B2 (ja) 2001-05-11 2010-03-24 株式会社半導体エネルギー研究所 液晶表示装置、電子機器
JP3744818B2 (ja) * 2001-05-24 2006-02-15 セイコーエプソン株式会社 信号駆動回路、表示装置、及び電気光学装置
JP4310939B2 (ja) * 2001-06-29 2009-08-12 カシオ計算機株式会社 シフトレジスタ及び電子装置
SG103872A1 (en) 2001-07-16 2004-05-26 Semiconductor Energy Lab Shift register and method of driving the same
KR100415618B1 (ko) * 2001-12-26 2004-01-24 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR100745406B1 (ko) * 2002-06-10 2007-08-02 삼성전자주식회사 양방향 쉬프트 기능을 가지는 비정질-실리콘 박막트랜지스터 게이트 구동 쉬프트 레지스터
WO2003104879A2 (en) * 2002-06-01 2003-12-18 Samsung Electronics Co., Ltd. Shift register, liquid crystal display device having the shift register and method of driving scan lines using the same
US6845140B2 (en) * 2002-06-15 2005-01-18 Samsung Electronics Co., Ltd. Method of driving a shift register, a shift register, a liquid crystal display device having the shift register
TWI282081B (en) * 2002-08-13 2007-06-01 Au Optronics Corp Shift register circuit
KR100797522B1 (ko) * 2002-09-05 2008-01-24 삼성전자주식회사 쉬프트 레지스터와 이를 구비하는 액정 표시 장치
TW571282B (en) * 2002-09-17 2004-01-11 Au Optronics Corp Bi-directional shift register
JP4460822B2 (ja) * 2002-11-29 2010-05-12 東芝モバイルディスプレイ株式会社 双方向シフトレジスタ、これを用いた駆動回路、平面表示装置
KR100493385B1 (ko) * 2002-12-17 2005-06-07 엘지.필립스 엘시디 주식회사 액정표시패널의 양 방향 구동 회로
KR100487439B1 (ko) * 2002-12-31 2005-05-03 엘지.필립스 엘시디 주식회사 평판표시장치의 양방향 구동 회로 및 구동 방법
JP4425547B2 (ja) 2003-01-17 2010-03-03 株式会社半導体エネルギー研究所 パルス出力回路、シフトレジスタ、および電子機器
GB2397710A (en) * 2003-01-25 2004-07-28 Sharp Kk A shift register for an LCD driver, comprising reset-dominant RS flip-flops
KR100917009B1 (ko) * 2003-02-10 2009-09-10 삼성전자주식회사 트랜지스터의 구동 방법과 쉬프트 레지스터의 구동 방법및 이를 수행하기 위한 쉬프트 레지스터
TWI240243B (en) * 2003-05-06 2005-09-21 Au Optronics Corp Liquid crystal display driving circuit and verifying apparatus and error tolerance method thereof
TW591583B (en) * 2003-05-09 2004-06-11 Toppoly Optoelectronics Corp Current register unit and circuit, and image display device applying the current register unit
JP4565816B2 (ja) * 2003-06-30 2010-10-20 三洋電機株式会社 表示装置
US7197515B2 (en) * 2003-06-30 2007-03-27 Microsoft Corporation Declarative solution definition
KR100566814B1 (ko) * 2003-07-24 2006-04-03 엘지.필립스 엘시디 주식회사 쉬프트 레지스터
KR100666549B1 (ko) * 2003-11-27 2007-01-09 삼성에스디아이 주식회사 유기전계 발광표시장치 및 그의 구동방법
CN100385478C (zh) * 2003-12-27 2008-04-30 Lg.菲利浦Lcd株式会社 包括移位寄存器的驱动电路以及使用其的平板显示器件
KR100995637B1 (ko) * 2003-12-29 2010-11-19 엘지디스플레이 주식회사 쉬프트 레지스터
JP2005235311A (ja) * 2004-02-19 2005-09-02 Olympus Corp 信号伝送回路
KR101032945B1 (ko) 2004-03-12 2011-05-09 삼성전자주식회사 시프트 레지스터 및 이를 포함하는 표시 장치
KR101030528B1 (ko) * 2004-05-27 2011-04-26 엘지디스플레이 주식회사 쉬프트 레지스터 및 이를 사용한 액정표시장치
KR101057891B1 (ko) * 2004-05-31 2011-08-19 엘지디스플레이 주식회사 쉬프트 레지스터
EP2104110B1 (en) * 2004-06-14 2013-08-21 Semiconductor Energy Laboratory Co, Ltd. Shift register and semiconductor display device
KR101019416B1 (ko) * 2004-06-29 2011-03-07 엘지디스플레이 주식회사 쉬프트레지스터 및 이를 포함하는 평판표시장치
KR100688498B1 (ko) * 2004-07-01 2007-03-02 삼성전자주식회사 게이트 드라이버가 내장된 액정 패널 및 이의 구동 방법
KR20060003968A (ko) * 2004-07-05 2006-01-12 삼성전자주식회사 어레이 기판과 이를 갖는 표시 장치와, 이의 구동장치 및방법
JP4591664B2 (ja) * 2004-07-07 2010-12-01 ソニー株式会社 液晶表示装置
GB0417132D0 (en) * 2004-07-31 2004-09-01 Koninkl Philips Electronics Nv A shift register circuit
JP2006127630A (ja) 2004-10-28 2006-05-18 Alps Electric Co Ltd シフトレジスタ及び液晶ドライバ
KR100602363B1 (ko) 2005-01-10 2006-07-18 삼성에스디아이 주식회사 발광제어구동부 및 그를 이용한 발광 표시장치
JP4475128B2 (ja) * 2005-02-01 2010-06-09 セイコーエプソン株式会社 シフトレジスタ、その制御方法、電気光学装置及び電子機器
TW200703195A (en) * 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
TW200703224A (en) * 2005-03-22 2007-01-16 Koninkl Philips Electronics Nv A shift register circuit
KR101089098B1 (ko) 2005-03-31 2011-12-06 엘지디스플레이 주식회사 액정표시장치용 듀얼 풀다운 출력회로
US7948466B2 (en) * 2005-04-15 2011-05-24 Chimei Innolux Corporation Circuit structure for dual resolution design
KR101107714B1 (ko) * 2005-04-22 2012-01-25 엘지디스플레이 주식회사 쉬프트 레지스터 및 이의 구동방법
KR101183431B1 (ko) * 2005-06-23 2012-09-14 엘지디스플레이 주식회사 게이트 드라이버
WO2007013010A2 (en) * 2005-07-26 2007-02-01 Koninklijke Philips Electronics N.V. A multiple input circuit
US7310402B2 (en) * 2005-10-18 2007-12-18 Au Optronics Corporation Gate line drivers for active matrix displays
KR101192777B1 (ko) * 2005-12-02 2012-10-18 엘지디스플레이 주식회사 쉬프트 레지스터
US7432737B2 (en) 2005-12-28 2008-10-07 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device, display device, and electronic device
US7430268B2 (en) * 2006-01-05 2008-09-30 Au Optronics Corporation Dynamic shift register with built-in disable circuit
US7656381B2 (en) * 2006-01-11 2010-02-02 Tpo Displays Corp. Systems for providing dual resolution control of display panels
TWI326445B (en) * 2006-01-16 2010-06-21 Au Optronics Corp Shift register turning on a feedback circuit according to a signal from a next stage shift register
KR101154338B1 (ko) * 2006-02-15 2012-06-13 삼성전자주식회사 쉬프트 레지스터와, 이를 갖는 스캔 구동 회로 및 표시장치
JP4912121B2 (ja) * 2006-02-23 2012-04-11 三菱電機株式会社 シフトレジスタ回路
TWI323869B (en) * 2006-03-14 2010-04-21 Au Optronics Corp Shift register circuit
WO2007108177A1 (ja) * 2006-03-23 2007-09-27 Sharp Kabushiki Kaisha 表示装置およびその駆動方法
JP4912023B2 (ja) * 2006-04-25 2012-04-04 三菱電機株式会社 シフトレジスタ回路
JP2007316454A (ja) 2006-05-29 2007-12-06 Sony Corp 画像表示装置
JP4932415B2 (ja) 2006-09-29 2012-05-16 株式会社半導体エネルギー研究所 半導体装置
TWI346929B (en) * 2006-10-13 2011-08-11 Au Optronics Corp Gate driver and driving method of liquid crystal display device
TWI332645B (en) * 2006-10-17 2010-11-01 Au Optronics Corp Driving circuit of liquid crystal display device
TWI511116B (zh) 2006-10-17 2015-12-01 Semiconductor Energy Lab 脈衝輸出電路、移位暫存器及顯示裝置
JP5079301B2 (ja) * 2006-10-26 2012-11-21 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
JP5358449B2 (ja) * 2006-11-20 2013-12-04 コピン コーポレーション 低電力消費用途のためのシフトレジスタ
US7522694B2 (en) * 2006-11-20 2009-04-21 Kopin Corporation Shifter register for low power consumption application
JP4912186B2 (ja) * 2007-03-05 2012-04-11 三菱電機株式会社 シフトレジスタ回路およびそれを備える画像表示装置
KR101296645B1 (ko) 2007-03-12 2013-08-14 엘지디스플레이 주식회사 쉬프트 레지스터
CN101312019B (zh) * 2007-05-24 2010-08-25 胜华科技股份有限公司 移位寄存器及液晶显示器
TWI336464B (en) * 2007-07-04 2011-01-21 Au Optronics Corp Liquid crystal display panel and driving method thereof
CN101377956B (zh) * 2007-08-31 2010-12-29 群康科技(深圳)有限公司 移位寄存器及液晶显示器
US8937614B2 (en) 2007-11-06 2015-01-20 Nlt Technologies, Ltd. Bidirectional shift register and display device using the same
JP5207865B2 (ja) * 2007-11-12 2013-06-12 三菱電機株式会社 シフトレジスタ
US7831010B2 (en) * 2007-11-12 2010-11-09 Mitsubishi Electric Corporation Shift register circuit
TWI354994B (en) * 2007-11-16 2011-12-21 Au Optronics Corp Switch set of bi-directional shift register module
KR101448910B1 (ko) * 2008-01-25 2014-10-14 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
TWI391899B (zh) * 2008-03-21 2013-04-01 Au Optronics Corp 移位暫存器
US8902210B2 (en) * 2008-10-10 2014-12-02 Lg Display Co., Ltd. Liquid crystal display device
US8363773B2 (en) * 2008-10-20 2013-01-29 Taiwan Semiconductor Manufacturing Co., Ltd. Digital phase interpolation control for clock and data recovery circuit
JP5665299B2 (ja) 2008-10-31 2015-02-04 三菱電機株式会社 シフトレジスタ回路
TWI390499B (zh) * 2008-12-01 2013-03-21 Au Optronics Corp 移位暫存裝置
CN101425340B (zh) * 2008-12-09 2011-07-20 友达光电股份有限公司 移位缓存装置
TWI394134B (zh) * 2008-12-12 2013-04-21 Au Optronics Corp 預下拉前級突波之移位暫存器
TWI407443B (zh) * 2009-03-05 2013-09-01 Au Optronics Corp 移位暫存器
KR101752640B1 (ko) 2009-03-27 2017-06-30 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체장치
TWI400685B (zh) * 2009-04-08 2013-07-01 Hannstar Display Corp 閘極驅動電路及其驅動方法
KR101573460B1 (ko) * 2009-04-30 2015-12-02 삼성디스플레이 주식회사 게이트 구동회로
JP5610778B2 (ja) * 2009-07-06 2014-10-22 三菱電機株式会社 走査線駆動回路
TWI381640B (zh) * 2009-07-14 2013-01-01 Au Optronics Corp 具雙向傳輸機制之移位暫存器電路
TWI426521B (zh) * 2009-07-31 2014-02-11 Wintek Corp 雙向移位暫存器
JP5467455B2 (ja) * 2009-10-07 2014-04-09 Ｎｌｔテクノロジー株式会社 シフトレジスタ回路、走査線駆動回路及び表示装置
WO2011055569A1 (ja) 2009-11-04 2011-05-12 シャープ株式会社 シフトレジスタならびにそれを備えた走査信号線駆動回路および表示装置
US8519764B2 (en) 2009-11-04 2013-08-27 Sharp Kabushiki Kaisha Shift register, scanning signal line drive circuit provided with same, and display device
KR101605433B1 (ko) 2009-11-26 2016-03-23 삼성디스플레이 주식회사 표시 패널
KR20220149630A (ko) * 2009-12-04 2022-11-08 가부시키가이샤 한도오따이 에네루기 켄큐쇼 반도체 장치
TW201133440A (en) * 2010-03-19 2011-10-01 Au Optronics Corp Shift register circuit and gate driving circuit
TWI421827B (zh) 2010-03-19 2014-01-01 Au Optronics Corp 移位暫存器
CN101789213A (zh) * 2010-03-30 2010-07-28 友达光电股份有限公司 移位寄存器电路以及栅极驱动电路
CN102214428B (zh) * 2010-04-01 2013-12-18 瀚宇彩晶股份有限公司 栅极驱动电路及其驱动方法
KR101373979B1 (ko) * 2010-05-07 2014-03-14 엘지디스플레이 주식회사 게이트 쉬프트 레지스터와 이를 이용한 표시장치
JP5669453B2 (ja) * 2010-06-22 2015-02-12 株式会社ジャパンディスプレイ 双方向シフトレジスタ、及びこれを用いた画像表示装置
JP5485811B2 (ja) * 2010-06-23 2014-05-07 株式会社ジャパンディスプレイ 双方向シフトレジスタ、及びこれを用いた画像表示装置
TWI433459B (zh) * 2010-07-08 2014-04-01 Au Optronics Corp 雙向移位暫存器
CN101937718B (zh) * 2010-08-04 2013-02-13 友达光电股份有限公司 双向移位寄存器
JP5631145B2 (ja) 2010-10-08 2014-11-26 株式会社ジャパンディスプレイ ゲート信号線駆動回路及び表示装置
CN101976580B (zh) * 2010-10-12 2015-06-03 友达光电股份有限公司 可增加驱动能力的第n级移位寄存器及其方法
TWI440308B (zh) 2010-10-13 2014-06-01 Au Optronics Corp 閘極陣列移位暫存器
TWI437823B (zh) * 2010-12-16 2014-05-11 Au Optronics Corp 移位暫存器電路
JP5618821B2 (ja) 2010-12-28 2014-11-05 株式会社ジャパンディスプレイ 双方向シフトレジスタ及びこれを用いた画像表示装置
JP2012189752A (ja) 2011-03-10 2012-10-04 Japan Display East Co Ltd 表示装置
KR101768485B1 (ko) * 2011-04-21 2017-08-31 엘지디스플레이 주식회사 쉬프트 레지스터
TWI595495B (zh) * 2011-05-13 2017-08-11 半導體能源研究所股份有限公司 半導體裝置
JP5774911B2 (ja) 2011-06-01 2015-09-09 株式会社ジャパンディスプレイ 表示装置
TWI668839B (zh) * 2011-08-29 2019-08-11 日商半導體能源研究所股份有限公司 半導體裝置
JP5836024B2 (ja) * 2011-09-06 2015-12-24 株式会社ジャパンディスプレイ 駆動回路及び表示装置
JP6009153B2 (ja) 2011-10-06 2016-10-19 株式会社ジャパンディスプレイ 表示装置
CN103208246A (zh) * 2012-01-11 2013-07-17 瀚宇彩晶股份有限公司 移位暂存器及其方法
JP5393836B2 (ja) * 2012-05-10 2014-01-22 株式会社半導体エネルギー研究所 表示装置、半導体装置、表示モジュール及び電子機器
CN102831867B (zh) * 2012-07-26 2014-04-16 北京大学深圳研究生院 栅极驱动单元电路及其栅极驱动电路和一种显示器
US9171842B2 (en) 2012-07-30 2015-10-27 Semiconductor Energy Laboratory Co., Ltd. Sequential circuit and semiconductor device
WO2014054516A1 (ja) * 2012-10-05 2014-04-10 シャープ株式会社 シフトレジスタ、それを備える表示装置、およびシフトレジスタの駆動方法
WO2014054518A1 (ja) 2012-10-05 2014-04-10 シャープ株式会社 シフトレジスタ
WO2014054517A1 (ja) * 2012-10-05 2014-04-10 シャープ株式会社 シフトレジスタ、それを備える表示装置、およびシフトレジスタの駆動方法
JP6076714B2 (ja) * 2012-11-30 2017-02-08 株式会社ジャパンディスプレイ 有機ｅｌ表示装置
CN103021466B (zh) * 2012-12-14 2016-08-03 京东方科技集团股份有限公司 移位寄存器及其工作方法、栅极驱动装置、显示装置
CN103258500B (zh) * 2013-04-24 2015-02-04 合肥京东方光电科技有限公司 一种移位寄存单元及显示装置
CN103258495B (zh) * 2013-05-07 2015-08-05 京东方科技集团股份有限公司 移位寄存单元、移位寄存器和显示装置
CN104240628B (zh) * 2013-06-17 2017-03-01 群创光电股份有限公司 显示器面板与双向移位寄存器电路
US9424950B2 (en) 2013-07-10 2016-08-23 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
JP5648113B2 (ja) * 2013-10-18 2015-01-07 株式会社半導体エネルギー研究所 半導体装置
TWI484495B (zh) 2014-04-07 2015-05-11 Au Optronics Corp 移位暫存器電路
JP5799150B2 (ja) * 2014-09-29 2015-10-21 株式会社半導体エネルギー研究所 半導体装置
US10276122B2 (en) 2014-10-28 2019-04-30 Sharp Kabushiki Kaisha Unit shift register circuit, shift register circuit, control method for unit shift register circuit, and display device
JP6106227B2 (ja) * 2015-08-03 2017-03-29 株式会社半導体エネルギー研究所 半導体装置及び表示装置
CN105336300B (zh) * 2015-12-04 2019-03-26 昆山龙腾光电有限公司 移位寄存器、栅极驱动电路及显示装置
CN106652933B (zh) * 2016-11-18 2021-02-26 南京中电熊猫液晶显示科技有限公司 具有正反向扫描功能的栅极驱动电路
JP2017084438A (ja) * 2016-11-21 2017-05-18 株式会社半導体エネルギー研究所 半導体装置
JP2017076999A (ja) * 2016-11-24 2017-04-20 株式会社半導体エネルギー研究所 半導体装置
JP6159043B1 (ja) * 2017-02-23 2017-07-05 株式会社半導体エネルギー研究所 半導体装置及び表示装置
CN108573668B (zh) * 2017-03-10 2021-05-18 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路及显示装置
CN107068088B (zh) * 2017-04-14 2019-04-05 京东方科技集团股份有限公司 移位寄存器单元及其驱动方法、栅极驱动电路、显示装置
CN107123405A (zh) 2017-06-01 2017-09-01 深圳市华星光电技术有限公司 双向移位寄存器单元、双向移位寄存器及显示面板
CN107393473B (zh) * 2017-08-25 2018-11-23 深圳市华星光电半导体显示技术有限公司 Goa电路
US10446085B2 (en) * 2017-08-25 2019-10-15 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit for solving problem of voltage level maintenance at the node Q
CN107492338A (zh) * 2017-10-13 2017-12-19 京东方科技集团股份有限公司 一种栅极驱动电路及显示装置
JP6434176B2 (ja) * 2018-02-22 2018-12-05 株式会社半導体エネルギー研究所 半導体装置
JP6584701B2 (ja) * 2019-02-15 2019-10-02 株式会社半導体エネルギー研究所 半導体装置
US10950155B1 (en) * 2020-03-27 2021-03-16 Shenzhen China Star Optoelectronics Semiconductor Display Technology Co., Ltd. GOA circuit and display panel
JP2022117207A (ja) 2021-01-29 2022-08-10 シャープディスプレイテクノロジー株式会社 双方向シフトレジスタおよびそれを備える表示装置

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP0078402B1 (en) * 1981-10-29 1986-01-02 Kabushiki Kaisha Toshiba Drive circuit for display panel having display elements disposed in matrix form
DE3645160C2 (ko) * 1985-12-09 1992-04-23 Sharp K.K., Osaka, Jp
JPH04134798A (ja) * 1990-09-26 1992-05-08 Nec Kansai Ltd 双方向シフトレジスタ
JPH04298897A (ja) * 1991-03-26 1992-10-22 Mitsubishi Electric Corp 双方向シフトレジスタ
JP3329008B2 (ja) * 1993-06-25 2002-09-30 ソニー株式会社 双方向信号伝送回路網及び双方向信号転送シフトレジスタ
US5410583A (en) * 1993-10-28 1995-04-25 Rca Thomson Licensing Corporation Shift register useful as a select line scanner for a liquid crystal display
FR2720185B1 (fr) * 1994-05-17 1996-07-05 Thomson Lcd Registre à décalage utilisant des transistors M.I.S. de même polarité.

Cited By (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101066493B1 (ko) * 2004-12-31 2011-09-21 엘지디스플레이 주식회사 쉬프트 레지스터
KR101115730B1 (ko) * 2005-03-31 2012-03-06 엘지디스플레이 주식회사 게이트 드라이버 및 이를 구비한 표시장치
US8040313B2 (en) 2005-05-26 2011-10-18 Lg Display Co., Ltd. Shift register and display device using the same and driving method thereof
KR101147125B1 (ko) * 2005-05-26 2012-05-25 엘지디스플레이 주식회사 쉬프트 레지스터와 이를 이용한 표시장치 및 그의 구동방법
US8860650B2 (en) 2005-05-26 2014-10-14 Lg Display Co., Ltd. Shift register having reduced load and display device using the same and driving method thereof
KR101520807B1 (ko) * 2009-01-05 2015-05-18 삼성디스플레이 주식회사 게이트 구동회로 및 이를 갖는 표시장치
KR20160074775A (ko) * 2014-12-18 2016-06-29 엘지디스플레이 주식회사 게이트 쉬프트 레지스터 및 이를 이용한 평판 표시 장치

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