JP2562297B2 - ドライバ−内蔵アクティブマトリクスパネル - Google Patents
ドライバ−内蔵アクティブマトリクスパネルInfo
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- JP2562297B2 JP2562297B2 JP61021386A JP2138686A JP2562297B2 JP 2562297 B2 JP2562297 B2 JP 2562297B2 JP 61021386 A JP61021386 A JP 61021386A JP 2138686 A JP2138686 A JP 2138686A JP 2562297 B2 JP2562297 B2 JP 2562297B2
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- Japan
- Prior art keywords
- thin film
- driver
- film transistor
- data line
- active matrix
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- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
Description
【発明の詳細な説明】 〔産業上の利用分野〕 本発明は、ドライバー内蔵アクティブマトリクスパネル
の回路構成に関する。
の回路構成に関する。
絶縁基板上に薄膜トランジスタ（以下TFTと略記す
る。）を用いてドライバーを内蔵したアクティブマトリ
クスパネルの例としては、“エス・アイ・ディー（SI
D）84ダイジェスト316ページ1984"に示されるようなも
のがある。第２図はその回路図である。同図に示すドラ
イバー内蔵アクティブマトリクスパネルは、Ｘドライバ
ー部40、Ｙドライバー部51、及び画素エリア部52とで構
成されている。Ｘドライバー部は、41のシフトレジス
タ、45〜47のデータ線選択回路、及びデータ線に画像デ
ータを保持する容量48〜50とからなる。42〜44はシフト
レジスタ41の出力であり、45〜47のデータ線選択回路の
TFTのON、OFFを操作する。画素エリアは53〜55のデータ
線、56〜58の走査線、59〜67の画素TFT、及び68〜76の
液晶の容量とから成る。56〜58の走査線は51のＹドライ
バーによって１水平走査期間ｔHずつ順次選択される。
たとえば56が選択されている間は、59〜61のTFTが全てO
Nしており、Ｘドライバー40によって53〜55の走査線に
順次書き込まれた画像信号を、68〜70の液晶の容量に書
き込んでいく。ｔH後に56は非選択状態となり、59〜61
の画素TFTがOFFし、57の走査線が選択され、次のライン
の画素TFT62〜64をONさせ、同様に画像信号を書き込ん
でいく。XCL、XSPはＸ側シフトレジスタのクロック信号
及びスタートパルスであり、YCL、YSPはＹ側ドライバー
のクロック信号及びスタートパルスである。VIDは画像
信号入力、LCCは対向電極である。
る。）を用いてドライバーを内蔵したアクティブマトリ
クスパネルの例としては、“エス・アイ・ディー（SI
D）84ダイジェスト316ページ1984"に示されるようなも
のがある。第２図はその回路図である。同図に示すドラ
イバー内蔵アクティブマトリクスパネルは、Ｘドライバ
ー部40、Ｙドライバー部51、及び画素エリア部52とで構
成されている。Ｘドライバー部は、41のシフトレジス
タ、45〜47のデータ線選択回路、及びデータ線に画像デ
ータを保持する容量48〜50とからなる。42〜44はシフト
レジスタ41の出力であり、45〜47のデータ線選択回路の
TFTのON、OFFを操作する。画素エリアは53〜55のデータ
線、56〜58の走査線、59〜67の画素TFT、及び68〜76の
液晶の容量とから成る。56〜58の走査線は51のＹドライ
バーによって１水平走査期間ｔHずつ順次選択される。
たとえば56が選択されている間は、59〜61のTFTが全てO
Nしており、Ｘドライバー40によって53〜55の走査線に
順次書き込まれた画像信号を、68〜70の液晶の容量に書
き込んでいく。ｔH後に56は非選択状態となり、59〜61
の画素TFTがOFFし、57の走査線が選択され、次のライン
の画素TFT62〜64をONさせ、同様に画像信号を書き込ん
でいく。XCL、XSPはＸ側シフトレジスタのクロック信号
及びスタートパルスであり、YCL、YSPはＹ側ドライバー
のクロック信号及びスタートパルスである。VIDは画像
信号入力、LCCは対向電極である。
しかし、前述の従来技術には以下に述べるような問題
点がある。
点がある。
第３図はドライバー内蔵アクティブマトリクスパネル
の画像信号電位および走査線信号電位を示す図である。
液晶は交流駆動する必要があるため、１フィールドごと
に画像信号をある電位ＶTを中心として正負反転させ用
いる。ＶMA及びＶMIはそれぞれ第１フィールド及び第２
フィールドでの黒レベルに相当する画像信号電位であ
る。走査線信号は、画素エリアのTFTがｎチャネルの場
合には、１水平走査期間ＴHだけＹドライバーの正電源
電位ＶDDYと等しく、残りの期間は負電源電位ＶSSYと等
しくなっている。第１フィールドにおける１水平走査期
間ｔHの、第２図のM1〜M5の各部分の動作電位を示した
図が第４図である。この図においてはＸ側の正電源ＶDD
X、および負電源ＶSSXを、それぞれＶDDYおよびＶSSYと
等しくしてある。時刻t1において走査線56が選択され、
M4がハイレベルとなり59〜61のTFTが全てONする。時刻t
2においてM2がハイレベルとなり、TFT45がONし、M3とM1
とが同電位となりデータ線に画像信号が書き込まれる。
時刻t3においてM2がローレベルとなり、TFT45がOFFす
る。この時M2の電位は、TFT45の電極間容量と、データ
線の容量48との容量分割により、瞬間的に低くなる。こ
の電位変動分ΔV-1は、TFT45のゲート・ソース間容量を
C1、データ線の容量をC2とすると、 ΔV-1＝（ＶDDX−ＶSSX）・C1／（C1＋C2）… で表わされる。データ線の電位M3は、時刻t2における画
像信号よりΔV-1だけ低い電位で保持され、その間、画
素のTFT59を通じて画素電極M5にデータ線の電荷が注入
され、M5とM3の電位が等しくなる。時刻t4においてM4が
ローレベルとなりTFT59がOFFする。この時M5の電位は、
TFT59の電極間容量と、液晶の容量68との容量分割によ
り、瞬間的に低くなる。この電位変動分ΔV-2は、TFT59
のゲート・ソース間容量をC3、液晶の容量をC4とする
と、 ΔV-2＝（ＶDDY−ＶSSY）・C3／（C3＋C4）… で表わされる。
の画像信号電位および走査線信号電位を示す図である。
液晶は交流駆動する必要があるため、１フィールドごと
に画像信号をある電位ＶTを中心として正負反転させ用
いる。ＶMA及びＶMIはそれぞれ第１フィールド及び第２
フィールドでの黒レベルに相当する画像信号電位であ
る。走査線信号は、画素エリアのTFTがｎチャネルの場
合には、１水平走査期間ＴHだけＹドライバーの正電源
電位ＶDDYと等しく、残りの期間は負電源電位ＶSSYと等
しくなっている。第１フィールドにおける１水平走査期
間ｔHの、第２図のM1〜M5の各部分の動作電位を示した
図が第４図である。この図においてはＸ側の正電源ＶDD
X、および負電源ＶSSXを、それぞれＶDDYおよびＶSSYと
等しくしてある。時刻t1において走査線56が選択され、
M4がハイレベルとなり59〜61のTFTが全てONする。時刻t
2においてM2がハイレベルとなり、TFT45がONし、M3とM1
とが同電位となりデータ線に画像信号が書き込まれる。
時刻t3においてM2がローレベルとなり、TFT45がOFFす
る。この時M2の電位は、TFT45の電極間容量と、データ
線の容量48との容量分割により、瞬間的に低くなる。こ
の電位変動分ΔV-1は、TFT45のゲート・ソース間容量を
C1、データ線の容量をC2とすると、 ΔV-1＝（ＶDDX−ＶSSX）・C1／（C1＋C2）… で表わされる。データ線の電位M3は、時刻t2における画
像信号よりΔV-1だけ低い電位で保持され、その間、画
素のTFT59を通じて画素電極M5にデータ線の電荷が注入
され、M5とM3の電位が等しくなる。時刻t4においてM4が
ローレベルとなりTFT59がOFFする。この時M5の電位は、
TFT59の電極間容量と、液晶の容量68との容量分割によ
り、瞬間的に低くなる。この電位変動分ΔV-2は、TFT59
のゲート・ソース間容量をC3、液晶の容量をC4とする
と、 ΔV-2＝（ＶDDY−ＶSSY）・C3／（C3＋C4）… で表わされる。
以上述べたように、従来のドライバー内蔵アクティブ
マトリクスパネルにおいては、画素電極に書き込まれる
信号が実際の画像信号に対して、ΔV-1＋ΔV-2だけずれ
るという問題点を生じる。しかも、TFTの電極間容量は
バイアス状態により異なるため、画像信号のレベルによ
って式および式の右辺の値は変化し、電圧変動分Δ
V-1＋ΔV-2も変化する。したがって画面の再現性が悪
く、第１フィールドと第２フィールド間での書き込み電
圧の非対称性によりフリッカーを生じるなど画質を悪化
されることになる。
マトリクスパネルにおいては、画素電極に書き込まれる
信号が実際の画像信号に対して、ΔV-1＋ΔV-2だけずれ
るという問題点を生じる。しかも、TFTの電極間容量は
バイアス状態により異なるため、画像信号のレベルによ
って式および式の右辺の値は変化し、電圧変動分Δ
V-1＋ΔV-2も変化する。したがって画面の再現性が悪
く、第１フィールドと第２フィールド間での書き込み電
圧の非対称性によりフリッカーを生じるなど画質を悪化
されることになる。
本発明は以上のような問題点を解決するもので、その
目的とするところは、画素電極に画像信号を忠実に書き
込めるドライバー内蔵アクティブマトリクスパネルの回
路構成を与えるところにある。
目的とするところは、画素電極に画像信号を忠実に書き
込めるドライバー内蔵アクティブマトリクスパネルの回
路構成を与えるところにある。
本発明は、絶縁基板上に設けられた、走査線群、デー
タ線群、前記走査線群及びデータ線群をそれぞれ駆動す
る走査線ドライバー集積回路及びデータ線ドライバー集
積回路、並びに前記走査線群及びデータ線群の各交点近
傍に前記走査線および前記データ線に接続して設けられ
た薄膜トランジスタアレイによって液晶を駆動してなる
ドライバー内蔵アクティブマトリクスパネルにおいて、 前記データ線ドライバー集積回路内に、第１の薄膜ト
ランジスタで構成されたスイッチング回路群であって前
記データ線のそれぞれにそれぞれのソース・ドレイン間
電流通路がそれぞれ接続されたスイッチング回路群を備
え、 液晶を駆動する前記薄膜トランジスタアレイを、前記
第１の薄膜トランジスタと極性の異なる第２の薄膜トラ
ンジスタで構成し、前記第２の薄膜トランジスタの制御
電極を前記走査線に接続し、前記第２の薄膜トランジス
タのソース・ドレイン間電流通路を前記データ線に接続
してなり、 前記第１の薄膜トランジスタのスイッチング時に生じ
る電圧変動分と前記第２の薄膜トランジスタのスイッチ
ンング時に生じる電圧変動分とを補償する手段を備えた
ことを特徴とする。
タ線群、前記走査線群及びデータ線群をそれぞれ駆動す
る走査線ドライバー集積回路及びデータ線ドライバー集
積回路、並びに前記走査線群及びデータ線群の各交点近
傍に前記走査線および前記データ線に接続して設けられ
た薄膜トランジスタアレイによって液晶を駆動してなる
ドライバー内蔵アクティブマトリクスパネルにおいて、 前記データ線ドライバー集積回路内に、第１の薄膜ト
ランジスタで構成されたスイッチング回路群であって前
記データ線のそれぞれにそれぞれのソース・ドレイン間
電流通路がそれぞれ接続されたスイッチング回路群を備
え、 液晶を駆動する前記薄膜トランジスタアレイを、前記
第１の薄膜トランジスタと極性の異なる第２の薄膜トラ
ンジスタで構成し、前記第２の薄膜トランジスタの制御
電極を前記走査線に接続し、前記第２の薄膜トランジス
タのソース・ドレイン間電流通路を前記データ線に接続
してなり、 前記第１の薄膜トランジスタのスイッチング時に生じ
る電圧変動分と前記第２の薄膜トランジスタのスイッチ
ンング時に生じる電圧変動分とを補償する手段を備えた
ことを特徴とする。
本発明の上記の構成によれば、第１のTFTのスイッチ
ング時に生じる電圧変動分を、第２のTFTのスイッチン
グ時に生じる電圧変動分で補うことができ、画素電極に
画像信号を忠実に書き込むことができる。
ング時に生じる電圧変動分を、第２のTFTのスイッチン
グ時に生じる電圧変動分で補うことができ、画素電極に
画像信号を忠実に書き込むことができる。
本発明のドライバー内蔵アクティブマトリクスパネル
は、第１図に示すようにＸドライバー部37、Ｙドライバ
ー部11、及び画素エリア部12の３つの部分より成る。ま
ずＸドライバーの構成について述べる。１はシフトレジ
スタであり、２〜４はその出力である。画像信号は、シ
フトレジスタの出力パルスのタイミングに応じて５〜７
のTFTを介してデータ線13〜15に書き込まれる。８〜10
は画像データをデータ線に保持する容量である。Ｙドラ
イバー部は、シフトレジスタ11と走査線16〜18とから成
る。画素エリア部は、Ｘドライバーによって駆動される
データ線13〜15と、Ｙドライバーによって駆動される走
査線16〜18と、これらの交点に配置され画素電極を駆動
する画素TFT19〜27と、画素電極と対向電極の間に液晶
をはさんで成る容量28〜36とから構成されている。XCL,
XSPはＸ側シフトレジスタのクロック信号及びスタート
パルスであり、YCL,YSPはＹ側シフトレジスタのクロッ
ク信号及びスタートパルスである。これらのシフトレジ
スタはスタートパルスをクロックの半周期ごとに順次後
段へ送る働きをする。VIDは画像信号入力、LCCは対向基
板である。
は、第１図に示すようにＸドライバー部37、Ｙドライバ
ー部11、及び画素エリア部12の３つの部分より成る。ま
ずＸドライバーの構成について述べる。１はシフトレジ
スタであり、２〜４はその出力である。画像信号は、シ
フトレジスタの出力パルスのタイミングに応じて５〜７
のTFTを介してデータ線13〜15に書き込まれる。８〜10
は画像データをデータ線に保持する容量である。Ｙドラ
イバー部は、シフトレジスタ11と走査線16〜18とから成
る。画素エリア部は、Ｘドライバーによって駆動される
データ線13〜15と、Ｙドライバーによって駆動される走
査線16〜18と、これらの交点に配置され画素電極を駆動
する画素TFT19〜27と、画素電極と対向電極の間に液晶
をはさんで成る容量28〜36とから構成されている。XCL,
XSPはＸ側シフトレジスタのクロック信号及びスタート
パルスであり、YCL,YSPはＹ側シフトレジスタのクロッ
ク信号及びスタートパルスである。これらのシフトレジ
スタはスタートパルスをクロックの半周期ごとに順次後
段へ送る働きをする。VIDは画像信号入力、LCCは対向基
板である。
次に、ドライバー内蔵アクティブマトリクスパネルの
動作について説明する。一般にNTSCのビデオ信号は第１
フィールドと第２フィールドをあわせた１フレームの信
号で画面全体の絵を送る。液晶は交流駆動する必要があ
るため、画像信号は第３図のようにフィールドごとにあ
る電位ＶTを中心に正負反転させたものを用いる。ＶMA
及びＶMIはそれぞれ第１フィールド及び第２フィールド
での黒レベルに相当する画像信号電位である。走査線信
号は、画素TFTがｎチャネルの場合、１水平走査期間ｔH
だけＹドライバーの正電源電位ＶDDYと等しく、残りの
期間は負電源電位ＶSSYと等しくなっている。第５図
は、第１図のP1〜P5の各部分の動作電位を、第１フィー
ルドの１水平走査期間ｔHについて示したものである。
従来例と異なる点は、スイッチング回路のTFT5〜７にＰ
チャネルを用いたため、シフトレジスタ１の出力２〜４
の動作電位波形が反転していることである。まず、時刻
t1において走査線16が選択され、P4がＶDDYと等しくな
り画素TFT19〜21が全てONする。時刻t2においてP2の電
位がＶDDXからＶSSXとなり、TFT5がONし、P3とP1とが同
電位となりデータ線に画像信号が書き込まれる。時刻t3
においてP2がＶSSXからＶDDXとなり、TFT5がOFFする。
この時P3の電位は、TFT5の電極間容量と、データ線の容
量８との容量分割により、瞬時的に高くなる。この電位
変動分Δ+V1は、TFT5のゲート・ソース間容量をC1、デ
ータ線の容量をC2とすると、 ΔV+1＝（ＶDDX−ＶSSX）・C1／（C1＋C2）… で表わされる。データ線の電位P3は、時刻t2における画
像信号よりΔV+1だけ高い電位で保持され、その間、画
素のTFT19を通じて画素電極P5にデータ線の電荷が注入
され、P5とP3の電位は、TFT19の電極間容量と、液晶の
容量28との容量分割により、瞬間的に低くなる。この電
位変動分ΔV-2は、TFT19のゲート・ソース間容量をC3、
液晶の容量をC4とすると、 ΔV-2＝（ＶDDY−ＶSSY）・C3／（C3＋C4）… で表わされる。ここで式と式の右辺の値が等しくな
るように設計すれば、画素電極P5に書き込まれる信号
を、実際の画像信号と等しくすることができる。さらに
ＰチャネルのTFT5とｎチャネルのTFT19の特性が対称で
あれば、バイアス状態に依存せず式と式の右辺を等
しくすることができるため、あらゆるレベルの画像信号
に対して画面を忠実に再現することができる。
動作について説明する。一般にNTSCのビデオ信号は第１
フィールドと第２フィールドをあわせた１フレームの信
号で画面全体の絵を送る。液晶は交流駆動する必要があ
るため、画像信号は第３図のようにフィールドごとにあ
る電位ＶTを中心に正負反転させたものを用いる。ＶMA
及びＶMIはそれぞれ第１フィールド及び第２フィールド
での黒レベルに相当する画像信号電位である。走査線信
号は、画素TFTがｎチャネルの場合、１水平走査期間ｔH
だけＹドライバーの正電源電位ＶDDYと等しく、残りの
期間は負電源電位ＶSSYと等しくなっている。第５図
は、第１図のP1〜P5の各部分の動作電位を、第１フィー
ルドの１水平走査期間ｔHについて示したものである。
従来例と異なる点は、スイッチング回路のTFT5〜７にＰ
チャネルを用いたため、シフトレジスタ１の出力２〜４
の動作電位波形が反転していることである。まず、時刻
t1において走査線16が選択され、P4がＶDDYと等しくな
り画素TFT19〜21が全てONする。時刻t2においてP2の電
位がＶDDXからＶSSXとなり、TFT5がONし、P3とP1とが同
電位となりデータ線に画像信号が書き込まれる。時刻t3
においてP2がＶSSXからＶDDXとなり、TFT5がOFFする。
この時P3の電位は、TFT5の電極間容量と、データ線の容
量８との容量分割により、瞬時的に高くなる。この電位
変動分Δ+V1は、TFT5のゲート・ソース間容量をC1、デ
ータ線の容量をC2とすると、 ΔV+1＝（ＶDDX−ＶSSX）・C1／（C1＋C2）… で表わされる。データ線の電位P3は、時刻t2における画
像信号よりΔV+1だけ高い電位で保持され、その間、画
素のTFT19を通じて画素電極P5にデータ線の電荷が注入
され、P5とP3の電位は、TFT19の電極間容量と、液晶の
容量28との容量分割により、瞬間的に低くなる。この電
位変動分ΔV-2は、TFT19のゲート・ソース間容量をC3、
液晶の容量をC4とすると、 ΔV-2＝（ＶDDY−ＶSSY）・C3／（C3＋C4）… で表わされる。ここで式と式の右辺の値が等しくな
るように設計すれば、画素電極P5に書き込まれる信号
を、実際の画像信号と等しくすることができる。さらに
ＰチャネルのTFT5とｎチャネルのTFT19の特性が対称で
あれば、バイアス状態に依存せず式と式の右辺を等
しくすることができるため、あらゆるレベルの画像信号
に対して画面を忠実に再現することができる。
ただし、一般にTFTのスレッシュホルド電圧は高いた
め、ゲート・ソース間電圧はある値以上に保つ必要があ
る。そこで本実施例では、Ｘドライバーの正電源ＶDD
X、負電源ＶSSXを、Ｙドライバーの正電源ＶDDY、負電
源ＶSSYに対してそれぞれ一定電圧だけ低くすることに
より、ＰチャネルのTFT5〜７とｎチャネルのTFT19〜27
が、ともに十分なゲート・ソース間電圧を得ることがで
きるようにしてある。これらの電源は外部から供給する
こともできるが、アクティブマトリクス基板上にTFTに
よるレベルシフタ回路を構成して供給することもでき
る。
め、ゲート・ソース間電圧はある値以上に保つ必要があ
る。そこで本実施例では、Ｘドライバーの正電源ＶDD
X、負電源ＶSSXを、Ｙドライバーの正電源ＶDDY、負電
源ＶSSYに対してそれぞれ一定電圧だけ低くすることに
より、ＰチャネルのTFT5〜７とｎチャネルのTFT19〜27
が、ともに十分なゲート・ソース間電圧を得ることがで
きるようにしてある。これらの電源は外部から供給する
こともできるが、アクティブマトリクス基板上にTFTに
よるレベルシフタ回路を構成して供給することもでき
る。
本実施例においては、画素エリアのTFT19〜27をｎチ
ャネルで、スイッチング回路のTFT5〜７をＰチャネルで
構成したが、逆にすることも可能である。この場合、第
５図においてP2およびP4の波形を反転し、ＸとＹの電源
の関係を入れ替えればよい。
ャネルで、スイッチング回路のTFT5〜７をＰチャネルで
構成したが、逆にすることも可能である。この場合、第
５図においてP2およびP4の波形を反転し、ＸとＹの電源
の関係を入れ替えればよい。
第６図に、ドライバー部をCMOSTFT、画素アレイ部をN
MOSTFTで形成した場合のドライバー内蔵アクティブマト
リクスパネルの断面構造の一例を示す。80は絶縁基板、
81は１層目のシリコン薄膜、82はゲート絶縁膜、83は２
層目のシリコン薄膜または金属薄膜、84は層間絶縁膜、
85は透明導電膜であり、画素電極以外は金属配線を用い
ることも可能である。
MOSTFTで形成した場合のドライバー内蔵アクティブマト
リクスパネルの断面構造の一例を示す。80は絶縁基板、
81は１層目のシリコン薄膜、82はゲート絶縁膜、83は２
層目のシリコン薄膜または金属薄膜、84は層間絶縁膜、
85は透明導電膜であり、画素電極以外は金属配線を用い
ることも可能である。
以上述べたように本発明の上記の構成によれば、画素
電極に画素信号を忠実に書き込めるようになり、再現性
のよい画面が得られる。さらに、第１フィールドと第２
フィールド間での書き込み電圧の非対称性もなくなりフ
リッカーの少ない高品質の画面を得ることができる。
電極に画素信号を忠実に書き込めるようになり、再現性
のよい画面が得られる。さらに、第１フィールドと第２
フィールド間での書き込み電圧の非対称性もなくなりフ
リッカーの少ない高品質の画面を得ることができる。
第１図はドライバー内蔵アクティブマトリクスパネルの
回路図。 第２図は従来のドライバー内蔵アクティブマトリクスパ
ネルの回路図。 第３図はドライバー内蔵アクティブマトリクスパネルの
画像信号電位および走査線信号電位図。 第４図は従来のドライバー内蔵アクティブマトリクスパ
ネルの各部の動作電位図。 第５図はドライバー内蔵アクティブマトリクスパネルの
各部の動作電位図。 第６図はドライバー内蔵アクティブマトリクスパネルの
断面図。 ５〜７……ＰチャネルTFT 19〜27……ｎチャネルTFT
回路図。 第２図は従来のドライバー内蔵アクティブマトリクスパ
ネルの回路図。 第３図はドライバー内蔵アクティブマトリクスパネルの
画像信号電位および走査線信号電位図。 第４図は従来のドライバー内蔵アクティブマトリクスパ
ネルの各部の動作電位図。 第５図はドライバー内蔵アクティブマトリクスパネルの
各部の動作電位図。 第６図はドライバー内蔵アクティブマトリクスパネルの
断面図。 ５〜７……ＰチャネルTFT 19〜27……ｎチャネルTFT
Claims (1)
- 【請求項１】絶縁基板上に設けられた、走査線群、デー
タ線群、前記走査線群及びデータ線群をそれぞれ駆動す
る走査線ドライバー集積回路及びデータ線ドライバー集
積回路、並びに前記走査線群及びデータ線群の各交点近
傍に前記走査線および前記データ線に接続して設けられ
た薄膜トランジスタアレイによって液晶を駆動してなる
ドライバー内蔵アクティブマトリクスパネルにおいて、 前記データ線ドライバー集積回路内に、第１の薄膜トラ
ンジスタで構成されたスイッチング回路群であって前記
データ線のそれぞれにそれぞれのソース・ドレイン間電
流通路がそれぞれ接続されたスイッチング回路群を備
え、 液晶を駆動する前記薄膜トランジスタアレイを、前記第
１の薄膜トランジスタと極性の異なる第２の薄膜トラン
ジスタで構成し、前記第２の薄膜トランジスタの制御電
極を前記走査線に接続し、前記第２の薄膜トランジスタ
のソース・ドレイン間電流通路を前記データ線に接続し
てなり、 前記第１の薄膜トランジスタのスイッチング時に生じる
電圧変動分と、前記第２の薄膜トランジスタのスイッチ
ンング時に生じる電圧変動分とを補償する手段を備えた
ことを特徴とするドライバー内蔵アクティブマトリクス
パネル。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021386A JP2562297B2 (ja) | 1986-02-03 | 1986-02-03 | ドライバ−内蔵アクティブマトリクスパネル |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP61021386A JP2562297B2 (ja) | 1986-02-03 | 1986-02-03 | ドライバ−内蔵アクティブマトリクスパネル |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS62178927A JPS62178927A (ja) | 1987-08-06 |
| JP2562297B2 true JP2562297B2 (ja) | 1996-12-11 |
Family
ID=12053639
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP61021386A Expired - Lifetime JP2562297B2 (ja) | 1986-02-03 | 1986-02-03 | ドライバ−内蔵アクティブマトリクスパネル |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP2562297B2 (ja) |
Families Citing this family (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US7088330B2 (en) | 2000-12-25 | 2006-08-08 | Sharp Kabushiki Kaisha | Active matrix substrate, display device and method for driving the display device |
| AU2005290433B2 (en) * | 2004-10-06 | 2010-07-01 | Takao Kimura | Fryer |
| JP4385952B2 (ja) | 2005-01-19 | 2009-12-16 | セイコーエプソン株式会社 | 電気光学装置、その駆動回路および電子機器 |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS5958480A (ja) * | 1982-09-28 | 1984-04-04 | セイコーエプソン株式会社 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
-
1986
- 1986-02-03 JP JP61021386A patent/JP2562297B2/ja not_active Expired - Lifetime
Also Published As
| Publication number | Publication date |
|---|---|
| JPS62178927A (ja) | 1987-08-06 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| EXPY | Cancellation because of completion of term |