JP3277448B2 - 液晶表示装置およびその駆動方法 - Google Patents
液晶表示装置およびその駆動方法Info
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Description
【０００１】
【発明の属する技術分野】本発明は、液晶表示装置およ
びその駆動方法に関し、更に詳しくは、アクティブマト
リクス型液晶表示装置の選択パルス（ゲートパルス）が
画素へ飛び込むことによる面ザラ不良を改善した液晶表
示装置およびその駆動方法に関する。
びその駆動方法に関し、更に詳しくは、アクティブマト
リクス型液晶表示装置の選択パルス（ゲートパルス）が
画素へ飛び込むことによる面ザラ不良を改善した液晶表
示装置およびその駆動方法に関する。
【０００２】
【従来の技術】カメラ一体型ＶＴＲや液晶プロジェクタ
等に使用される従来のアクティブマトリクス型液晶表示
装置について図３ないし図７を参照して説明する。先
ず、図３を参照して従来技術の液晶表示装置の構成を説
明する。図３は従来技術の液晶表示装置の要部を示すブ
ロック図である。
等に使用される従来のアクティブマトリクス型液晶表示
装置について図３ないし図７を参照して説明する。先
ず、図３を参照して従来技術の液晶表示装置の構成を説
明する。図３は従来技術の液晶表示装置の要部を示すブ
ロック図である。
【０００３】この液晶表示装置は、Ｈシフトレジスタ
１、Ｖシフトレジスタ２、バッファ回路３、および画素
部が内挿されて構成される。Ｈシフトレジスタ１には各
種制御信号が入力されるとともに、水平スイッチ４ｎが
接続されている。水平スイッチ４ｎには電極パッド４ａ
を介してＲ、Ｇ、Ｂの映像信号（例えばカラー液晶パネ
ルの場合）が入力される。水平スイッチ４ｎにはデータ
ライン５が接続されていて、このデータライン５を介し
て映像信号が各画素部に入力されるようになされてい
る。
１、Ｖシフトレジスタ２、バッファ回路３、および画素
部が内挿されて構成される。Ｈシフトレジスタ１には各
種制御信号が入力されるとともに、水平スイッチ４ｎが
接続されている。水平スイッチ４ｎには電極パッド４ａ
を介してＲ、Ｇ、Ｂの映像信号（例えばカラー液晶パネ
ルの場合）が入力される。水平スイッチ４ｎにはデータ
ライン５が接続されていて、このデータライン５を介し
て映像信号が各画素部に入力されるようになされてい
る。
【０００４】一方、Ｖシフトレジスタ２には各種制御信
号が入力されるとともに、バッファ回路３を介して行方
向のゲートライン６が接続されている。バッファ回路３
には電極パッド３ａを介して電源ＶＤＤが印加されるよ
うになっている。データライン５やゲートライン６はマ
トリクス状に配列されていて、その交差部には画素部と
しての薄膜トランジスタ(Thin Film Transistor:以下、
単に「ＴＦＴ」と記す）７、液晶セルＬＣおよび保持容
量Ｃｓが配設され、液晶セルＬＣおよび保持容量Ｃｓを
介してコモンライン（コモン電極）８が形成されてい
る。
号が入力されるとともに、バッファ回路３を介して行方
向のゲートライン６が接続されている。バッファ回路３
には電極パッド３ａを介して電源ＶＤＤが印加されるよ
うになっている。データライン５やゲートライン６はマ
トリクス状に配列されていて、その交差部には画素部と
しての薄膜トランジスタ(Thin Film Transistor:以下、
単に「ＴＦＴ」と記す）７、液晶セルＬＣおよび保持容
量Ｃｓが配設され、液晶セルＬＣおよび保持容量Ｃｓを
介してコモンライン（コモン電極）８が形成されてい
る。
【０００５】次に、図３および図４を参照して従来技術
の液晶表示装置の駆動方法の一例を説明する。図４は従
来技術の液晶表示装置の駆動方法を示す図であり、
（ａ）は“ローレベルの映像信号”を書き込むタイミン
グチャート図であり、（ｂ）は“ハイレベルの映像信
号”を書き込むタイミングチャート図である。
の液晶表示装置の駆動方法の一例を説明する。図４は従
来技術の液晶表示装置の駆動方法を示す図であり、
（ａ）は“ローレベルの映像信号”を書き込むタイミン
グチャート図であり、（ｂ）は“ハイレベルの映像信
号”を書き込むタイミングチャート図である。
【０００６】図３および図４（ａ）において、図示を省
略した外部ＩＣや電源回路からＲ、Ｇ、Ｂの映像信号や
各種制御信号、および電源電圧を受取してＨシフトレジ
スタ１やＶシフトレジスタ２に供給する。一例として所
定のゲートライン６に図４（ａ）に示す如きゲートパル
スが印加されるとともに、ゲートラインの選択期間中に
ｎ番目の水平スイッチ４ｎが、同じく図４（ａ）に示す
如きスイッチングパルスを発する。すると、そのデータ
ライン５に印加される映像信号Ｖｓｉｇは、例えば保持
していた“ハイレベル”から“ローレベル”に変化する
とともに、“ローレベルの映像信号”ＶＬを保持する。
その後、“ローレベルの映像信号”ＶＬは、ゲートパル
スがオフする瞬間にＴＦＴ７のゲート−ソース間容量Ｃ
ｇｓ等による容量カップリングの影響を受け、ΔＶＬの
信号の沈み込みを生じる。
略した外部ＩＣや電源回路からＲ、Ｇ、Ｂの映像信号や
各種制御信号、および電源電圧を受取してＨシフトレジ
スタ１やＶシフトレジスタ２に供給する。一例として所
定のゲートライン６に図４（ａ）に示す如きゲートパル
スが印加されるとともに、ゲートラインの選択期間中に
ｎ番目の水平スイッチ４ｎが、同じく図４（ａ）に示す
如きスイッチングパルスを発する。すると、そのデータ
ライン５に印加される映像信号Ｖｓｉｇは、例えば保持
していた“ハイレベル”から“ローレベル”に変化する
とともに、“ローレベルの映像信号”ＶＬを保持する。
その後、“ローレベルの映像信号”ＶＬは、ゲートパル
スがオフする瞬間にＴＦＴ７のゲート−ソース間容量Ｃ
ｇｓ等による容量カップリングの影響を受け、ΔＶＬの
信号の沈み込みを生じる。
【０００７】同様に、“ハイレベルの映像信号”の書き
込みにおいて、一例として所定のゲートラインに図４
（ｂ）に示す如きゲートパルスが印加され、ｎ番目の水
平スイッチ４ｎがスイッチングパルスを発して“ハイレ
ベルの映像信号”を書き込むとき、データライン５に印
加される映像信号Ｖｓｉｇは、例えば保持していた“ロ
ーレベル”から“ハイレベル”に変化するとともに、
“ハイレベルの映像信号”ＶＨを保持する。このＶＨ
は、ゲートパルスがオフする瞬間に容量カップリングの
影響を受け、ΔＶＨの信号の沈み込みを生じることにな
る。但し、このΔＶＨは後述する理由により、ΔＶＬよ
りも小さい値となる。これら各々変倚電圧ΔＶＬおよび
ΔＶＨは次式で表すことができる。
込みにおいて、一例として所定のゲートラインに図４
（ｂ）に示す如きゲートパルスが印加され、ｎ番目の水
平スイッチ４ｎがスイッチングパルスを発して“ハイレ
ベルの映像信号”を書き込むとき、データライン５に印
加される映像信号Ｖｓｉｇは、例えば保持していた“ロ
ーレベル”から“ハイレベル”に変化するとともに、
“ハイレベルの映像信号”ＶＨを保持する。このＶＨ
は、ゲートパルスがオフする瞬間に容量カップリングの
影響を受け、ΔＶＨの信号の沈み込みを生じることにな
る。但し、このΔＶＨは後述する理由により、ΔＶＬよ
りも小さい値となる。これら各々変倚電圧ΔＶＬおよび
ΔＶＨは次式で表すことができる。
【０００８】 即ち、ΔＶＬ＝（Ｃｇｓ／Ｃｇｓ＋Ｃｓ）・ΔＬ ΔＶＨ＝（Ｃｇｓ／Ｃｇｓ＋Ｃｓ）・ΔＨ 但し、ΔＬ＝ＶＤＤ−ＶＬ−Ｖｔｈ ΔＨ＝ＶＤＤ−ＶＨ−Ｖｔｈ Ｃｇｓ：ＴＦＴのゲート−ソース間容量 Ｃｓ：保持容量 ＶＤＤ：電源 ＶＬ：ローレベルの映像信号（略４Ｖ） ＶＨ：ハイレベルの映像信号（略８Ｖ） Ｖｔｈ：スレショールドレベル（略１Ｖ）
【０００９】図５を参照してΔＶＨがΔＶＬよりも小さ
くなる理由を説明する。図５は書き込みゲートパルスお
よび映像信号レベルを示す波形図である。
くなる理由を説明する。図５は書き込みゲートパルスお
よび映像信号レベルを示す波形図である。
【００１０】図５において、ゲートパルスの振幅を電源
ＶＤＤ（１３．５Ｖ）、アース端子ＶＳＳ間として、前
述のスイッチングパルスの印加後“ローレベルの映像信
号”ＶＬに達するまでの電位の変化を計算すると、式
からΔＬ＝１３．５−４−１＝８．５Ｖとなる。
ＶＤＤ（１３．５Ｖ）、アース端子ＶＳＳ間として、前
述のスイッチングパルスの印加後“ローレベルの映像信
号”ＶＬに達するまでの電位の変化を計算すると、式
からΔＬ＝１３．５−４−１＝８．５Ｖとなる。
【００１１】同じく、“ハイレベルの映像信号”ＶＨに
達するまでの電位の変化を計算すると、式からΔＨ＝
１３．５−８−１＝４．５Ｖと表される。これらの数値
を、式に代入して、変倚電圧ΔＶＬおよびΔＶＨを
求めると、ローレベル側の変倚電圧ΔＶＬの方が大きい
値となる。即ち、“ハイレベルの映像信号”ＶＨと“ロ
ーレベルの映像信号”ＶＬでは書き込み動作点が異なっ
ていることが判る。特に、値の大きな変倚電圧ΔＶＬは
画素部へ飛び込み、このΔＶＬのばらつきが画素部の表
示映像に影響を与えることになる。具体例としては、Δ
ＶＬのばらつきによって映像信号レベルが変化するた
め、“面ザラ不良”と呼ばれるユニフォーミティの悪化
となる問題点がある。このユニフォーミティを改善する
ため、次のような対応が図られている。
達するまでの電位の変化を計算すると、式からΔＨ＝
１３．５−８−１＝４．５Ｖと表される。これらの数値
を、式に代入して、変倚電圧ΔＶＬおよびΔＶＨを
求めると、ローレベル側の変倚電圧ΔＶＬの方が大きい
値となる。即ち、“ハイレベルの映像信号”ＶＨと“ロ
ーレベルの映像信号”ＶＬでは書き込み動作点が異なっ
ていることが判る。特に、値の大きな変倚電圧ΔＶＬは
画素部へ飛び込み、このΔＶＬのばらつきが画素部の表
示映像に影響を与えることになる。具体例としては、Δ
ＶＬのばらつきによって映像信号レベルが変化するた
め、“面ザラ不良”と呼ばれるユニフォーミティの悪化
となる問題点がある。このユニフォーミティを改善する
ため、次のような対応が図られている。
【００１２】引き続き、図６および図７を参照して従来
技術のユニフォーミティ改善対策を説明する。図６は従
来技術のユニフォーミティ改善対策の一例を示すブロッ
ク図であり、図７はそのタイミングチャート図である。
技術のユニフォーミティ改善対策を説明する。図６は従
来技術のユニフォーミティ改善対策の一例を示すブロッ
ク図であり、図７はそのタイミングチャート図である。
【００１３】従来技術のユニフォーミティ改善対策とし
て、前述の従来技術の液晶表示装置に付加して、電源Ｖ
ＤＤから第１の分割抵抗たるＲ１、Ｒ２を介して制御ト
ランジスタ１０を追加した。制御トランジスタ１０には
入力端子９を経てユニフォーミティ改善パルスが入力さ
れる。第１の分割抵抗Ｒ１、Ｒ２の分割部から新たな電
源ＶＤＤ0 として取出するように構成した。
て、前述の従来技術の液晶表示装置に付加して、電源Ｖ
ＤＤから第１の分割抵抗たるＲ１、Ｒ２を介して制御ト
ランジスタ１０を追加した。制御トランジスタ１０には
入力端子９を経てユニフォーミティ改善パルスが入力さ
れる。第１の分割抵抗Ｒ１、Ｒ２の分割部から新たな電
源ＶＤＤ0 として取出するように構成した。
【００１４】従来技術の液晶表示装置のバッファ回路３
以降の構成としては、映像信号が入力される電極パッド
４ａと、Ｈシフトレジスタ（図示省略）に接続された水
平スイッチ４ｎ、水平スイッチ４ｎに接続されたデータ
ライン５から構成される。バッファ回路３にはゲートラ
イン６が接続されるとともに、データライン５やゲート
ライン６はマトリクス状に配列されている。データライ
ン５やゲートライン６の交差部には画素部たるＴＦＴ
７、液晶セルＬＣおよび保持容量Ｃｓが配設されてい
て、液晶セルＬＣおよび保持容量Ｃｓを介してコモンラ
イン８が形成されている。なお、以下の説明では液晶セ
ルＬＣの記載は省略する。
以降の構成としては、映像信号が入力される電極パッド
４ａと、Ｈシフトレジスタ（図示省略）に接続された水
平スイッチ４ｎ、水平スイッチ４ｎに接続されたデータ
ライン５から構成される。バッファ回路３にはゲートラ
イン６が接続されるとともに、データライン５やゲート
ライン６はマトリクス状に配列されている。データライ
ン５やゲートライン６の交差部には画素部たるＴＦＴ
７、液晶セルＬＣおよび保持容量Ｃｓが配設されてい
て、液晶セルＬＣおよび保持容量Ｃｓを介してコモンラ
イン８が形成されている。なお、以下の説明では液晶セ
ルＬＣの記載は省略する。
【００１５】かかる構成の従来技術のユニフォーミティ
改善対策の動作としては、入力端子９から図７に示すよ
うなユニフォーミティ改善パルス（図では「ＣＬＲ」と
記す）を印加する。新たに接続された電源ＶＤＤ0 は、
ユニフォーミティ改善パルスの“ローレベル”期間で
は、図のように分割抵抗Ｒ１を介して通常の電源電圧が
供給されるが、ユニフォーミティ改善パルスの“ハイレ
ベル”期間では、制御トランジスタ１０が“オン”する
ため、予め設定された第１の分割抵抗Ｒ１、Ｒ２によっ
て分割された電圧低下Ａを生じるようになる。そのた
め、この電源ＶＤＤ0 に接続されたバッファ回路３の発
生するゲートパルスＧ１、Ｇ２、Ｇ３は、電圧低下Ａを
含んだパルスを発生するようになる。
改善対策の動作としては、入力端子９から図７に示すよ
うなユニフォーミティ改善パルス（図では「ＣＬＲ」と
記す）を印加する。新たに接続された電源ＶＤＤ0 は、
ユニフォーミティ改善パルスの“ローレベル”期間で
は、図のように分割抵抗Ｒ１を介して通常の電源電圧が
供給されるが、ユニフォーミティ改善パルスの“ハイレ
ベル”期間では、制御トランジスタ１０が“オン”する
ため、予め設定された第１の分割抵抗Ｒ１、Ｒ２によっ
て分割された電圧低下Ａを生じるようになる。そのた
め、この電源ＶＤＤ0 に接続されたバッファ回路３の発
生するゲートパルスＧ１、Ｇ２、Ｇ３は、電圧低下Ａを
含んだパルスを発生するようになる。
【００１６】このように、従来技術のユニフォーミティ
改善対策では、Ｖシフトレジスタのゲートパルスが“オ
フ”するタイミングで電圧を低下させる手法によって
“面ザラ不良”等のユニフォーミティの悪化を低減して
いる。しかしながら、この手法では各々変倚電圧の比は
変わらずそのまま存在しているため、製造プロセスのば
らつき等によっては再びユニフォーミティが損なわれる
可能性があった。
改善対策では、Ｖシフトレジスタのゲートパルスが“オ
フ”するタイミングで電圧を低下させる手法によって
“面ザラ不良”等のユニフォーミティの悪化を低減して
いる。しかしながら、この手法では各々変倚電圧の比は
変わらずそのまま存在しているため、製造プロセスのば
らつき等によっては再びユニフォーミティが損なわれる
可能性があった。
【００１７】
【発明が解決しようとする課題】本発明はかかる問題点
に鑑みてなされたもので、その課題は、Ｖシフトレジス
タのゲートパルスが“オフ”するタイミングで電圧を低
下させてユニフォーミティを改善する従来技術のユニフ
ォーミティ改善対策におけるばらつきを回避し、更なる
ユニフォーミティの改善効果を高めた液晶表示装置およ
びその駆動方法を提供することである。
に鑑みてなされたもので、その課題は、Ｖシフトレジス
タのゲートパルスが“オフ”するタイミングで電圧を低
下させてユニフォーミティを改善する従来技術のユニフ
ォーミティ改善対策におけるばらつきを回避し、更なる
ユニフォーミティの改善効果を高めた液晶表示装置およ
びその駆動方法を提供することである。
【００１８】
【課題を解決するための手段】上述の従来技術の課題を
解決するために以下の手段を講じた。即ち、行状に配し
た複数のゲートラインが接続されたバッファ回路と、バ
ッファ回路が接続されたＶシフトレジスタと、列状に配
した複数のデータラインが接続された水平スイッチと、
水平スイッチが接続されたＨシフトレジスタと、ゲート
ラインとデータラインの各交差部に設けられた画素部と
を備えた液晶表示装置において、Ｖシフトレジスタ、バ
ッファ回路またはその両方の電源端子を、所定の分割比
を有して、ユニフォーミティ改善パルスが入力される制
御トランジスタを介して、ユニフォーミティ改善パルス
によって制御される第１の分割抵抗の分割部に接続す
る。更に、第１の分割抵抗の電源端子を、所定の分割比
を有し、極性反転パルスが入力される制御トランジスタ
を介して、極性反転パルスによって制御される第２の分
割抵抗の分割部に接続し、その第２の分割抵抗の電源端
子を、電源に接続する構成とした。
解決するために以下の手段を講じた。即ち、行状に配し
た複数のゲートラインが接続されたバッファ回路と、バ
ッファ回路が接続されたＶシフトレジスタと、列状に配
した複数のデータラインが接続された水平スイッチと、
水平スイッチが接続されたＨシフトレジスタと、ゲート
ラインとデータラインの各交差部に設けられた画素部と
を備えた液晶表示装置において、Ｖシフトレジスタ、バ
ッファ回路またはその両方の電源端子を、所定の分割比
を有して、ユニフォーミティ改善パルスが入力される制
御トランジスタを介して、ユニフォーミティ改善パルス
によって制御される第１の分割抵抗の分割部に接続す
る。更に、第１の分割抵抗の電源端子を、所定の分割比
を有し、極性反転パルスが入力される制御トランジスタ
を介して、極性反転パルスによって制御される第２の分
割抵抗の分割部に接続し、その第２の分割抵抗の電源端
子を、電源に接続する構成とした。
【００１９】かかる構成の液晶表示装置の駆動方法にお
いて、第１の分割抵抗の電源端子に接続されたバッファ
回路の発するゲートパルスを、ユニフォーミティ改善パ
ルスにより制御して電圧低下を生じ、更に、第２の分割
抵抗の電源端子を極性反転パルスによって制御する。そ
して、ローレベルの映像信号の書き込みに際して、バッ
ファ回路の発するゲートパルスの振幅を所定値まで小さ
くして前記課題を解決した。
いて、第１の分割抵抗の電源端子に接続されたバッファ
回路の発するゲートパルスを、ユニフォーミティ改善パ
ルスにより制御して電圧低下を生じ、更に、第２の分割
抵抗の電源端子を極性反転パルスによって制御する。そ
して、ローレベルの映像信号の書き込みに際して、バッ
ファ回路の発するゲートパルスの振幅を所定値まで小さ
くして前記課題を解決した。
【００２０】好ましくは、そのバッファ回路の発するゲ
ートパルスは、ローレベル側およびハイレベル側の映像
信号を書き込む際の容量カップリングに起因する飛び込
みレベルである変倚電圧と同一になるように制御される
ようにする。
ートパルスは、ローレベル側およびハイレベル側の映像
信号を書き込む際の容量カップリングに起因する飛び込
みレベルである変倚電圧と同一になるように制御される
ようにする。
【００２１】本発明の液晶表示装置およびその駆動方法
によれば、かかる構成により、ローレベル側およびハイ
レベル側の映像信号を書き込む際の変倚電圧を同一にな
るように制御するため、製造プロセス等がばらついた場
合においても、変倚電圧の影響が画素部に及ぶことがな
く、“面ザラ不良”等のユニフォーミティの悪化を回避
することができる。
によれば、かかる構成により、ローレベル側およびハイ
レベル側の映像信号を書き込む際の変倚電圧を同一にな
るように制御するため、製造プロセス等がばらついた場
合においても、変倚電圧の影響が画素部に及ぶことがな
く、“面ザラ不良”等のユニフォーミティの悪化を回避
することができる。
【００２２】
【発明の実施の形態】以下、図１および図２を参照して
本発明の液晶表示装置およびその駆動方法の実施の形態
を説明する。なお、従来技術で記載した事項と共通する
部分には同一の参照符合を付し、それらの説明を一部省
略する。
本発明の液晶表示装置およびその駆動方法の実施の形態
を説明する。なお、従来技術で記載した事項と共通する
部分には同一の参照符合を付し、それらの説明を一部省
略する。
【００２３】先ず、図１を参照して本発明の液晶表示装
置の構成を説明する。図１は本発明の液晶表示装置の要
部を示すブロック図である。
置の構成を説明する。図１は本発明の液晶表示装置の要
部を示すブロック図である。
【００２４】本発明の液晶表示装置は、前述の従来技術
のユニフォーミティ改善対策に付加して、本発明の付加
回路１００として、電源ＶＤＤから第２の分割抵抗たる
Ｒ１１、Ｒ１２を介して制御トランジスタ１０３を追加
した。制御トランジスタ１０３には入力端子１０１を経
てインバータ回路１０２が接続され、入力端子１０１に
は極性反転パルス（図では「ＦＲＰ」と略記する）が入
力される。そして、第２の分割抵抗Ｒ１１、Ｒ１２の分
割部から、第１の分割抵抗Ｒ１、Ｒ２の新たな電源ＶＤ
Ｄ1 として取出するように構成した。
のユニフォーミティ改善対策に付加して、本発明の付加
回路１００として、電源ＶＤＤから第２の分割抵抗たる
Ｒ１１、Ｒ１２を介して制御トランジスタ１０３を追加
した。制御トランジスタ１０３には入力端子１０１を経
てインバータ回路１０２が接続され、入力端子１０１に
は極性反転パルス（図では「ＦＲＰ」と略記する）が入
力される。そして、第２の分割抵抗Ｒ１１、Ｒ１２の分
割部から、第１の分割抵抗Ｒ１、Ｒ２の新たな電源ＶＤ
Ｄ1 として取出するように構成した。
【００２５】本発明の付加回路１００以降の構成として
は、映像信号が入力される電極パッド４ａと、Ｈシフト
レジスタ（図示省略）に接続された水平スイッチ４ｎ、
水平スイッチ４ｎに接続されたデータライン５によって
構成される。また、バッファ回路３にはゲートライン６
が接続されるとともに、データライン５やゲートライン
６はマトリクス状に配列されている。データライン５や
ゲートライン６の交差部には画素部たるＴＦＴ７、液晶
セルＬＣ（図示省略）および保持容量Ｃｓが配設されて
いて、液晶セルＬＣおよび保持容量Ｃｓを介してコモン
ライン８が形成されている。
は、映像信号が入力される電極パッド４ａと、Ｈシフト
レジスタ（図示省略）に接続された水平スイッチ４ｎ、
水平スイッチ４ｎに接続されたデータライン５によって
構成される。また、バッファ回路３にはゲートライン６
が接続されるとともに、データライン５やゲートライン
６はマトリクス状に配列されている。データライン５や
ゲートライン６の交差部には画素部たるＴＦＴ７、液晶
セルＬＣ（図示省略）および保持容量Ｃｓが配設されて
いて、液晶セルＬＣおよび保持容量Ｃｓを介してコモン
ライン８が形成されている。
【００２６】次に、図１および図２を参照して本発明の
液晶表示装置の駆動方法の動作を説明する。図２は本発
明の液晶表示装置の駆動方法を示すタイミングチャート
図である。
液晶表示装置の駆動方法の動作を説明する。図２は本発
明の液晶表示装置の駆動方法を示すタイミングチャート
図である。
【００２７】本発明の液晶表示装置の駆動方法として
は、前述の入力端子９からユニフォーミティ改善パルス
（ＣＬＲ）を印加するとともに、新たに設けられた入力
端子１０１から極性反転パルス（ＦＲＰ）を印加する。
第１の分割抵抗Ｒ１、Ｒ２の分割部に接続された電源Ｖ
ＤＤ1 は、ユニフォーミティ改善パルスの“ローレベ
ル”期間では、図２のように分割抵抗Ｒ１を介して通常
の電源電極が供給されるが、ユニフォーミティ改善パル
スの“ハイレベル”期間では、制御トランジスタ１０が
“オン”するため、予め設定された分割抵抗Ｒ１、Ｒ２
によって分割されて電圧低下Ａを生じるようになる。
は、前述の入力端子９からユニフォーミティ改善パルス
（ＣＬＲ）を印加するとともに、新たに設けられた入力
端子１０１から極性反転パルス（ＦＲＰ）を印加する。
第１の分割抵抗Ｒ１、Ｒ２の分割部に接続された電源Ｖ
ＤＤ1 は、ユニフォーミティ改善パルスの“ローレベ
ル”期間では、図２のように分割抵抗Ｒ１を介して通常
の電源電極が供給されるが、ユニフォーミティ改善パル
スの“ハイレベル”期間では、制御トランジスタ１０が
“オン”するため、予め設定された分割抵抗Ｒ１、Ｒ２
によって分割されて電圧低下Ａを生じるようになる。
【００２８】更に、本発明の特徴事項として、第１の分
割抵抗Ｒ１、Ｒ２の電源ＶＤＤ1 は、第２の分割抵抗Ｒ
１１、Ｒ１２の分割部に接続されているため、例えば１
Ｈ反転の極性反転パルスによって制御されることにな
り、極性反転パルスの“ハイレベル”期間では、インバ
ータ回路１０２によって“ローレベル”となり、制御ト
ランジスタ１０３は“オフ”状態となり、前述のゲート
パルスがそのまま出力される。
割抵抗Ｒ１、Ｒ２の電源ＶＤＤ1 は、第２の分割抵抗Ｒ
１１、Ｒ１２の分割部に接続されているため、例えば１
Ｈ反転の極性反転パルスによって制御されることにな
り、極性反転パルスの“ハイレベル”期間では、インバ
ータ回路１０２によって“ローレベル”となり、制御ト
ランジスタ１０３は“オフ”状態となり、前述のゲート
パルスがそのまま出力される。
【００２９】極性反転パルスの“ローレベル”期間で
は、インバータ回路１０２によって“ハイレベル”とな
り、制御トランジスタ１０３は“オン”状態となり、電
源ＶＤＤ1 に振幅低下Ｂを発生させる。つまり、この電
源ＶＤＤ1 に接続されたバッファ回路３の発生するゲー
トパルスＧ１、Ｇ２、Ｇ３の振幅は、極性反転パルスに
よって制御される。即ち、極性反転パルスによって、
“ハイレベルの映像信号”のときには従来技術のゲート
パルス振幅とし、“ローレベルの映像信号”のときには
“ハイレベルの映像信号”を書き込む動作点と同じにな
るようにゲートパルスの振幅を小さく制御する。
は、インバータ回路１０２によって“ハイレベル”とな
り、制御トランジスタ１０３は“オン”状態となり、電
源ＶＤＤ1 に振幅低下Ｂを発生させる。つまり、この電
源ＶＤＤ1 に接続されたバッファ回路３の発生するゲー
トパルスＧ１、Ｇ２、Ｇ３の振幅は、極性反転パルスに
よって制御される。即ち、極性反転パルスによって、
“ハイレベルの映像信号”のときには従来技術のゲート
パルス振幅とし、“ローレベルの映像信号”のときには
“ハイレベルの映像信号”を書き込む動作点と同じにな
るようにゲートパルスの振幅を小さく制御する。
【００３０】つまり、“ローレベルの映像信号”を書き
込む際の変倚電圧（飛び込みレベル）ΔＶＬが、“ハイ
レベル側の映像信号”を書き込む際の飛び込みレベルΔ
ＶＨと同じになるように制御される。この関係は次式で
表される。 ΔＶＬ＝ΔＶＨ ＝ これにより、“ローレベルの映像信号”の飛び込みの絶
対レベル小さくなり、“面ザラ不良”等のユニフォーミ
ティが改善されるばかりか、製造時におけるプロセスマ
ージンを更に広げることができる。電源ＶＤＤ1 の接続
箇所はバッファ回路３に限らず、Ｖシフトレジスタ２、
またはＶシフトレジスタ２およびバッファ回路３の両方
に接続するようにしても良く、同様の結果が得られる方
法であれば、回路手法には限定されない。以下、本発明
の液晶表示装置は常法に準拠して動作される。
込む際の変倚電圧（飛び込みレベル）ΔＶＬが、“ハイ
レベル側の映像信号”を書き込む際の飛び込みレベルΔ
ＶＨと同じになるように制御される。この関係は次式で
表される。 ΔＶＬ＝ΔＶＨ ＝ これにより、“ローレベルの映像信号”の飛び込みの絶
対レベル小さくなり、“面ザラ不良”等のユニフォーミ
ティが改善されるばかりか、製造時におけるプロセスマ
ージンを更に広げることができる。電源ＶＤＤ1 の接続
箇所はバッファ回路３に限らず、Ｖシフトレジスタ２、
またはＶシフトレジスタ２およびバッファ回路３の両方
に接続するようにしても良く、同様の結果が得られる方
法であれば、回路手法には限定されない。以下、本発明
の液晶表示装置は常法に準拠して動作される。
【００３１】本発明は前記実施の形態例に限定されず、
種々の実施形態を採ることができる。例えば、本実施の
形態例では１Ｈ反転で駆動する液晶表示装置を例示した
が、その他方式によって駆動される液晶表示装置にも応
用が可能である。また、水平、垂直駆動回路を内挿した
例について説明したが、水平、垂直駆動回路が外挿の液
晶表示装置にも応用可能である。更に、本発明は以上示
した実施形態にとらわれず様々な形態に発展できること
は言うまでもない。
種々の実施形態を採ることができる。例えば、本実施の
形態例では１Ｈ反転で駆動する液晶表示装置を例示した
が、その他方式によって駆動される液晶表示装置にも応
用が可能である。また、水平、垂直駆動回路を内挿した
例について説明したが、水平、垂直駆動回路が外挿の液
晶表示装置にも応用可能である。更に、本発明は以上示
した実施形態にとらわれず様々な形態に発展できること
は言うまでもない。
【００３２】
【発明の効果】以上説明したように、本発明の液晶表示
装置およびその駆動方法によれば、本発明の付加回路に
よって“ハイレベルの映像信号”のときには、従来技術
のゲートパルス振幅とし、“ローレベルの映像信号”の
ときには、“ハイレベルの映像信号”を書き込む際の動
作点と同じになるようにゲートパルスの振幅を小さく制
御するようにした。これにより、“ローレベルの映像信
号”を書き込む際の飛び込みレベルが、“ハイレベル側
の映像信号”を書き込む際の飛び込みレベルと同等とな
り、“面ザラ不良”等のユニフォーミティが改善される
ばかりか、製造時におけるプロセスマージンを更に広げ
ることが可能となる。
装置およびその駆動方法によれば、本発明の付加回路に
よって“ハイレベルの映像信号”のときには、従来技術
のゲートパルス振幅とし、“ローレベルの映像信号”の
ときには、“ハイレベルの映像信号”を書き込む際の動
作点と同じになるようにゲートパルスの振幅を小さく制
御するようにした。これにより、“ローレベルの映像信
号”を書き込む際の飛び込みレベルが、“ハイレベル側
の映像信号”を書き込む際の飛び込みレベルと同等とな
り、“面ザラ不良”等のユニフォーミティが改善される
ばかりか、製造時におけるプロセスマージンを更に広げ
ることが可能となる。
【図１】 本発明の液晶表示装置の要部を示すブロック
図である。
図である。
【図２】 本発明の液晶表示装置の駆動方法を示すタイ
ミングチャート図である。
ミングチャート図である。
【図３】 従来技術の液晶表示装置の要部を示すブロッ
ク図である。
ク図である。
【図４】 従来技術の液晶表示装置の駆動方法を示す図
であり、（ａ）は“ローレベルの映像信号”を書き込む
タイミングチャート図であり、（ｂ）は“ハイレベルの
映像信号”を書き込むタイミングチャート図である。
であり、（ａ）は“ローレベルの映像信号”を書き込む
タイミングチャート図であり、（ｂ）は“ハイレベルの
映像信号”を書き込むタイミングチャート図である。
【図５】 書き込みゲートパルスおよび映像信号レベル
を示す波形図である。
を示す波形図である。
【図６】 従来技術のユニフォーミティ改善対策の一例
を示すブロック図である。
を示すブロック図である。
【図７】 従来技術のユニフォーミティ改善対策の一例
を示すタイミングチャート図である。
を示すタイミングチャート図である。
１ Ｈシフトレジスタ ２ Ｖシフトレジスタ ３ バッファ回路 ４ｎ 水平スイッチ ５ データライン ６ ゲートライン ７ ＴＦＴ ８ コモンライン 9,101 入力端子 10,103 制御トランジスタ １００ 本発明の付加回路 １０２ インバータ回路
Claims (3)
- 【請求項１】 行状に配した複数のゲートラインが接続
されたバッファ回路と、前記バッファ回路が接続された
Ｖシフトレジスタと、 列状に配した複数のデータラインが接続された水平スイ
ッチと、前記水平スイッチが接続されたＨシフトレジス
タと、 前記ゲートラインと前記データラインの各交差部に設け
られた画素部とを備えた液晶表示装置において、 少なくとも該バッファ回路の電源端子を、所定の分割比
を有し、ユニフォーミティ改善パルスが入力される制御
トランジスタを介して制御される第１の分割抵抗の分割
部に接続し、 更に、前記第１の分割抵抗の電源端子を、所定の分割比
を有し、極性反転パルスが入力される制御トランジスタ
を介して制御される第２の分割抵抗の分割部に接続し、 該第２の分割抵抗の電源端子を、電源に接続したことを
特徴とする液晶表示装置。 - 【請求項２】 行状に配した複数のゲートラインが接続
されたバッファ回路と、前記バッファ回路が接続された
Ｖシフトレジスタと、 列状に配した複数のデータラインが接続された水平スイ
ッチと、前記水平スイッチが接続されたＨシフトレジス
タと、 前記ゲートラインと前記データラインの各交差部に設け
られた画素部とを備えた液晶表示装置の駆動方法におい
て、 少なくとも該バッファ回路の電源端子を、所定の分割比
を有し、ユニフォーミティ改善パルスによって制御され
る第１の分割抵抗の分割部に接続し、 更に、前記第１の分割抵抗の電源端子を、所定の分割比
を有し、極性反転パルスによって制御される第２の分割
抵抗の分割部に接続し、 該第２の分割抵抗の電源端子を、電源に接続するととも
に、 前記第１の分割抵抗の電源端子に接続された該バッファ
回路の発するゲートパルスをユニフォーミティ改善パル
スにより制御して電圧低下を生じ、 更に、該第２の分割抵抗の電源端子を極性反転パルスに
よって制御し、ローレベルの映像信号の書き込みに際
し、該バッファ回路の発するゲートパルスの振幅を小さ
くすることを特徴とする液晶表示装置の駆動方法。 - 【請求項３】 該バッファ回路の発するゲートパルス
は、ローレベル側およびハイレベル側の映像信号を書き
込む際の容量カップリングに起因する飛び込みレベルで
ある変倚電圧と同一になるように制御されることを特徴
とする請求項２に記載の液晶表示装置の駆動方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996395A JP3277448B2 (ja) | 1995-10-06 | 1995-10-06 | 液晶表示装置およびその駆動方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP25996395A JP3277448B2 (ja) | 1995-10-06 | 1995-10-06 | 液晶表示装置およびその駆動方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH09101502A JPH09101502A (ja) | 1997-04-15 |
| JP3277448B2 true JP3277448B2 (ja) | 2002-04-22 |
Family
ID=17341366
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP25996395A Expired - Fee Related JP3277448B2 (ja) | 1995-10-06 | 1995-10-06 | 液晶表示装置およびその駆動方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3277448B2 (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3374987A4 (en) * | 2015-11-09 | 2019-05-01 | Boe Technology Group Co. Ltd. | DISPLAY DEVICE, DRIVER SWITCHING AND CONTROL METHOD |
Families Citing this family (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100767364B1 (ko) * | 2001-06-19 | 2007-10-17 | 삼성전자주식회사 | 액정 표시 장치 및 그 구동 방법 |
| JP4200759B2 (ja) * | 2002-12-27 | 2008-12-24 | セイコーエプソン株式会社 | アクティブマトリクス型液晶表示装置 |
| JP2004341353A (ja) * | 2003-05-16 | 2004-12-02 | Toshiba Matsushita Display Technology Co Ltd | アクティブマトリクス型表示装置 |
| KR101209043B1 (ko) * | 2006-01-26 | 2012-12-06 | 삼성디스플레이 주식회사 | 표시 장치의 구동 장치 및 이를 포함하는 표시 장치 |
| JP5067066B2 (ja) * | 2007-08-10 | 2012-11-07 | カシオ計算機株式会社 | アクティブマトリックス型表示装置 |
-
1995
- 1995-10-06 JP JP25996395A patent/JP3277448B2/ja not_active Expired - Fee Related
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP3374987A4 (en) * | 2015-11-09 | 2019-05-01 | Boe Technology Group Co. Ltd. | DISPLAY DEVICE, DRIVER SWITCHING AND CONTROL METHOD |
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| Publication number | Publication date |
|---|---|
| JPH09101502A (ja) | 1997-04-15 |
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