KR100635445B1 - 액정 표시 장치 - Google Patents

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히로요시 쓰보타
히로아키 이치카와
신이치 데라구치
다케토 오카
도루 아쿠타가와
도시카즈 마에카와
요시하루 나카지마
나오시 고토
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Abstract

매트릭스형으로 배선된 복수행분의 게이트 라인과 복수열분의 신호 라인과의 교차점에 복수개의 화소가 2차원 배치되어 이루어지는 액정 표시 패널과, 이 액정 표시 패널의 각 화소에 복수열분의 신호 라인을 통해 신호 전위를 부여하는 복수의 드라이버 IC를 구비한 액정 표시 장치에 있어서, 복수의 드라이버 IC 각각의 출력핀수를, 복수열분의 신호 라인의 총 개수의 약수로 설정하여 신호 라인에 단수가 생기지 않도록 한다.
매트릭스형, 액정표시패널, 액정표시장치, 출력핀, 신호라인, 단수, 약수

Description

액정 표시 장치{LIQUID CRYSTAL DISPLAY}
도 1은 종래의 매트릭스형 액정 표시 장치의 일예를 나타낸 개략 구성도.
도 2는 본 발명에 관한 매트릭스형 액정 표시 장치에서의 액정 표시부의 배선도.
도 3은 화소의 회로 구성도.
도 4는 드라이버 IC의 내부 구성의 일 예를 나타낸 블록도.
도 5는 본 발명의 제1 실시 형태를 나타낸 개략 구성도.
도 6은 본 발명의 제2 실시 형태를 나타낸 개략 구성도.
도 7은 시분할 구동을 사용한 매트릭스형 액정 표시 장치에서의 액정 표시부의 배선도.
도 8은 3 시분할 구동인 경우의 시분할 스위치의 접속 구성도.
도 9는 3 시분할 구동인 경우의 각 신호의 타이밍 차트.
도 10은 어느 1조(一組)의 시분할 스위치의 구체적인 구성을 나타낸 회로도.
도 11 (A)는 바텀 게이트(bottom gate) 구조의 박막 트랜지스터의 일예를 나타낸 단면 구조도.
도 11 (B)는 톱 게이트 구조의 박막 트랜지스터의 일예를 나타낸 단면 구조도.
도 12는 3 시분할 구동인 경우의 신호 전압의 각 화소에의 기입 상태를 나타낸 도면.
도 13 (A) 및 도 13 (B)는 4 시분할인 경우와 3 시분할인 경우를 비교하기 위한 도면.
도 14는 SXGA 표시 방식인 액정 표시 장치의 일예의 구성도.
도 15는 SXGA 표시 방식의 동작 설명을 위한 타이밍 차트.
도 16 (A), 도 16 (B) 및 도 16 (C)는 블랭킹 기간을 설정한 경우(실선)와 설정하지 않은 경우(점선)의 차이를 설명하기 위한 파형도.
도 17은 액정 화소의 회로 구성을 나타낸 회로도.
도 18은 드라이버 IC의 상승 파형과 강하 파형이 시간축에 대하여 비대칭인 경우의 파형도.
도 19는 Cs 라인의 전위 요동를 설명하기 위한 도면.
도 20은 드라이버 IC의 상승 파형과 강하 파형이 시간축에 대하여 대칭인 경우의 파형도.
도 21은 17인치 SXGA 표시 방식인 경우의 τrise, τfall의 시간차와 Cs 라인의 요동 시뮬레이션 결과를 나타낸 도면.
도 22는 SXGA 표시 방식인 경우의 기간 수치의 일예를 나타낸 도면.
도 23은 UXGA 표시 방식인 액정 표시 장치의 일예의 구성도.
도 24는 UXGA 표시 방식인 경우의 기간 수치의 일예를 나타낸 도면.
도 25는 VGA 표시 방식인 액정 표시 장치의 일예의 구성도.
도 26은 QVGA 표시 방식인 액정 표시 장치의 일예의 구성도.
도 27은 VGA, QVGA의 각 표시 방식인 경우의 기간 수치의 일예를 나타낸 도면.
도 28은 드라이버 IC의 내부 구성의 다른 예를 나타낸 블록도.
도 29는 드라이버 IC 내의 출력 회로 구성의 일예를 나타낸 블록도.
도 30은 메모리 회로 주변 구성의 종래예를 나타낸 블록도.
도 31은 메모리 회로 주변 구성의 개량예를 나타낸 블록도.
도 32 (A) 및 도 32 (B)는 TN 액정을 사용한 경우의 액정의 V-T 커브 특성도.
도 33 (A), 도 33 (B) 및 도 33 (C)는 시분할 스위치 주변 구성의 일예를 나타내는 등가 회로도.
도 34는 도 33 (A), 도 33 (B) 및 도 33 (C)의 등가 회로의 동작을 설명하기 위한 타이밍 차트.
도 35 (A), 도 35 (B) 및 도 35 (C)는 시분할 스위치 주변 구성의 다른 예를 나타낸 등가 회로도.
도 36은 도 35 (A), 도 35 (B) 및 도 35 (C)의 등가 회로 동작을 설명하기 위한 타이밍 차트.
도 37 (A)는 1H 반전 구동법인 경우의 화소 배열과 시분할 스위치 주사 방향 의 관계를 나타낸 도면. 도 37 (B)는 도트 반전 구동법인 경우의 화소 배열과 시분할 스위치 주사 방향의 관계를 나타낸 도면.
<도면의 주요 부분에 대한 부호의 설명>
10, 40: 액정 표시 패널, 11-1∼11-3, 41-1∼41-3: 케이트 라인, 12-1∼12-6, 42-1∼42-6: 신호 라인, 13, 43: 수직 구동 회로, 14-1∼14-3, 44-1∼44-5: 드라이버 IC, 20: 화소, 21: 박막 트랜지스터, 22: 부가 용량, 23: 액정 용량, 31: 수평 전송 레지스터, 32: 샘플링 스위치군, 33: 레벨 시프터, 34: 데이터 래치군, 35: D/A 컨버터(디지털 아날로그 변환 회로), 36: 출력 회로, 81, 82: 메모리 회로.
본 발명은 액정 표시 장치(LCD; Liquid Crystal Display)에 관한 것이며, 특히 각 화소에 신호 전위를 부여하는 드라이버 회로를 액정 표시 패널의 외부 회로로서 배설하여 이루어지는 매트릭스형 액정 표시 장치에 관한 것이다.
퍼스널 컴퓨터나 워드 프로세서 등에 사용되고 있는 액정 표시 장치는, 매트릭스형이 주력으로 되어 있다. 이 매트릭스형 액정 표시 장치는, 응답 속도나 화상 품질의 면에서 우수하여, 최근의 컬러화에 최적의 표시 장치로 되고 있다. 이 종류의 표시 장치에서, 액정 표시 패널의 각 화소에는, 트랜지스터 또는 다이오드 등의 비선형(非線型) 소자가 사용되고 있다. 구체적으로는, 유리 기판 상에 박막 트랜지스터(TFT; thin film transistor)를 형성한 구조로 되어 있다.
그런데, 특히 대형 액정 표시 장치에 있어서는, 각 화소에 소정의 전압을 인 가하는 드라이버 IC를, 액정 표시 패널의 외부에 배설한 구성을 채용하고 있다. 그리고, 외부 드라이버 IC의 출력과 액정 표시 패널의 신호 라인과는, 통상, 1 대 1의 대응 관계로 되어 있다. 즉, 드라이버 IC의 각 출력 단자로부터의 출력 전압은 그대로 대응하는 신호 라인에 주어지도록 되어 있다.
따라서, 예를 들면 R(적), G(녹), B(청)의 각색마다 1024개, 즉 3072(=1024×3)개의 신호 라인을 가지는 XGA(extended graphics array) 표시 방식의 액정 표시 장치에 있어서, 각 신호 라인에 대하여 예를 들면 120개의 출력 핀(출력 단자)을 가지는 기존의 범용(汎用) 드라이버 IC를 접속하려고 하면, 모두 26개의 드라이버 IC를 필요로 하게 된다.
그러나, 전술한 바와 같이, 표시 방식에 의해 총 개수가 결정되는 신호 라인에 대하여 범용 드라이버 IC를 사용하면, 드라이버 IC의 핀수가 남는 일이 발생한다. 예를 들면, 3072개의 신호 라인에 대하여, 120개의 출력 핀을 가지는 범용 드라이버 IC를 26개 사용한 경우, 최후로 배치되는 드라이버 IC의 출력 핀이 48(=120×26-3072)개만큼 남게 된다.
그리고, 액정 표시 패널 사이즈의 관점에서 고려하면, 도 1에 나타낸 바와 같이, 드라이버 IC(101)의 출력 핀에서의 여분의 핀 부분이, 화상 표시에 기여하지 않는 여분의 접속 영역이 되어, 액정 표시 패널(102)의 좌우 프레임 부분을 차지하게 되기 때문에, 액정 표시 패널(102)의 수평 방향 사이즈가 늘어나게 되며, 그 결과, 액정 표시 장치 전체의 콤팩트화의 장애가 된다. 그리고, 도 1에서, 드라이버 IC(101)는, 플렉시블 케이블(103)을 통해 액정 표시 패널(102) 상의 접속 부분 (104)에서 신호 라인의 각각에 접속된다.
또, 계조(階調)를 수반하는 컬러 표시를 행하는 경우에는, 각 화소의 박막 트랜지스터에 인가하는 전압을 출력하는 출력 버퍼 회로나 계조 제어 회로의 구성이 복잡하게 되어, 드라이버 IC 자체도 고가의 것이 된다. 이와 같은 고가의 드라이버 IC를 그 남은 출력 핀에 대응하는 회로 부분이 표시에 전혀 기여하지 않는 상태로 사용되는 것은 낭비이며, 또 액정 표시 장치의 코스트 업에도 연결된다.
본 발명은 상기 과제를 감안하여 이루어진 것이며, 그 목적으로 하는 것은 외부 드라이버 IC를 사용하는 경우에 있어서, 액정 표시 패널의 수평 방향의 협폭화(狹幅化)를 가능하게 한 액정 표시 장치를 제공하는 것에 있다.
본 발명에 의한 액정 표시 장치는 매트릭스형으로 배선된 복수행분(複數行分)의 게이트 라인과 복수열분(複數列分)의 신호 라인과의 교차점에 복수개의 화소가 2차원 배치되어 이루어지는 표시부와, 이 표시부의 각 화소에 복수열분의 신호 라인을 통해 신호 전위를 부여하는 복수의 드라이버 회로를 구비하고, 이 복수의 드라이버 회로를 각각의 출력 단자수를 동수(同數)로 설정하여 복수열분의 신호 라인의 각각과 대응 관계를 갖도록 차례로 배치할 때에, 복수열분의 신호 라인에 단수(端數)가 나올 때, 복수의 드라이버 회로 중의 하나의 출력 단자수를 상기 단수로 설정한다.
상기 구성의 액정 표시 장치에 있어서, 복수의 드라이버 회로 중의 하나의 출력 단자수를, 신호 라인의 단수로 설정함으로써, 최종적으로 복수의 드라이버 회로에 대하여 신호 라인에는 단수가 생기지 않는다. 따라서, 드라이버 회로의 출력 단자를 남게 하지 않고 신호 라인의 각각과 접속할 수 있기 때문에, 표시부에는 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않는다.
본 발명에 의한 다른 액정 표시 장치는, 매트릭스형으로 배선된 복수행분의 게이트 라인과 복수열분의 신호 라인과의 교차점에 복수개의 화소가 2차원 배치되어 이루어지는 표시부와, 이 표시부의 각 화소에 복수열분의 신호 라인을 통해 신호 전위를 부여하는 복수의 드라이버 회로를 구비하고, 이 복수의 드라이버 회로 각각의 출력 단자수를 복수열분의 신호 라인의 총 개수의 약수(約數)로 설정한다.
상기 구성의 다른 액정 표시 장치에 있어서, 드라이버 회로의 출력 단자수를 설정할 때에, 각각의 출력 단자수를 신호 라인의 총 개수의 약수로 설정하고, 이 출력 단자수로 결정되는 개수의 드라이버 회로를 배치한다. 이에 따라, 복수의 드라이버 회로에 대하여 복수 라인에는 단수가 생기지 않는다. 따라서, 드라이버 회로의 출력 단자를 남게 하지 않고 신호 라인의 각각과 접속할 수 있기 때문에, 표시부에는 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않는다.
다음에, 본 발명을 실시하기 위한 최선의 실시예를 도면을 참조하면서 설명한다.
도 2는 본 발명에 관한 매트릭스형 액정 표시 장치에서의 액정 표시부의 배선도이다. 이 매트릭스형 액정 표시 장치는 복수행분의 게이트 라인(11-1, 11-2, 11-3, …)과 복수열분의 신호 라인(12-1, 12-2, 12-3, …)이 액정 표면에 매트릭스 형으로 배선되고, 그 액정의 이면측(裏面側)에 백 라이트(back light)가 배치된 구조로 되어 있다. 그리고, 게이트 라인(11-1, 11-2, 11-3, …)과 신호 라인(12-1, 12-2, 12-3, …)의 교차점이 화소가 되어, 액정 표시 패널(표시부)(10)을 형성하고 있다. 이 화소의 구성에 대해서는 후술한다.
복수행분의 게이트 라인(11-1, 11-2, 11-3, …)의 각 일단은, 수직 구동 회로(13)가 대응하는 행의 각 출력단에 각각 접속되어 있다. 수직 구동 회로(13)는, 상기 액정 표시 패널과 동일한 기판 상에 박막 트랜지스터에 의해 형성되어 있으며, 케이트 라인(11-1, 11-2, 11-3, …)에 차례로 주사 패널을 부여하여 각 화소를 행 단위로 선택함으로써 수직 주사를 행한다. 그리고, 본 예에서는, 수직 구동 회로(13)를 액정 표시 패널(10)의 한쪽에만 배치하는 구성으로 했지만, 액정 표시 패널(10)의 양측에 배치하는 구성이라도 됨은 물론이다.
또, 신호 라인(12-1, 12-2, 12-3, …)에 화상 데이터에 따른 소정의 전압을 인가하는 복수의 드라이버 IC(14-1, 14-2, 14-3, …)가 상기 액정 표시 패널(10)의 외부 회로로서 배설되어 있다. 복수의 드라이버 IC(14-1, 14-2, 14-3, …)에는, 예를 들면 8계조 이상에서 512색 이상의 표시를 가능하게 하는 디지털 화상 데이터가 입력된다.
도 3은 화소의 회로 구성도이다. 도 3에서 명백한 바와 같이, 각 화소(20)는 박막 트랜지스터(21), 부가 용량(22) 및 액정 용량(23)으로 구성되어 있다. 박막 트랜지스터(21)는 그 게이트 전극이 게이트 라인(11-1, 11-2, 11-3, …)에, 그 소스 전극이 신호 라인(12-1, 12-2, 12-3, …)에 각각 접속되어 있다.
이 화소 구조에 있어서, 액정 용량(23)은 박막 트랜지스터(21)에서 형성되는 화소 전극과, 이에 대응하여 형성되는 대향 전극과의 사이에서 발생하는 용량을 의미한다. 그리고, 이 화소 전극에 유지되는 전위는, “H”또는 “L”의 전위로 기입된다. 여기에서, “H”는 고전압 기입 상태를 나타내고, “L”은 저전압 기입 상태를 나타낸다.
액정의 구동에 있어서는, 대향 전극의 전위(코먼 전위 VCOM)를, 예를 들면 6V의 DC 전위로 설정하고, 이에 대하여 신호 전압을 고전압 H, 저전압 L로 1필드 주기로 주기적으로 변동시킴으로써, 교류 구동을 실현할 수 있다. 이 교류 구동은, 액정 분자의 분극 작용을 감소할 수 있어, 액정 분자의 대전(帶電) 또는 전극 표면에 존재하는 절연막의 대전을 방지하는 것이 가능하게 된다.
한편, 화소(20)에서는, 박막 트랜지스터(21)가 온 상태로 되면, 액정에서의 광의 투과율이 변화되는 동시에, 부가 용량(22)이 충전된다. 이 충전에 의해, 박막 트랜지스터(21)가 온 상태로 되어도, 부가 용량(22)의 충전 전압에 의한 액정에서의 광 투과율 상태가, 다음에 박막 트랜지스터(21)가 온 상태로 될 때까지의 동안 유지된다. 이와 같은 방식에 의해, 액정 표시 패널(10)의 화상에서의 화질 향상이 도모된다.
도 4는 드라이버 IC(14-1, 14-2, 14-3, …)의 내부 구성의 일예를 나타낸 블록도이다. 도 4에서 명백한 바와 같이, 이들 드라이버 IC는 수평 시프트 레지스터 회로(31), 샘플링 스위치군(群)(32), 레벨 시프터(level shifter)(33), 데이터 래치 회로(34) 및 디지털 아날로그 변환 회로(35)를 가지며, 본 예에서는, 예를 들면 5비트의 디지털 화상 데이터 data 1∼data 5나 전원 전압 Vdd, Vss를 수평 시프트 레지스터 회로(31)의 시프트 방향에서의 양측으로부터 수납하는 구성으로 되어 있다.
상기 구성의 드라이버 IC(14-1, 14-2, 14-3, …)에 있어서, 수평 시프트 레지스터 회로(31)는, 수평 주사 펄스를 차례로 출력함으로써 수평 주사(열(列) 주사)를 행한다. 샘플링 스위치군(32)에서의 샘플링 스위치의 각각은, 수평 시프트 레지스터 회로(31)로부터의 수평 주사 펄스에 응답하여, 입력되는 디지털 화상 데이터 data 1∼data 5를 차례로 샘플링한다.
레벨 시프터(33)는 샘플링 스위치군(32)에서 샘플링된, 예를 들면 5V의 디지털 데이터를 액정 구동 전압의 디지털 데이터에 승압한다. 디지털 회로(34)는 레벨 시프터(33)로 승압된 디지털 데이터를 1 수평 기간분 축적하는 메모리이다. 디지털 아날로그 변환 회로(35)는, 데이터 래치 회로(34)로부터 출력되는 1 수평 기간분의 디지털 데이터를 아날로그 신호로 변환하여 출력한다.
전술한 구성의 액정 표시 장치에 있어서, 본 발명의 특징으로 하는 것은, 액정 표시 패널(10)의 신호 라인(12-1, 12-2, 12-3, …)의 각각과, 복수의 드라이버 IC(14-1, 14-2, 14-3, …)의 각 출력 핀(출력 단자)과의 접속 부분의 구성에 있다. 다음에, 그 구체적인 실시 형태에 대하여 설명한다.
먼저, 본 발명을, 예를 들면, XGA 표시 방식의 액정 표시 장치에 적용한 제1 실시 형태에 대하여, 도 5를 사용하여 설명한다.
액정 표시 패널(10)은 XGA 표시의 경우, R, G, B의 각색마다 1024개, 즉 3072(=1024×3)개의 신호 라인(12-1, 12-2, 12-3, …)을 갖고 있다. 한편, 드라이버 IC(14-1, 14-2, 14-3, …)로서, 예를 들면 120개의 출력 핀을 가지는 범용(汎用) 드라이버 IC를 사용하고, 신호 라인(12-1, 12-2, 12-3, …)의 각각에 대응하여 차례로 배치하는 것으로 한다.
이 때, 120개의 출력 핀을 가지는 범용 드라이버 IC를 25개 배치했다고 하면, 신호 라인에는 72(=3072-120×25)개의 단수가 나온다. 그래서, 이 단수인 72개의 신호 라인을 담당하는 드라이버 IC로서, 120개의 출력 핀을 가지는 범용 드라이버 IC가 아니고, 72개의 출력 핀을 가지는 드라이버 IC를 사용하여, 당해 드라이버 IC를 포함하는 합계 26개의 드라이버 IC(14-1, 14-2, 14-3, …, 14-26)를 수평 방향으로 차례로 배치하도록 한다.
이 72개의 출력 핀을 가지는 드라이버 IC는, 예를 들면 도 5에 나타낸 바와 같이, 드라이버 IC를 차례로 배치할 때에, 예를 들면 26번째로 배치되는 드라이버 IC(14-26)로서 사용된다. 즉, 다른 25개의 드라이버 IC(14-1, 14-2, 14-3, …, 14-25)에 할당되는 신호 라인의 개수는 120개인 데 대하여, 26번째의 드라이버 IC(14-26)에 할당되는 신호 라인의 개수는 72개가 된다.
이와 같이 배치된 26개의 드라이버 IC(14-1, 14-2, 14-3, …, 14-26)는 각각의 출력 핀이 플렉시블 케이블(15)을 통해 액정 표시 패널(10) 상의 접속 부분(16)에서 신호 라인(12-1, 12-2, 12-3, …)의 각각에 접속되고, 이들 신호 라인(12-1, 12-2, 12-3, …)을 통해 각 화소에 소정의 전압을 인가하게 된다.
전술한 바와 같이, 드라이버 IC(14-1, 14-2, 14-3, …)로서 출력 핀수가 동 수인, 예를 들면 범용 드라이버 IC를 사용하는 경우에 있어서, 이들 드라이버 IC를 신호 라인(12-1, 12-2, 12-3, …)의 각각과 대응 관계를 갖도록 차례로 배치할 때에, 신호 라인에 단수가 나올 때, 드라이버 IC(14-1, 14-2, 14-3, …) 중의 하나의 출력 핀수를 그 단수로 설정함으로써, 최종적으로 신호 라인에는 단수가 생기지 않아, 드라이버 IC의 출력 핀을 남게 하지 않고 신호 라인의 각각과 접속할 수 있다. 그 결과, 액정 표시 패널(10)에는 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않는다.
그리고, 본 실시 형태에 있어서는, 신호 라인의 단수분을 담당하는 드라이버 IC가 배치되는 위치를 최후(본 예에서는, 26번째)로 했지만, 이에 한정되는 것이 아니고, 어느 위치에 배치하는 것도 가능하다. 또, 본 예에 나타낸 수치는 일예에 불과하고, 이들 수치에 한정되는 것이 아니다.
다음에, 본 발명을, 예를 들면 XGA 표시 방식의 액정 표시 장치에 적용한 제2 실시 형태에 대하여, 도 6을 사용하여 설명한다.
액정 표시 패널(10)은 XGA 표시의 경우, 전술한 바와 같이, R, G, B의 각색마다 1024개, 즉 3072개의 신호 라인(12-1, 12-2, 12-3, …)을 가지고 있다. 이 3072개의 신호 라인(12-1, 12-2, 12-3, …)에 대하여, 복수의 드라이버 IC(14-1, 14-2, 14-3, …)를 배치하는 것이지만, 이 때, 드라이버 IC(14-1, 14-2, 14-3, …)의 출력 핀수를, 신호 라인(12-1, 12-2, 12-3, …)의 총 개수(즉, 수평 표시 도트수)의 약수로 설정한다.
XGA 표시에서는, 신호 라인(12-1, 12-2, 12-3, …)의 총 개수가 3072개이기 때문에, 일예로서, 드라이버 IC(14-1, 14-2, 14-3, …)의 출력 핀수를 3072의 약수로 또한 바람직하게는 2의 누승(累乘)인 512(=29)개로 설정한다. 이에 따라, 6(=3072/512)개의 드라이버 IC가 필요하게 되며, 이 6개의 드라이버 IC(14-1, 14-2, 14-3, …, 14-6)를 신호 라인(12-1, 12-2, 12-3, …)의 각각과 대응 관계를 갖고 차례로 배치하면 되게 된다.
이와 같이 배치된 6개의 드라이버 IC(14-1, 14-2, 14-3, …, 14-6)는 각각의 출력 핀이 플렉시블 케이블(15)을 통해 액정 표시 패널(10) 상의 접속 부분(16)에서 신호 라인(12-1, 12-2, 12-3, …)의 각각에 접속되고, 이들 신호 라인(12-1, 12-2, 12-3, …)을 통해 각 화소에 소정의 전압을 인가하게 된다.
전술한 바와 같이, 드라이버 IC(14-1, 14-2, 14-3, …)의 출력 핀수를 설정할 때에, 각각의 출력 핀수를 신호 라인(12-1, 12-2, 12-3, …)의 총 개수의 약수로 설정하고, 이 출력 핀수로 결정되는 개수의 드라이버 IC를 배치함으로써, 신호 라인에는 단수가 생기지 않아, 드라이버 IC의 출력 핀을 남게 하지 않고 신호 라인의 각각과 접속할 수 있다. 그 결과, 액정 표시 패널(10)에는, 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않는다.
그리고, 본 예에서 나타낸 수치는 일예에 불과하고, 이들 수치에 한정되는 것이 아니다. 여기에서, 드라이버 IC의 개수가 적으면 적을 수록 저코스트화에 유리하고, 반대로 많으면 회로의 일부에 불량 개소가 발생한 경우에 그 불량 개소를 포함하는 IC만을 교환함으로써 대응할 수 있다고 하는 이점이 있다. 따라서, 드라 이버 IC의 출력 핀수를 설정하는 데 있어서는, 그 출력 핀수로 결정되는 드라이버 IC의 개수 등을 고려하여 결정하도록 하면 된다.
또, 본 실시 형태에서는, XGA(1024 화소×768 화소) 표시에 적용한 경우에 대하여 설명했지만, 다른 표시 방식, 예를 들면 NTSC(640 화소×480 화소) 표시, VGA(800 화소×600 화소) 표시, SXGA(1280 화소×1024 화소) 표시, UXGA(1600 화소×1400 화소) 표시에도 적용할 수 있음은 물론이다.
또한, 상기 각 실시 형태에 있어서는, 외부 드라이버 IC(14-1, 14-2, 14-3, …)의 각 출력 핀과 신호 라인(12-1, 12-2, 12-3, …)이 1 대 1의 대응 관계에 있는 액정 표시 장치에 적용한 경우를 예로 채용하여 설명했지만, 1 대 1의 대응 관계가 없는 액정 표시 장치에도 적용 가능하다. 즉, 이른바 시분할 구동법(時分割驅動法)을 사용한 액정 표시 장치에서는, 외부 드라이버 IC의 출력 핀과 신호 라인과는 1 대 1의 대응 관계가 없어, 이 종류의 액정 표시 장치에도 적용 가능하다.
여기에서, 시분할 구동법이란, 복수개의 신호 라인을 1 단위(블록)로 하고, 이 1 분할 블록 내의 복수개의 신호 라인에 부여하는 신호를 시계열(時系列)로 드라이버 IC로부터 출력하는 한편, 액정 표시 패널에는 복수개의 신호 라인을 1 단위로 하여 시분할 스위치를 배설하고, 이들 시분할 스위치로 드라이버 IC로부터 출력되는 시계열의 신호를 시분할하여 복수개의 신호 라인에 차례로 부여하는 구동 방법이다. 이 시분할 구동법을 사용함으로써, 드라이버 IC의 출력 핀수를 삭감할 수 있다.
도 7은 시분할 구동법을 사용한 매트릭스형 액정 표시 장치에서의 액정 표시 부의 배선도이다. 이 매트릭스형 액정 표시 장치는, 복수행분의 게이트 라인(41-1, 41-2, 41-3, …)과 복수열분의 신호 라인(42-1, 42-2, 42-3, …)이, 액정 표면에 매트릭스형으로 배선되고, 그 액정의 이면측에 백 라이트가 배치된 구조로 되어 있다. 그리고, 게이트 라인(41-1, 41-2, 41-3, …)과 신호 라인(42-1, 42-2, 42-3, …)의 교차점이 화소로 되어, 액정 표시 패널(40)을 형성하고 있다. 이 화소는, 예를 들면 도 3에 나타낸 구성으로 되어 있다.
복수행분의 게이트 라인(41-1, 41-2, 41-3, …)의 각 일단은, 수직 구동 회로(43)가 대응하는 행의 각 출력단에 각각 접속되어 있다. 수직 구동 회로(43)는 상기 액정 표시 패널과 동일한 기판 상에 박막 트랜지스터에 의해 형성되어 있고, 게이트 라인(14-1, 14-2, 14-3, …)에 차례로 주사 펄스를 부여하여 각 화소를 행 단위로 선택함으로써 수직 주사를 행한다.
또, 신호 라인(42-1, 42-2, 42-3, …)에 화상 데이터에 따른 소정의 전압을 인가하는 복수의 드라이버 IC(도 7에서는, 그 1단째의 드라이버 IC(44)만을 나타냄)가, 상기 액정 표시 패널(40)의 외부 회로로서 배설되어 있다. 이 드라이버 IC(44)에는, 예를 들면 8계조 이상에서 512색 이상의 표시를 가능하게 하는 디지털 화상 데이터가 입력된다. 드라이버 IC(44)는, 예를 들면 도 4에 나타낸 구성으로 되어 있다.
그리고, 드라이버 IC(44)로서는, 도트 반전 구동용 IC가 사용된다. 이 드라이버 IC(44)는 도트 반전 구동을 실현하기 위해, 각 출력 단자의 홀수, 짝수마다 전위가 반전되는 신호 전압을 출력한다. 여기에서, 도트 반전 운동이란, 인접하는 도트(화소)에 인가하는 전압의 극성을 반전시키는 운동법이며, 화질 향상에 양호한 구동법으로 되어 있다.
즉, 도트 반전 구동에 의해, 인접한 화소에 인가하는 전압을 역(逆)극성으로 함으로써, 신호 라인과 게이트 라인의 크로스(cross) 용량에 기인하는 신호 라인으로부터의 다이빙 전위가 캔슬되기 때문에, 화소 전위가 안정되게 입력되도록 되어, 액정 표시 시의 플리커(flicker)가 경감되기 때문에, 화질을 향상시킬 수 있는 것이다.
드라이버 IC(44)는 또한, 시분할 구동을 실현하기 위해, 복수의 신호 라인을 1 단위로 하고, 이들 복수의 신호 라인에 부여하는 신호를 시계열로 출력하는 구성으로 되어 있다. 이에 대응하여, 드라이버 IC(44)의 출력 라인(45-1, 45-2, 45-3, …)과 신호 라인(42-1, 42-2, 42-3, …) 사이에는, CMOS, PMOS 또는 NMOS 구성의 아날로그 스위치(이하, 시분할 스위치라고 함)(46)가 설치되어 있다.
도 8에, R, G, B에 대응한 3 시분할 구동의 경우에서의 시분할 스위치(46)의 접속 구성의 일예를 나타냈다. 이 3 시분할 구동의 경우에는, 드라이버 IC(44)의 각 출력 단자로부터는, R, G, B 3화소분의 신호 전압이 차례로 시계열로 출력 라인(45-1, 45-2, 45-3, …)을 통해 출력된다.
구체적으로는, 도 9의 타이밍 차트에 나타낸 바와 같이, 드라이버 IC(44)의 신호 출력으로서, ODD 단자(1)로부터 출력 라인(45-1)에는 R1, G1, B1의 각 화소 신호가, EVEN 단자(1)로부터 출력 라인(45-2)에는 R2, G2, B2의 각 화소 신호가, ODD 단자(2)로부터 출력 라인(45-3)에는 R3, G3, B3의 각 화소 신호가, …라고 하 는 상태로 출력된다.
이에 대하여, 출력 라인(45-1)과 3개의 신호 라인(42-1, 42-2, 42-3) 사이에 시분할 스위치(46-1, 46-2, 46-3)가, 출력 라인(45-2)과 3개의 신호 라인(42-4, 42-5, 42-6) 사이에 시분할 스위치(46-4, 46-5, 46-6)가, 출력 라인(45-3)과 3개의 신호 라인(42-7, 42-8, 42-9) 사이에 시분할 스위치(46-7, 46-8, 46-9, …)가, …라고 하는 상태로, 3 시분할에 대응하여 1개의 출력 라인에 대하여 시분할 스위치가 3개씩 배설되어 있다.
여기에서, 어느 1조의 시분할 스위치(46-1, 46-2, 46-3)의 구체적인 구성에 대하여, 도 10의 회로도를 사용하여 설명한다.
시분할 스위치(46-1, 46-2, 46-3)는 p 채널 MOS 트랜지스터 및 n 채널 MOS 트랜지스터가 병렬 접속되어 이루어지는 CMOS 아날로그 스위치(트랜스미션 스위치)로 이루어지고, 액정 표시 패널(40)과 동일 기판 상에 박막 트랜지스터에 의해 형성되어 있다. 그리고, 3개의 시분할 스위치(46-1, 46-2, 46-3)의 각 입력단은 공통으로 접속되고, 그 공통 접속점은 출력 라인(45-1)에 접속되어 있다.
이에 따라, 드라이버 IC(44)로부터 시계열로 출력되는 신호 전위가, 출력 라인(45-1)을 경유하여 3개의 시분할 스위치(46-1, 46-2, 46-3)의 각 입력단에 부여된다. 이들 시분할 스위치(46-1, 46-2, 46-3)의 각 출력단은, 3개의 신호 라인(42-1, 42-2, 42-3)의 각 일단에 접속되어 있다.
또, 액정 표시 패널(40)과 동일 기판 상에서, 1개의 시분할 스위치에 대하여 2개, 모두 6개의 제어 라인(47-1∼47-6)이, 게이트 라인(41-1, 41-2, 41-3, …)의 배선 방향에 따라 배선되어 있다. 그리고, 시분할 스위치(46-1)의 2개의 제어 입력단(즉, n 채널 MOS 트랜지스터, p 채널 MOS 트랜지스터의 각 게이트)이 제어 라인(47-1, 47-2)에, 시분할 스위치(46-2)의 2개의 제어 입력단이 제어 라인(47-3, 47-4)에, 시분할 스위치(46-3)의 2개의 제어 입력단이 제어 라인(47-5, 47-6)에 각각 접속되어 있다.
그리고, 여기에서는, 6개의 제어 라인(47-1∼47-6)에 대한 시분할 스위치(46-1, 46-2, 46-3)의 접속 관계에 대하여 설명했지만, 다른 시분할 스위치(46-4, 46-5, 46-6, …)에 대해서도 아주 동일한 접속 관계로 되어 있다.
6개의 제어 라인(47-1∼47-6)에는, 각 조 3개의 시분할 스위치를 선택하기 위한 제어 신호(S1∼S3, XS1∼XS3)가 외부로부터 주어진다. 다만, 제어 신호(XS1∼XS3)는 제어신호(S1∼S3)의 반전 신호이다. 이 제어 신호(S1∼S3, XS1∼XS3)는 드라이버 IC(44)로부터 출력되는 시계열의 신호 전위에 동기하여, 각 조 3개의 시분할 스위치를 차례로 온시키기 위한 신호이다.
이들 각조의 시분할 스위치(46-1, 46-2, 46-3, 46-4, 46-5, 46-6, 46-7, 46-8, 46-9, …)는 수직 구동 회로(43)를 구성하는 트랜지스터 등과 함께, 예를 들면 도 11 (A)에 나타낸 바텀 게이트 구조 또는 도 11 (B)에 나타낸 톱 게이트 구조의 박막 트랜지스터에 의해 액정 표시 패널(40) 내에 형성된다.
도 11 (A)에 나타낸 바텀 게이트 구조의 박막 트랜지스에서는, 유리 기판(51) 위에 게이트 전극(52)이 형성되고, 그 위에 게이트 절연막(53)을 통해 폴리실리콘(Poly-Si)층(54)이 형성되고, 다시 그 위에 층간 절연막(55)이 형성되어 있다. 또, 게이트 전극(52) 측방의 게이트 절연막(53) 상에는, n+형 확산층으로 이루어지는 소스 영역(56) 및 드레인 영역(57)이 형성되어 있다. 소스 영역(56) 및 드레인 영역(57)은, 각각 n-형의 저불순물 농도부(56a 및 57a)를 가진다. 부호 (58)은 층간 절연막을 나타낸다. n+형의 소스 영역(56) 및 드레인 영역(57)에는, 층간 절연막(58)에 형성된 개구부(58a 및 58b)를 통해 소스 전극(59) 및 드레인 전극(60)이 각각 접속되어 있다. 부호 (61)은 유기막을 나타낸다.
도 11 (B)에 나타낸 톱 게이트 구조의 박막 트랜지스터에서는, 유리 기판(71) 위에 폴리실리콘층(72)이 형성되고, 그 위에 게이트 절연막(73)을 통해 게이트 전극(74)이 형성되고, 다시 그 위에 층간 절연막(75)이 형성되어 있다. 또, 폴리실리콘층(72) 측방의 유리 기판(71) 상에는, n+형 확산층으로 이루어지는 소스 영역(76) 및 드레인 영역(77)이 형성되어 있다. 소스 영역(76) 및 드레인 영역(77)은 각각 n-형의 저불순물 농도부(76a 및 77a)를 가진다. n+형의 소스 영역(76) 및 드레인 영역(77)에는, 층간 절연막(75)에 형성된 접속공(75a 및 75b)을 통해 소스 전극(78) 및 드레인 전극(79)이 각각 접속되어 있다. 부호 (80)은 유기막을 나타낸다.
이들 시분할 스위치(46-1, 46-2, 46-3, 46-4, 46-5, 46-6, 46-7, 46-8, 46-9, …)는, 외부로부터 주어지는 게이트 선택 신호(S1, S2, S3(도 9의 타이밍 차트를 참조))에 응답하여 차례로 온 상태로 됨으로써, 드라이버 IC(44)로부터 출력 라인(45-1, 45-2, 45-3, …)으로 출력되는 시계열의 신호를, 1 수평 주사 기간에 3 시분할하여 대응하는 신호 라인에 공급한다.
전술한 3 시분할 구동의 경우에는, 시분할 수가 홀수이기 때문에, 도 12에서 명백한 바와 같이, 1 라인의 인접 화소 간에서 극성이 반전되는 도트 반전 구동이 행해진다. 그리고, 도 12는 도 8에 나타낸 3 시분할 구동인 경우의 신호 전압의 각 화소에의 기입 상태를 나타내고 있다. 도 12에서, 횡 방향은 주사 순(順), 종 방향은 시분할 스위치의 동작 순을 각각 나타내고, 또 H는 고전압, L은 저전압의 기입 상태를 각각 나타내고 있다.
또, 도 7에서, 드라이버 IC(44)로부터 신호 라인(42-1, 42-2, 42-3, …)에 신호 전위를 입력하는 경우, 시분할 스위치(46)가 오프로 된 신호 라인은 하이 임피던스 상태로 되고, 외래(外來)의 다이빙 전위 등의 영향을 받기 쉽게 되어, 신호 라인의 전위가 변동되기 쉽다. 그러므로, 예를 들면 도 13 (A)에 나타낸 바와 같은 4 시분할 등의 경우에는, 하나의 화소가 R, G, B 1조가 아니므로, 각색마다의 신호 라인의 전위 변동이 일정하지 않아, 종 방향의 색 불균일의 원인이 된다.
이에 대하여, 도 13 (B)에 나타낸 바와 같이, R, G, B의 3개의 신호 라인을 3 시분할하면, 외래의 다이빙 전위 등에 기인하는 각색마다의 신호 라인의 전위 변동이 거의 균일하게 되기 때문에, 다소의 전위 변동은 강조되지 않도록 할 수 있다. 환언하면, R이면 R, G면 G, B면 B로 변동되기 때문에, 드라이버 IC(44)에 공급하는 색 신호 데이터에 오프 셋을 가지게 함으로서, 소정의 신호 전위로 하는 것이 가능하다. 또, 허용 범위 내의 소스 전위의 변동이면, 색도 신호로서의 어긋남은 발생하지 않게 된다.
이상 설명에서 명백한 바와 같이, 액정 표시 장치에 시분할 구동을 적용함으로써, 드라이버 IC(44)의 출력 핀수를 삭감할 수 있게 된다. 구체적으로는, 3 시분할 구동의 경우에는, 시분할 구동을 사용하지 않는 경우와 비교하여 드라이버 IC(44)의 출력 핀수를 1/3로 삭감할 수 있기 때문에, 드라이버 IC의 핀 배열 방향의 사이즈 축소화가 도모되게 된다.
이 때, 전술한 제2 실시 형태와 같이, 드라이버 IC(44)의 출력 핀수를 신호 라인의 총 개수의 약수로 설정하는 경우를 고려했을 때, 제2 실시 형태의 수치에 대응시키면, 신호 라인의 총 개수 3072에 대한 약수는 1536(=512×3)이 된다. 이 핀수의 설정에 의해, 드라이버 IC와 신호 라인과의 접속 부분에 있어서, 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않도록 할 수 있다.
그 결과, 금후, SXGA(super XGA)나 UXGA(ultra XGA) 등과 같이, 표시 화소가 증가할 경향이 있는 표시 방식에 대하여, 도트 반전 구동에 의해 양질의 화질을 안정되게 공급하면서, 액정 표시 모듈로서 콤팩트화가 도모되는 동시에, 염가의 액정 표시 패널로 컬러 표시의 다색화를 실현하는 것이 가능하게 된다.
그리고, 상기 실시 형태에 있어서는, XGA 표시 방식을 예로 채용하여 설명했지만, 수평 방향의 화소수가 동일 SHXGA(super half XGA) 및 HXGA(half XGA)의 각 표시 방식에도 동일하게 적용 가능하다.
SHXGA 표시 방식의 규격은, 1024 화소×480 화소의 화상 표시 규격이며, 종횡비를 32:15로 한다. 이는 횡 스크롤(scroll)하지 않고, XGA 규격 신호를 표시할 수 있고, 또 VGA(video graphics array) 규격을 풀(full) 표시할 수 있는 것을 특 징으로 하고 있다. 한편, HXGA 표시 방식의 규격은, 1024 화소×384 화소의 화상 표시 규격이고, 종횡비를 8:3으로 한다. 이는 XGA 규격의 휴대용 단말 규격으로 고려되고 있다.
이들 표시 규격에서 명백한 바와 같이, XGA, SHXGA, HXGA의 각 표시 방식은, 수평 방향의 화소수가 모두 1024 화소이기 때문에, 신호 라인의 총 개수는 모두 3072개이며, 신호 라인을 구동하는 드라이버 IC(44)에 대해서는 공통으로 고려할 수 있다.
그런데, 액정 표시 장치의 분야에서는, 최근 장치의 콤팩트화, 특히 액정 표시 패널의 협폭화가 적극적으로 추진되고 있다. 액정 표시 패널의 협폭화를 실현하는 데는, 액정 표시 패널의 프레임 부분 사이즈(이하, 프레임 사이즈라고 약칭함)를 가능한 한 작게 하면 된다. 현행 제조 기술 하에서는, 일예로서, 4mm 이하의 프레임 사이즈가 목표로 된다.
한편, 액정 표시 패널의 외부 회로인 드라이버 IC(44)의 실장(實裝) 방식으로서, 예를 들면 TAB(Tape Automated Bonding) 방식을 사용한 경우, TAB의 패드 사이즈가 현행 2mm 정도이기 때문에, 프레임 사이즈 4mm 이하를 만족시키기 위해서는, TAB와 시분할 스위치(46-1, 46-2, 46-3, 46-4, 46-5, 46-6, 46-7, 46-8, 46-9, …)와의 사이의 배선 및 접속에 요하는 영역의 사이즈를 2mm 이하로 억제하는 것이 필요하게 된다.
이상의 설명에 입각하여, 드라이버 IC의 출력 핀수를 신호 라인의 총 개수의 약수로 설정하도록 한 제2 실시 형태 하에, R, G, B 3 시분할 구동의 경우를 예로 채용하여, 드라이버 IC의 개수 설정에 대한 구체예를 각 표시 방식마다 다음에 설명한다.
먼저, SXGA 표시 방식의 액정 표시 장치의 경우에 대하여 설명한다.
SXGA 표시 방식의 규격은, 1280 화소×1024 화소이며, 1 화소가 R, G, B의 3 도트로 이루어지기 때문에, 신호 라인의 총 개수(=수평 방향의 도트수)는 3840(=1280×3)개가 된다.
한편, 현행 패터닝 기술에서는, 배선 폭이 4㎛ 정도, 배선 간격이 3.5㎛ 정도이기 때문에, 1개의 배선에 대하여 7.5㎛ 정도의 스페이스가 필요하게 된다. 전술한 바와 같이, 액정 표시 패널의 프레임 사이즈로서 4mm 이하를 목표로 한 경우, 배선 및 접속에 허용되는 스페이스는 2mm 이하이기 때문에, 프레임 부분에 배선 가능한 최대 배선 개수로서, 266(≒2mm/7.5㎛)개 정도라고 하는 수치가 도출된다.
다만, 드라이버 IC의 출력 핀의 핀치에 대하여 신호 라인의 배선 피치 쪽이 넓기 때문에, 드라이버 IC의 출력 핀과 시분할 스위치와의 사이를 전기적으로 접속하는 플렉시블 케이블은, 액정 표시 패널의 프레임 부분에서 좌우로 절반씩 나누어지게 되기 때문에, 드라이버 IC의 출력 핀수로서는 최대, 최대 배선 가능 개수(266개)의 2배, 즉 532개 정도가 된다.
이상의 설명으로부터 명백한 바와 같이, SXGA 표시 방식의 경우에는, 532개 이하이며 또한 신호 라인수(3840 라인)의 약수인 것이 조건으로 되기 때문에, 드라이버 IC의 출력 핀수로서, 예를 들면 320개가 설정된다. 그리고, 3 시분할 구동의 경우에는, 드라이버 IC의 총 출력 핀수로서는, 신호 라인수(3840 라인)의 3분의 1 로 되기 때문에, 본 예에서는, 드라이버 IC의 개수로서, 4(=1280/320)개가 설정된다.
즉, SXGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용한 경우에는, 도 14에 나타낸 바와 같이, 각각 320개의 출력 핀을 가지는 4개의 드라이버 IC(44-1∼44-4)가, 액정 표시 패널(40)과는 별체(別體)인 외부 기판(도시하지 않음) 상에 일정한 간격을 가지고 배치되고, 플렉시블 케이블(15)을 통해 액정 표시 패널(40)의 프레임 접속 부분(16)에서 시분할 스위치(도시하지 않음)와 접속되게 된다.
이와 같이, SXGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용함으로써, 드라이버 IC의 출력 핀수로서, 예를 들면 320개를 설정한 경우, 드라이버 IC의 개수가 4개로 족하기 때문에, 3 시분할 구동을 채용하지 않고, 예를 들면 384핀의 범용 드라이버 IC를 사용하면, 10(=3840/384)개의 드라이버 IC를 필요로 하고 있는 경우와 비교하여, 스탠바이 전력은 5분의 2 이하로 된다.
또, 드라이버 IC의 코스트 절감에도 연결된다. 나아가, 금후 집적 회로 기술에 진보에 따라, 이 이상의 드라이버 IC의 핀수가 기대되고, 이에 따라 3개 이하의 드라이버 IC의 개수 설정도 가능하게 되기 때문에, 소비 전력과 제품 코스트의 보다 절감을 기대할 수 있게 된다.
그런데, SXGA 표시 방식의 수평 주사 시간은 규격 상, 21.537㎲, 15.63㎲, 12.504㎲ 및 10.971㎲로 결정되어 있다. 이 규격 하에서, 도 10 및 도 14의 구성을 실현하기 위해서는, 예를 들면 제일 짧은 수평 주사 기간인 10.971㎲에 맞출 필요 가 있다.
여기에서, 3 시분할을 행하기 때문에, 10.971㎲의 3 분할 이하의 시간으로 선택할 필요가 있다. 즉, 샘플링 시간이 3.657㎲ 이하인 것이 필요하게 된다. 마찬가지로, 수평 주사 기간이 21.537㎲이면 7.179㎲, 15.63㎲이면, 5.21㎲, 12.504㎲이면, 4.168㎲ 이하의 샘플링 시간으로 된다.
또, 도 15의 타이밍 차트에 있어서, 드라이버 IC(44)로부터 신호 라인에 대하여 출력되는 출력 파형의 상승, 강하 시간(스루레이트(throughrate))에 대해서는, 상기 샘플링 시간 내에 종료할 필요가 있기 때문에, 선택 시간보다도 작게 할 필요가 있다. 그리고, 드라이버 IC(44)의 상승, 강하의 정의는, 전위가 0%
Figure 112006000339016-pat00001
99.75%까지 변위되는 시간이다. 일예로서, 신호 라인의 신호 진폭이 9V인 경우, 0.00225V의 오차가 된다.
또, R의 시분할 스위치가 선택된 후, 2개째의 시분할 스위치가 선택될 때까지의 기간에 플렉시블 기간을 설정할 필요가 있다. 이는, 전위가 확정된 비선택 신호 라인의 신호 전위가 변동되기 때문이다. 시분할 스위치에 접속된 선택 신호 라인은 대형화되어 있으면, 아무래도 기생 용량이나 배선 저항이 존재하게 되고, 이에 기인하여 선택 라인 시간에 지연이 발생한다. 그러면, 인접하는 시분할 스위치가 동시에 온/오프하게 되기 때문에, 비선택 신호 라인의 신호 전위는 확정할 수 없게 된다.
이것을 나타낸 것이, 도 16 (A), 도 16 (B) 및 도 16 (C)의 파형도이다. 도 16 (A)는 입력 단자에서의 시분할 스위치로 선택하는 기간을, 도 16 (B)는 액정 기 판 내에서의 시분할 스위치로 선택할 기간을, 도 16 (C)는 시분할 스위치 후의 신호 출력을 각각 나타내고 있다. 또, 실선이 블랭킹 기간을 설정한 경우를, 점선이 블랭킹 기간을 설정하지 않은 경우를 각각 나타내고 있다.
도 16 (C)에서 명백한 바와 같이, 블랭킹 기간을 설정하지 않은 경우(점선)에는, 전위가 확정된 비선택 신호 라인의 신호 전위가 1점 쇄선으로 나타낸 바와 같이 변동되기 때문에, SXGA 표시 방식의 액정 표시 장치를 제작할 때에는, 도 15의 타이밍 차트에 나타낸 바와 같이, (수평 방향의 주사 시간-선택 시간×3)/3의 시간 이하의 블랭킹 기간(a), (b), (c)을 설정하는 것이 필요하다. 또, 블랭킹 기간(c)에서는, 도 15의 타이밍에 나타낸 바와 같이, 각단의 게이트 라인을 선택하는 게이트 선택 펄스가 전환되지 않으면 안된다.
이 게이트 선택 펄스에 대해서도 지연 시간이 발생되고, 이 때문에 인접하는 게이트 라인이 동시에 온/오프되게 되어, 화소 전위의 변동을 일으키게 된다. 이를 방지하기 위해, 게이트 선택 펄스의 전환 기간에도 블랭킹 기간이 필요하게 된다. 따라서, 블랭킹 기판(c)으로서, (수평 방향의 주사 시간-선택 시간×3)/3으로 불충분하면, 그 이상의 시간을 필요로 하게 된다. 현존하는 선택 스위치의 구동 회로에서는, 짧은 블랭킹 기간은 40ns는 필요하고, 이것이 최소치로 된다.
또, 도 17에 나타낸 액정 화소의 회로 구성에 있어서, 게이트 라인(41-1, 41-2, 41-3, …)과 신호 라인(소스 라인)(42-1, 42-2, 42-3, 42-4, …)과의 사이에 기생하는 용량 Cgs나, 화소의 대향 전극에 코먼 전압 VCOM을 공급하는 Cs 라인(48-1, 48-2, 48-3, …)과 신호 라인(42-1, 42-2, 42-3, 42-4, …)과의 사이에 기생하 는 용량 Ccs에 기인하는 신호 라인(42-1, 42-2, 42-3, 42-4, …)으로부터의 다이빙 전위에 의해, 도 18의 파형도에 나타낸 바와 같이, 게이트 라인(41-1, 41-2, 41-3, …)의 요동이나 Cs 라인(48-1, 48-2, 48-3, …)의 주기적인 변동이 유기(誘起)된다. 그 결과, 횡 방향의 크로스 토크가 발생한다.
특히, 이 Cs 라인(48-1, 48-2, 48-3, …)의 요동 변동 전위가 도 19에 나타낸 △s1, △s2, △s3이 된다. 여기에, △s1, △s2, △s3은 크로스 토크 발생 영역과 비발생 영역과의 전위차이다. 이 전위차 △s1, △s2, △s3은 70mV 이하이면, 화상으로서 판단되지 않는 것을 알고 있다. 즉, 현상(現狀), 이것을 만족시키면, 횡 방향의 크로스 토크로서는 판단되지 않는다.
이 게이트 라인 신호 라인 간 용량 Cgs, Cs 라인 신호 라인 간 용량 Ccs에 기인하는 게이트 라인(41-1, 41-2, 41-3, …)의 요동이나 Cs 라인(48-1, 48-2, 48-3, …)의 주기적인 변동을 방지하기 위해, 대형 액정 표시 장치에서는 전술한 바와 같이, 인접하는 화소 간의 극성을 대향 전극을 기준으로 반전시키는 도트 반전 구동 방식을 채용하고 있다. 이 도트 반전 구동 방식의 경우에는, 상승 시간, 강하 시간이 신호 라인(42-1, 42-2, 42-3, …)이 1 대 1로 드라이버 IC(44)의 출력 핀에 접속되어 있는 종래의 액정 표시 장치와 비교하여 무시할 수 없는 시간이 된다.
시분할 수가 3인 경우에는, Cs 라인(48-1, 48-2, 48-3, …)을 안정시키는 시간은 종래의 3분의 1로 되고, 조건은 엄격하게 된다. 이 대책으로서, 특히 Cs 라인(48-1, 48-2, 48-3, …)의 요동에 기인하는 횡 방향의 크로스 토크를 없앨 필요가 있다. 그렇게 하기 위해서는, 도 20의 파형도에 나타낸 바와 같이, 드라이버 IC(44)의 상승 파형과 강하 파형을 시간축에 대하여 대칭으로 하는, 즉 상승 시간과 강하 시간을 동일하게 할 필요가 있다.
이와 같이, 도트 반전 구동에 있어서는, 드라이버 IC(44)의 상승 파형과 강하 파형을 시간축에 대하여 대칭으로 함으로써, 역극성의 신호에 의해 변동 전위분을 캔슬할 수 있게 되기 때문에, 게이트 라인(41-1, 41-2, 41-3, …) 및 Cs 라인(48-1, 48-2, 48-3, …)의 변동이 거의 없어진다. 이 변동분이 작아지면 작아질 수록, Cs 라인(48-1, 48-2, 48-3, …)의 전위가 안정되는 시간은 짧아진다.
도 21에, 일예로서, 17인치 SXGA 표시 방식인 경우의 시뮬레이션 결과를 나타냈다. 이 시뮬레이션 결과로부터 고려하면, 3τrise(상승), 3τfall(강하)의 시간차는 500ns 이하인 것이 바람직한 것을 알 수 있다. 이에 따라, 다음의 조건을 만족시키는 것이 필요하게 된다.
｜3τrise-3τfall｜≤500ns
또는
｜2τrise-2τfall｜≤500ns
여기에서, τ은 0.5μs로 일정하고, 3τ는 0%로부터 90% 추이(推移)를, 2τ는 0%로부터 86% 추이를 각각 나타내고 있다.
여기에서, 상승 파형과 강하 파형이 대칭성을 나타내는 것으로서, 0%
Figure 112006000339016-pat00002
63%의 변위시간, 0%
Figure 112006000339016-pat00003
86%의 변위 시간, 0%
Figure 112006000339016-pat00004
95%의 변위 시간, 0%
Figure 112006000339016-pat00005
98%의 변위 시간, 0%
Figure 112006000339016-pat00006
99.3%의 변위 시간, 0%
Figure 112006000339016-pat00007
99.8%의 변위 시간이 동일한 것이 조건으로 된다. 도 22에, SXGA 표시 방식의 액정 표시 장치를 제작하는 경우에서의 기간의 수치의 일예를 나타냈다.
다음에, UXGA 표시 방식의 액정 표시 장치의 경우에 대하여 설명한다. UXGA 표시 방식의 규격은, 1600 화소×1200 화소이며, 1 화소가 R, G, B의 3 도트로 이루어지기 때문에, 신호 라인의 총 개수는 4800(=1600×3)개가 된다.
여기에서, 전술한 SXGA 표시 방식의 경우와 동일한 조건 하에, 드라이버 IC의 출력 핀수로서, 예를 들면 320개를 설정했다고 하면, 3 시분할 구동의 경우에는, 드라이버 IC의 총 출력 핀수로서는, 신호 라인수(4800 라인)의 3분의 1로 되기 때문에, 본 예에서는 드라이버 IC의 개수로서, 5(=1600/320)개가 설정된다.
즉, UXGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용한 경우에는, 도 23에 나타낸 바와 같이, 각각 320개의 출력 핀을 가지는 5개의 드라이버 IC(44-1∼44-5)가, 액정 표시 패널(40)과는 별체의 외부 기판(도시하지 않음) 상에 일정한 간격을 가지고 배치되며, 플렉시블 케이블(15)을 통해 액정 표시 패널(40)의 프레임 접속 부분(16)에서 시분할 스위치(도시하지 않음)와 접속되게 된다.
이와 같이, UXGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용함으로써, 드라이버 IC의 출력 핀수로서 예를 들면 320개를 설정한 경우, 드라이버 IC의 개수가 5개로 족하기 때문에, 3 시분할 구동을 채용하지 않고, 예를 들면 384핀의 범용 드라이버 IC를 사용하면, 13(=4800/384=12 나머지 92)개의 드라이버 IC(그 중, 1개는 92핀만 사용)를 필요로 하고 있던 경우와 비교하여, 스탠바이 전력은 13분의 5 이하로 된다.
또, 드라이버 IC의 코스트 절감에도 연결된다. 나아가, 금후, 집적 회로 기술의 진보에 따라, 이 이상의 드라이버 IC의 핀수가 기대되며, 이에 따라 4개 이하의 드라이버 IC의 개수 설정도 가능하게 되기 때문에, 소비 전력과 제품 코스트의 보다 절감을 기대할 수 있게 된다.
그런데, UXGA 표시 방식의 수평 주사 시간은, 규격 상, 16μs, 13.333μs, 12.308μs, 11.429μs, 10.667μs, 10μs 및 9.412μs로 결정되어 있다. 이 규격 하에서, 도 10 및 도 23의 구성을 실현하기 위해서는, 예를 들면 가장 짧은 수평 주사 기간인 9.412μs에 맞출 필요가 있다. 여기에서, 3 시분할을 행하기 때문에, 9.412μs의 3 분할 이하의 시간으로 선택할 필요가 있다. 즉, 샘플링 시간이 3.137μs 이하인 것이 필요하게 된다.
마찬가지로, 수평 주사 시간이 16μs이면, 5.333μs, 13.333μs이면, 4.444μs, 12.308μs이면 4.103μs, 11.429μs이면 3.810μs, 10μs이면 3.333μs 이하의 샘플링 시간으로 된다.
그리고, 드라이버 IC(44)의 출력 파형의 상승, 강하 시간(스루레이트), 블랭킹 기간의 설정 및 드라이버 IC(44)의 출력 상승 파형과 강하 파형과의 대칭성에 대해서는, 전술한 SXGA 표시 방식의 경우와 동일하다고 할 수 있다. 도 24에, UXGA 표시 방식의 액정 표시 장치를 제작하는 경우에서의 기간의 수치의 일예를 나타냈다.
이상, SXGA, UXGA의 각 표시 방식의 액정 표시 장치의 경우에 대하여 설명했지만, 계속해서, VGA, HVGA(half VGA), QVGA(quarter VGA)의 각 표시 방식의 액정 표시 장치의 경우에 대하여 설명한다.
먼저, VGA 표시 방식의 액정 표시 장치의 경우에 대하여 설명한다. VGA 표시 방식의 규격은, 640 화소×480 화소이며, 1 화소가 R, G, B의 3 도트로 이루어지기 때문에, 신호 라인의 총 개수는 1920(=640×3)개가 된다.
여기에서, 전술한 SXGA, UXGA의 각 표시 방식의 경우와 동일한 조건 하에, 드라이버 IC의 출력 핀수로서 예를 들면 320개를 설정했다고 하면, 3 시분할 구동의 경우에는, 드라이버 IC의 총 출력 핀수로서는, 신호 라인수(4800 라인)의 3분의 1로 되기 때문에, 본 예에서는, 드라이버 IC의 개수로서, 2(=640/320)개가 설정된다.
즉, VGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용한 경우에는, 도 25에 나타낸 바와 같이, 각각 320개의 출력 핀을 가지는 2개의 드라이버 IC(44-1, 44-2)가, 액정 표시 패널(40)과는 별체의 외부 기판(도시하지 않음) 상에 일정한 간격을 가지고 배치되며, 플렉시블 케이블(15)을 통해 액정 표시 패널(40)의 프레임 접속 부분(16)에서 시분할 스위치(도시하지 않음)와 접속되게 된다.
이와 같이, VGA 표시 방식의 액정 표시 장치에 있어서, 3 시분할 구동을 채용함으로써, 드라이버 IC의 출력 핀수로서 예를 들면 320개를 설정한 경우, 드라이버 IC의 개수가 2개로 족하기 때문에, 3 시분할 구동을 채용하지 않고, 예를 들면 384핀의 범용 드라이버 IC를 사용하면, 6(=1920/384=5 나머지 10)개의 드라이버 IC(그 중, 1개는 10핀만 사용)를 필요로 하고 있던 경우와 비교하여, 스탠바이 전력은 3분의 1 이하로 된다.
또, 드라이버 IC의 코스트 절감에도 연결된다. 나아가, 금후, 집적 회로 기술의 진보에 따라, 그 이상의 드라이버 IC의 핀수가 기대되며, 이에 따라 드라이버 IC의 1개의 설정도 가능하게 되기 때문에, 소비 전력과 제품 코스트의 보다 절감을 기대할 수 있게 된다.
그리고, HVGA 표시 방식의 규격은, 640 화소×240 화소이며, 수평 방향의 화소수에 대해서는 VGA 표시 방식과 동일하기 때문에, 신호 라인의 총 개수에 대해서도 동일한 1920개이다. 따라서, 드라이버 IC의 출력 핀수로서 예를 들면 320개를 설정한 경우, 설정되는 드라이버 IC의 개수도 동일한 2개가 된다.
한편, QVGA 표시 방식의 규격은, 320 화소×240 화소이기 때문에, 신호 라인의 총 개수는 960개가 된다. 여기에서, 드라이버 IC의 출력 핀수로서 예를 들면 320개를 설정했다고 하면, 3 시분할 구동의 경우에는, 드라이버 IC의 총 출력 핀수로서는, 신호 라인수(960 라인)의 3분의 1로 되기 때문에, QVGA 표시 방식에서는, 도 26에 나타낸 바와 같이, 드라이버 IC의 개수로서, 1(=320/320)개가 설정된다.
그런데, 예를 들면, 표준적인 VGA 규격 IBM VGA(mode-4) 표시 방식에서는, 그 수평 주사 시간은 31.778μs이다. 여기에서, 3 시분할을 행하기 때문에, 31.778μs의 3 분할 이하의 시간으로 선택할 필요가 있다. 즉, 샘플링 시간이 10.59μs 이하인 것이 필요하게 된다. QVGA 표시 방식에서는, 예를 들면 수평 주사 시간을 63μs로 하면, 3 시분할로 샘플링 시간이 10.59μs 이하인 것이 필요하게 된다.
그리고, 드라이버 IC(44)의 출력 파형의 상승, 강하 시간(스루레이트), 블랭킹 기간의 설정 및 드라이버 IC(44)의 출력 상승 파형과 강하 파형과의 대칭성에 대해서는, 전술한 SXGA 표시 방식의 경우와 동일하다고 할 수 있다. 도 27에, VGA, QVGA의 각 표시 방식의 액정 표시 장치를 제작하는 경우에서의 기간의 수치의 일예를 나타냈다.
전술한 바와 같이, 예를 들면 3 시분할 구동에 있어서, 액정 표시 패널(40)의 프레임 사이즈가 규정될 때, 그 규정된 프레임 사이즈 하에, 그 프레임 부분의 배선 영역에 배선 가능한 배선수에 따라 드라이버 IC(44)의 출력 핀수 n을 결정하는 동시에, 표시 방식에 의해 결정되는 신호 라인의 총 개수를 N으로 할 때, 드라이버 IC(44)의 개수를 N/n개로 설정하도록 함으로써, 시분할 구동을 채용하지 않는 경우와 비교하여 드라이버 IC의 개수를 대폭 삭감할 수 있고, 스탠바이 전력을 대폭 경감할 수 있기 때문에, 액정 표시 장치 전체의 저소비 전력화가 가능하게 된다.
그런데, 표시 방식에 한정되지 않고, 도 15의 타이밍 차트에서의 블랭킹 기간(a), (b), (c)에서는, 시분할 스위치(아날로그 스위치)가 오프 상태에 있고, 신호 라인의 전위가 확정 상태에 있다. 그러므로, 외부 IC인 드라이버 IC로부터의 출력에 영향을 받지 않는다. 따라서, 이 블랭킹 기간(a), (b), (c)에 드라이버 IC의 출력 회로를 구동시키는 것은, 소비 전력의 낭비이다.
도 4에는, 드라이버 IC의 내부 구성의 일예를 나타냈지만, 실제로는 도 28에 나타낸 바와 같이, D/A 컨버터(35)의 후단에 출력 회로(36)가 배치되어 있는 것이 일반적이다. 그래서, 여기에서는, 블랭킹 기간(a), (b), (c)에 출력 회로(36)를 정지시켜, 소비 전력의 절감을 도모하는 것으로 한다. 이 출력 회로(36)는 도 29에 나타낸 바와 같이, 예를 들면, 오퍼앰프(operational amplifier)와 출력 버퍼로 이루어지는 전압 폴로어(follower)의 회로 구성으로 되어 있다.
이 전압 폴로어 회로 구성의 출력 회로(36)에 있어서, 예를 들면, 블랭킹 기간(a), (b), (c)에 전압 폴로어의 전원을 오프로 하면, 오퍼앰프부에 전류가 흐르지 않게 되어, 출력은 고(高)임피던스 상태로 된다. 이와 같이, 블랭킹 기간(a), (b), (c)에 출력 회로(36)를 정지시킴으로써, 소비 전력을 절감할 수 있게 된다.
다음에, 신호 라인을 구동하는 드라이버 IC에의 데이터의 기입에 대하여 설명한다. 통상, 액정 표시 패널(40)에는 도 30에 나타낸 바와 같이, 예를 들면 3개의 드라이버 IC(44-1, 44-2, 44-3)를 경유하여 각각 1 라인분 상당의 기록 용량을 가지는 2개의 메모리 회로((1) 81, (2) 82)가 접속되어 있다.
그리고, 최초에는, 메모리 회로(81)에 1 라인분의 데이터를 기억하고, 그리고 나서 스위치(83)를 전환하여 다음의 1 라인 기간 중에 메모리 회로(82)에 데이터를 기억하면서, 스위치(83)에 연동하는 스위치(85)로 R만을 선택하여 메모리 회로(81)로부터 R 데이터를 스위치(84-1)를 통해 1 라인만큼 독출하여 드라이버 IC(44-1, 44-2, 44-3)에 기입하고, 다음에 G만을 선택하여 동일하게 G 데이터를 1 라인만큼 기입하고, 최후로 B만을 선택하여 동일하게 B 데이터를 1 라인만큼 기입한다.
다음의 1 라인 기간에는 메모리 회로(81)와 메모리 회로(82)를 교체하여, 동일한 순서를 반복함으로써 화상을 구성해 간다. 일반적으로, 첫째 단(端)의 드라이버 IC에 1 도트씩 수평 도트수(數)분의 데이터를 전송(轉送)해 가면 비드(bead)형 으로 데이터가 보내져 1 라인분의 데이터가 복수의 드라이버 IC에 세트되고, 그 시점에서 액정 표시 패널(40)에 일제히 1 라인분의 데이터를 기입함으로써 각색 1 라인씩 화상을 형성해 간다. 이 작업을 수직 화소수×3회분 반복함으로써 1장의 화상이 구성된다.
그런데, 최근의 액정 표시 장치의 고화소화에 따라 수평 방향의 화소 수도 증가하고, 또 동시에, 영상 데이터의 전송 레이트도 빨라져, 액정 표시 패널에의 기입 시간도 짧아지고 있다. 일예로서, SXGA 표시 방식의 액정 표시 장치를 고려한 경우, 영상 데이터가 200MHz 전후의 데이터 전송 레이트이며, 이 속도로 데이터를 기입할 수 있는 드라이버 IC는 현 시점에서는 존재하지 않는다.
그래서, 본 실시 형태에서는, 복수의 드라이버 IC에 동시에 각각의 데이터를 기입하는 수법을 채용함으로써, 기존의 드라이버 IC라도 사용할 수 있도록 한다. 이를 실현하기 위한 구체적인 구성의 일예를 도 31에 나타냈다. 본 예에서는, 설명을 이해하기 쉽게 하기 위해, 수평 30 화소(R, G, B 합계 90 도트), 드라이버 IC 내의 시프트 레지스터(31)(도 28 참조)의 단수(段數)를 각각 10단으로 가정하여 설명한다.
도 31에 나타낸 바와 같이, 각각 1 라인분 상당의 기억 용량을 가지는 메모리 회로((1) 81)와 메모리 회로((2) 82)가 설치되며, 이들을 전환하는 스위치(83)를 경유하여 영상 데이터가 메모리 회로(81) 또는 메모리 회로(82)에 공급된다. 메모리 회로(81, 82)의 출력측에는, 3단자마다 1개씩 R, G, B의 각색을 전환하는 스위치(84-1∼84-6)가 설치되고, 또한 그 후단에 다시 메모리 회로(81)와 메모리 회 로(82)를 전환하는 스위치(85-1∼85-3)가 설치되어 있다. 그리고, 스위치(85-1∼85-3)의 각 선택 출력이 드라이버 IC(44-1∼44-3)에 주어지도록 되어 있다.
또, 메모리 회로(81, 82)에는 드라이버 IC의 수와 동수의 R, G, B의 출력이 있고, 이들은 각각 1∼10 도트, 11∼20 도트, 21∼30 도트의 데이터를 차례로 출력하도록 구성되어 있다. 한편, 메모리 회로(81, 82)의 전단 및 후단에 배치되어 있는 스위치(83)와 스위치(85-1∼85-3)는 서로 연동되어 있고, 한쪽이 메모리 회로(81)를 선택하면, 또 한쪽은 메모리 회로(82)를 선택하도록 되어 있다.
상기 구성에 있어서, 외부로부터 입력되는 영상 데이터는, 최초에는 스위치(83)가 메모리 회로(81)측으로 전환되어 있음에 따라, 이 스위치(83)를 통해 메모리 회로(81)에 1 라인분 비축된다. 그 후, 스위치(83)가 메모리 회로(82)측으로 전환됨으로써, 다음의 1 라인분의 영상 데이터는 메모리 회로(82)에 비축된다.
그 때, 메모리 회로(81)는 드라이버 IC(44-1)에 대하여 1∼10 도트째의 데이터를 출력하고, 드라이버 IC(44-2)에 대해서는 11∼20 도트째의 데이터를 출력하고, 또 드라이버 IC(44-3)에 대해서는 21∼30 도트째의 데이터를 출력한다. 그리고, 다음의 1 라인에서는 메모리 회로(81)와 메모리 회로(82)를 교체하고, 상기와 동일한 동작을 행하여 이를 반복함으로써, 1장의 화상이 구성된다.
이와 같이, 최초에는 메모리 회로(81)에 1 라인분의 데이터를 기억하고, 다음의 1 라인 기간 중에 메모리 회로(82)에 데이터를 기억하면서, 스위치(84-1∼84-3)로 R만을 선택하여 메모리 회로(81)로부터 R 데이터를 하나의 드라이버 IC분만큼 독출하여 당해 드라이버 IC에 기입하고, 동시에 다른 드라이버 IC에도 해당되는 데 이터를 독출하여 당해 드라이버 IC에 기입하고, G 및 B에 대해서도 동일한 방법으로 기입을 행함으로써, 드라이버 IC의 각각에 동시에 각각의 데이터를 기입할 수 있다.
이에 따라, 각 드라이버 IC에 데이터를 기입하는 속도를, 드라이버 IC의 수를 n으로 하면, n분의 1로 감속할 수 있으므로, 예를 들면 영상 데이터의 전송 레이트가 200MHz, 드라이버 IC의 수 n이 3개이면, 약 67MHz의 동작 속도를 가지는 드라이버 IC로 처리할 수 있게 되어, 기존의 드라이버 IC라도 충분히 대응할 수 있게 된다. 또, 1 라인분 전체의 데이터를 각 드라이버 IC에 기입하는 시간을 n분의 1로 단축할 수 있으므로, 그 분만큼 액정 표시 패널에의 기입 시간을 연장할 수도 있다.
그런데, 종래의 액정 표시 장치에서는, R, G, B의 각각의 전압 투과율 특성은 일치되어 있지 않았다. 그 이유는, 각색마다 파장이 상이하기 때문에, 그 파장에 의존하여 액정 분자 내에서의 굴절률에 차이가 생기고, 결과적으로 전압, 투과율 특성이 B에 대하여 R이 네거티브의 전압측으로 어긋나 있기 때문이다.
도 32 (A) 및 도 32 (B)에, TN(twist nematic) 액정을 사용한 경우의 액정의 투과율과 액정에 인가하는 전압의 특성 커브(V-T 커브)를 나타냈다. 이 도 32 (A)의 특성도로부터 명백한 바와 같이, 통상 R(투과 파장이 600nm∼660nm), G(투과 파장이 530∼550nm), B(투과 파장이 370nm∼460nm)에서, V-T 커브가 시프트되어 있다.
이는 파장에 의존하여 액정 분자의 굴절률에 차이가 있기 때문이다. 파장이 긴 R 쪽이 굴절률이 작기 때문에, 액정에 전압을 인가했을 때, 재빨리 액정에 의한 광의 90°회전이 손상된다. B는 굴절률이 크기 때문에, 광의 90 °회전이 최후까지 유지된다. 이 때문에, V-T 커브에 있어서, 동일 전압을 인가해도 투과율에 차이가 발생한다.
액정 기판 내의 수평 방향으로 시분할 스위치(아날로그 스위치)를 배치한 구성의 본 발명에 관한 액정 표시 장치에 있어서, 선택 스위치 이외의 신호 라인은 플로팅 상태로 되어 있으며, 이 상태에서는, 인접하는 신호 라인 간에서의 신호 전위의 다이빙 영향을 받는다. 즉, 화소의 신호 라인 간에는 라인 간의 용량이 존재하고, 시분할 스위치 주변의 등가 회로를 나타내는 도 33 (A), 도 33 (B) 및 도 33 (C)에서, 예를 들면 스위치(S1)가 선택(도 33 (A))된 후에 스위치(S2)가 선택(도 33 (B))되면, 스위치(S2)의 “H”레벨의 신호가 스위치(S1)로 다이빙하여, 유지되고 있는 전압이 다이빙 용량분만큼 증가한다.
이는 신호 라인 간의 용량을 Csig1로 하고, 하나의 신호 라인의 용량을 Csig2로 하면, 다이빙에 의한 전압 △V는,
△V=Vsig×Csig1/(Csig1+Csig2) … (1)
이 된다. 여기에서, Vsig는 선택된 신호 라인에 입력되는 신호 전압의 진폭 전압이다. 이 값을, 바로 액정의 V-T 커브에서의 중간조의 동일 투과율 상태에서의 인가 전압의 시프트량을 보완하도록 정하면 된다.
R과 B 전압의 시프트량은 0.3V이며, 이를 다이빙에 의한 전압 △V에 적용시킨다. 이와 관련하여, 1HVCM(코먼) 반전 구동법에서는 1H 시간은 동일 극성의 전압 이 신호 라인에 인가되기 때문에, 먼저 선택된 스위치(S1)에 대해서는, 다음의 스위치(S2)가 선택된 경우에, 유지된 신호 라인의 전위는 증가한다.
또, 스위치(S3)가 다음에 선택(도 33 (C))된다. 이는 스위치(S1)에 인접하는 스위치(S3')로부터 다이빙 전위가 입력되는 것을 의미한다. 최종적으로는, 스위치(S1)에 관해서는 2회, 스위치(S2)에 관해서는 1회, 신호 라인 간의 다이빙 영향을 받게 된다.
여기에서는, 이 현상에 착안하여, 액정의 색에 의존하여 V-T 커브의 전압 시프트를 보완하는 방법에 대하여 설명한다. 이와 관련하여, 1H 반전 구동법에 관해서는, 도 34의 다이빙 차트로부터 명백한 바와 같이, 첫번째로 선택되는 신호 라인을 B, 두번째로 선택되는 신호 라인을 G, 세번째로 선택되는 신호 라인을 R로 하는 배치로 하여, 먼저 설명한 V-T 커브의 보완을 행하고 있다.
한편, 도트 반전 구동을 행하는 경우, 인접하는 신호 라인 간에는 항상 역의 극성이 인가되기 때문에, 신호 전위(진폭 전위)로서는, 작아지는 방향에서 다이빙 전압이 발생한다. 즉, 도 35 (A), 도 35 (B) 및 도 35 (C)에서 나타낸 바와 같이, 스위치(S1)가 “H”레벨에서 기입되고(도 35 (A)), 그 후 스위치(S2)가 “L”레벨에서 기입되면(도 35 (B)), 비선택 상태의 스위치(S1)에 대하여 “L”레벨의 전위가 다이빙한다. 그 후, 스위치(S3)에 “H”레벨이 기입되지만(도 35 C), 스위치(S3)에 인접하는 스위치(S1')에 대해서는, 마찬가지로 “H”레벨의 다이빙이 발생한다.
그러나, 스위치(S1)에 인접하는 스위치(S3')는 도트 반전 구동이기 때문에, “L”레벨로 된다. 이것이 스위치(S1)로 다이빙하여, 더욱 전압이 감소된다. 결국, 맨처음에 선택된 스위치(S1)에 대해서는, 신호 전압을 감소시키는 전압이 2회 발생하고, 스위치(S2)에 대해서는, 신호 전압을 감소시키는 전압이 1회 발생한다.
이것을, 액정인 R, G, B의 V-T 커브에서의 전압 시프트를 보완시키도록 하기 위해서는, 도 36의 타이밍 차트로부터 명백한 바와 같이, 맨처음에 선택되는 신호 라인을 R로 하고, 두번째를 G, 세번째를 B로 하는 것이 바람직한 것을 알 수 있다.
이상의 방법을 채용함으로써, 도 33 (B)에 나타낸 바와 같이, 중간조(調)에서의 전압-투과율의 특성 커브는 보완되어, 화상 신호에 충실한 표시가 가능하게 된다. 도 37 (A) 및 도 37 (B)에는, 본 발명에 관한 화소 배열과 시분할 스위치의 주사 방향의 관계를 나타냈다. 도 37 (A)는 1H 반전 구동법의 경우를, 도 37 (B)는 도트 반전 구동법의 경우를 각각 나타내고 있다.
그리고, 전술한 방법은, 신호 라인 간에 존재하는 용량을 적극적으로, 액정의 전압-투과율 특성의 보완에 사용하고 있기 때문에, 복잡한 회로 구성을 필요로 하지 않으며, 색 배열만 소정의 차례로 함으로써 달성할 수 있는 점에서, 그 효과는 매우 크다고 할 수 있다.
다만, 신호 라인 간의 용량 Csig1과 신호 라인 자체의 용량 Csig2는, 먼저 나타낸 (1)식에 대하여, △V=Vsig×Csig1/(Csig1+Csig2)≤(액정 내에서의 전압-투과율 특성의 R과 G의 전압차)의 조건을 만족시키는 것이 필요하게 된다. 예를 들면, 액정 내에서의 전압-투과율 특성의 R과 G의 전압차가 0.15V, 선택된 신호 라인에 입력되는 신호 전압의 진폭 전압 Vsig가 9V인 경우, 이를 보정하는 데는, Csig1/(Csig1+Csig2)가 0.017이 되도록 설계하면 된다.
이와 같이, 각 표시 방식의 액정 표시 장치에 있어서, 드라이버 IC(44)로부터는, R, G, B의 전압-투과율(V-T) 특성의 커브를 보정하는 신호 전위를 발생하도록 함으로써, 중간조 부근에서의 R, G, B의 투과율이 일치되기 때문에, 화상 신호에 대하여 보다 충실한 색 표현이 가능하게 된다. 또, 복잡한 회로 구성을 필요로 하지 않기 때문에, 제조 수율을 저하시키지 않고, 색 정밀도를 향상시킬 수 있다.
이상 설명한 바와 같이, 본 발명에 의한 액정 표시 장치에 있어서는, 복수의 드라이버 회로를 각각의 출력 단자수를 동수로 설정하여 복수열분의 신호 라인의 각각과 대응 관계를 갖고 차례로 배치할 때에, 복수열분의 신호 라인에 단수가 나올 때, 복수의 드라이버 회로 중의 하나의 출력 단자수를 상기 단수에 설정하도록 함으로써, 드라이버 회로의 출력 단자를 남기게 하지 않고 신호 라인의 각각과 접속할 수 있기 때문에, 액정 표시 패널에는 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않고, 따라서 액정 표시 패널의 수평 방향의 협폭화가 가능하게 된다.
또, 본 발명에 의한 다른 액정 표시 장치에 있어서는, 복수의 드라이버 회로의 각각의 출력 단자수를, 복수열분의 신호 라인의 총 개수의 약수로 설정하도록 함으로써, 신호 라인에는 단수가 생기지 않아, 드라이버 회로의 출력 단자를 남기게 하지 않고 신호 라인의 각각과 접속할 수 있기 때문에, 액정 표시 패널에는 화상 표시에 기여하지 않는 여분의 접속 영역이 발생하지 않고, 따라서 액정 표시 패 널의 수평 방향의 협폭화가 가능하게 된다.

Claims (2)

  1. 매트릭스형으로 배선된 복수행(複數行)분의 게이트 라인과 복수열(複數列)분의 신호 라인과의 교차점에 복수개의 화소가 2차원 배치되어 이루어지는 표시부, 및
    상기 표시부의 각 화소에 상기 복수열분의 신호 라인을 통해 신호 전위를 부여하는 복수의 드라이버 회로
    를 구비하고,
    상기 복수의 드라이버 회로의 출력 단자수(端子數)와 상기 복수열분의 신호 라인의 각각을 대응 관계를 갖도록 차례로 배치할 때에, 상기 복수열분의 신호 라인에 단수(端數)가 나올 때, 상기 복수의 드라이버 회로 중 하나의 출력 단자수를 상기 단수로 설정하는
    것을 특징으로 하는 액정 표시 장치.
  2. 제1항에 있어서,
    상기 복수의 드라이버 회로는, 상기 표시부가 형성되는 투명 절연 기판의 외부에 배치된 드라이버 IC인 것을 특징으로 하는 액정 표시 장치.
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