JPS5958480A - アクテイブ・マトリツクス表示体用ｉｃ基板 - Google Patents
アクテイブ・マトリツクス表示体用ｉｃ基板Info
- Publication number
- JPS5958480A JPS5958480A JP57170188A JP17018882A JPS5958480A JP S5958480 A JPS5958480 A JP S5958480A JP 57170188 A JP57170188 A JP 57170188A JP 17018882 A JP17018882 A JP 17018882A JP S5958480 A JPS5958480 A JP S5958480A
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- Japan
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- shift register
- active matrix
- board
- matrix display
- gate
- Prior art date
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- Pending
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- Liquid Crystal (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は周辺駆動回路を内蔵したアクティブ・マトリッ
クス表示体用工Ｃ基板に関する。
クス表示体用工Ｃ基板に関する。
従来アクティブ・マトリックス用工Ｃ基板は、表示部分
のみで構成され、マトリックスの駆動部分は工Ｃ基板と
ボンディング等により接続された外部の０ＭＯ３−ＩＣ
チップにより構成されていさ。第１図はアクティブ・マ
トリックスの表示部分を示し表示部分１は（４Ｘｇ）コ
のセル２が配列されている。各セルにはゲー）線Ｇｉと
データ線Ｄｊが配線されており、この２つの信号線の交
点となるセルを選択してデータ線Ｄｊからデータを各セ
ルに書き込む。各セルはトランジスタＴ１ｊとデータ保
持用の容ｈ’ｒ、 Ｏｉ ｊから構成されて、駆動点■
１ｊから液晶等の表示体を駆動する。例えばここにテレ
ビの画面表示を行うとすると、テレビ用の映像信号が各
タイミングに応じてデータ線から、その時の走査線位置
にあたるゲート線を選択することにより各セルに順次デ
ータを書いてゆく。このためには走査位置に合致したゲ
ート線を選択する信号を各ゲー） ｉｌ Ｇ 、〜（４
ｎに与え、又その走査位１市１におけるデータを、横方
向へ走査して書き込むためにデータ線に送シ込むための
周辺回路が必要となる。
のみで構成され、マトリックスの駆動部分は工Ｃ基板と
ボンディング等により接続された外部の０ＭＯ３−ＩＣ
チップにより構成されていさ。第１図はアクティブ・マ
トリックスの表示部分を示し表示部分１は（４Ｘｇ）コ
のセル２が配列されている。各セルにはゲー）線Ｇｉと
データ線Ｄｊが配線されており、この２つの信号線の交
点となるセルを選択してデータ線Ｄｊからデータを各セ
ルに書き込む。各セルはトランジスタＴ１ｊとデータ保
持用の容ｈ’ｒ、 Ｏｉ ｊから構成されて、駆動点■
１ｊから液晶等の表示体を駆動する。例えばここにテレ
ビの画面表示を行うとすると、テレビ用の映像信号が各
タイミングに応じてデータ線から、その時の走査線位置
にあたるゲート線を選択することにより各セルに順次デ
ータを書いてゆく。このためには走査位置に合致したゲ
ート線を選択する信号を各ゲー） ｉｌ Ｇ 、〜（４
ｎに与え、又その走査位１市１におけるデータを、横方
向へ走査して書き込むためにデータ線に送シ込むための
周辺回路が必要となる。
ところが、この周辺回路と権このアクティブ・マトリッ
クス基板の接続は、（ｎ ＋ ｍ ）の２倍必要となり
、実際は４００〜８００本用いかなり大変でありコスト
的にも高くつく。又周辺駆動回路自体も通常消費電力を
低減する意味で０ＭＯ８−ＬＳＩが用いられるが、この
ために必要なチップ数が１０コ〜２０コで、やはり、ア
センブルが大変で、チップ自体のコストもかかり過ぎる
。従ってこの周辺回路をＩＣ基板に内蔵することが最も
よいが、下に挙げるような間顆点がある。
クス基板の接続は、（ｎ ＋ ｍ ）の２倍必要となり
、実際は４００〜８００本用いかなり大変でありコスト
的にも高くつく。又周辺駆動回路自体も通常消費電力を
低減する意味で０ＭＯ８−ＬＳＩが用いられるが、この
ために必要なチップ数が１０コ〜２０コで、やはり、ア
センブルが大変で、チップ自体のコストもかかり過ぎる
。従ってこの周辺回路をＩＣ基板に内蔵することが最も
よいが、下に挙げるような間顆点がある。
（１）外付の場合は０ＭＯ８技術が使えるが、一般にマ
トリクス表示体用はＮ−ＭＯＳ、又はＰ−ＭＯＳであり
、普通に駆動回路をイが７成すると消費電力が大きずぎ
て使いものにならない。又１０基板をＣＭＯＳにすると
、製造プロセスが複雑になりすぎる。
トリクス表示体用はＮ−ＭＯＳ、又はＰ−ＭＯＳであり
、普通に駆動回路をイが７成すると消費電力が大きずぎ
て使いものにならない。又１０基板をＣＭＯＳにすると
、製造プロセスが複雑になりすぎる。
（２）駆動回路外例の場合には、分割されているので歩
留は問題ないが、内蔵すると歩留が１００％近くないと
、駆動回路の一部の不良により、ＩＣ基板全体が不良と
なる。
留は問題ないが、内蔵すると歩留が１００％近くないと
、駆動回路の一部の不良により、ＩＣ基板全体が不良と
なる。
従って本発明の目的は、アクティブ・マトリックス表示
体用基板内に、Ｎ−ＭＯＳ又はＰ −Ｍ Ｏ８による極
低消費電力の周辺駆動回路を高歩留りで構成する方法を
提供することにある。
体用基板内に、Ｎ−ＭＯＳ又はＰ −Ｍ Ｏ８による極
低消費電力の周辺駆動回路を高歩留りで構成する方法を
提供することにある。
本発明にて用いる周辺駆動回路はプートストラップ回路
を利用した静止電流０のクロック入力を直接スイッチン
グ電源とするダイナミックシフトレジスタを中心に構成
される。
を利用した静止電流０のクロック入力を直接スイッチン
グ電源とするダイナミックシフトレジスタを中心に構成
される。
第２図は本発明によるゲート線側の駆動回路の一例であ
る。シフトレジスタセル１４はブートストラップ容量１
６と動作に必要なトランジスタ１９とリセットトランジ
スタ２０により（７，？成される。クロックはφ１ 、
φ、ｌφｓ ｌφ４の４相であり、スタートパルスｓｐ
入力により′１”電位がｌ１ｌｌ：ｉ次りロックに同期
して転送する。各シフトレジスタの出力Ｔ。−Ｔ？？Ｌ
がバッファ・トランジスタのゲートに印加され、出力は
ゲートラインに接続され、第６図に示す如く、Ｉｌ、’
ｉ次ゲート線を選択していく。
る。シフトレジスタセル１４はブートストラップ容量１
６と動作に必要なトランジスタ１９とリセットトランジ
スタ２０により（７，？成される。クロックはφ１ 、
φ、ｌφｓ ｌφ４の４相であり、スタートパルスｓｐ
入力により′１”電位がｌ１ｌｌ：ｉ次りロックに同期
して転送する。各シフトレジスタの出力Ｔ。−Ｔ？？Ｌ
がバッファ・トランジスタのゲートに印加され、出力は
ゲートラインに接続され、第６図に示す如く、Ｉｌ、’
ｉ次ゲート線を選択していく。
このシフトレジスタに要求されることは、テレビの走査
の場合、フレーム周波数が６Ｑ Ｈｚであるので、通常
のダイナミック動作ではむずかしい事とゲート線には数
１０Ｐ’Ｆの寄生容（１ｔがあると同時に表示（＋７（
（のセル内のトランジスタを完全にＯＮにする為にはデ
ータ線の最大電圧にバンクゲート効果を、考慮したシキ
イ値を加えた分より更に大きな電圧を印加しなければな
らない小である。この為シフトレジスタ出力はバッファ
トランジスタ１９にのみ入力する事により寄生容量を小
さくし小面ｈ′２で４；（Ｉ成されるブートストラップ
容量１６に直接接続する事を可能にした。トランジスタ
１８はシフトレジスタの電位固定用で、トランジスタ１
９．２０はバッファを構成し、ゲートラインとシフトレ
ジスタを分離する事によりシフトレジスタの動作をより
安定させる事が出来る。
の場合、フレーム周波数が６Ｑ Ｈｚであるので、通常
のダイナミック動作ではむずかしい事とゲート線には数
１０Ｐ’Ｆの寄生容（１ｔがあると同時に表示（＋７（
（のセル内のトランジスタを完全にＯＮにする為にはデ
ータ線の最大電圧にバンクゲート効果を、考慮したシキ
イ値を加えた分より更に大きな電圧を印加しなければな
らない小である。この為シフトレジスタ出力はバッファ
トランジスタ１９にのみ入力する事により寄生容量を小
さくし小面ｈ′２で４；（Ｉ成されるブートストラップ
容量１６に直接接続する事を可能にした。トランジスタ
１８はシフトレジスタの電位固定用で、トランジスタ１
９．２０はバッファを構成し、ゲートラインとシフトレ
ジスタを分離する事によりシフトレジスタの動作をより
安定させる事が出来る。
第４図は本発明に、よるデータ線側の駆動回路の一例で
ある。シフトレジスタセル５はブートストラップ容量６
と動作に必要なトランジスタ７．８により構成され、初
段へは入力ゲート９を介してスタートパルスＳＰを印加
する。又各シフトレジスタ出力Ｓ、〜Ｓｓはサンプルホ
ールドトランジスタＨ２〜Ｈｍに入力され、走査信号に
同期してビデオ人力Ｖ、Ｓ、（映像・信号又はデータ書
き込み信号）をデータ線に寄生する容量ＣＤ、〜０Ｄ７
１にサンプルホールドさせる。データＮ ［１（Ｉ＋馳
駆４回路は一走査線内で全ての処理を行うため高速であ
り１ リーク電流の考慮は余りしなくてよいが、逆に高
速動作を確保することと、高速のために増大する消費電
力を押えることを考厘する必要がある。
ある。シフトレジスタセル５はブートストラップ容量６
と動作に必要なトランジスタ７．８により構成され、初
段へは入力ゲート９を介してスタートパルスＳＰを印加
する。又各シフトレジスタ出力Ｓ、〜Ｓｓはサンプルホ
ールドトランジスタＨ２〜Ｈｍに入力され、走査信号に
同期してビデオ人力Ｖ、Ｓ、（映像・信号又はデータ書
き込み信号）をデータ線に寄生する容量ＣＤ、〜０Ｄ７
１にサンプルホールドさせる。データＮ ［１（Ｉ＋馳
駆４回路は一走査線内で全ての処理を行うため高速であ
り１ リーク電流の考慮は余りしなくてよいが、逆に高
速動作を確保することと、高速のために増大する消費電
力を押えることを考厘する必要がある。
このために、シフトレジスタのクロックは２相でなく４
相以上を用いるのがよい。同一の転送率で同一のビット
数を確保するためにはタロツクが２相から４相になれば
クロックラインφ１〜φ４で消費する宙、力は半分にな
る。又８相になればその半分となる。このシフトレジス
タはｍビット中１ビットしか′１”になっていないので
クロック以外での電力消費は少ない。従って本方式の採
用により、周辺１９Ｘ動回路はモノチャネル構成にもか
かわらずＯＭＱ Ｓ並の低電力とすることが可能である
。シフトレジスタの出力８１〜Ｓｍはサンプルホールド
トランジスタＨ１〜Ｈｍに入力されるのみでここに寄生
する容量はそう大きくない。従ってＳ、〜Ｓｍに直接小
面積でｔ、Ｊ成されるブートストラップ容量１６を接線
することが可能となる。
相以上を用いるのがよい。同一の転送率で同一のビット
数を確保するためにはタロツクが２相から４相になれば
クロックラインφ１〜φ４で消費する宙、力は半分にな
る。又８相になればその半分となる。このシフトレジス
タはｍビット中１ビットしか′１”になっていないので
クロック以外での電力消費は少ない。従って本方式の採
用により、周辺１９Ｘ動回路はモノチャネル構成にもか
かわらずＯＭＱ Ｓ並の低電力とすることが可能である
。シフトレジスタの出力８１〜Ｓｍはサンプルホールド
トランジスタＨ１〜Ｈｍに入力されるのみでここに寄生
する容量はそう大きくない。従ってＳ、〜Ｓｍに直接小
面積でｔ、Ｊ成されるブートストラップ容量１６を接線
することが可能となる。
サンプルホールドトランジスタＨ１〜ＨｔｒＬはかなり
の高速スイッチングが要求されるが、そのゲート入力に
はブートストランプ動作により、第５図に示す如くクロ
ック信号の２倍近い振幅で印加されるので、非常に高速
でスイッチングできるという利点がある。
の高速スイッチングが要求されるが、そのゲート入力に
はブートストランプ動作により、第５図に示す如くクロ
ック信号の２倍近い振幅で印加されるので、非常に高速
でスイッチングできるという利点がある。
第６図はこれらを実際にアクティブ・マトリックス基板
に配ＩＲシた場合を示している。データ側シフトレジス
タ３５．３６と及び最終段の（＋１１還信号を形成する
ダミーセル３７．３８とサンプルホールド用トランジス
タＨ１〜Ｈｍがあり上下対称に配列される。又ゲー）
１１１ｔ１シフトレジスタ６１゜３２とダミー１３．３
４は左右対称に配列される。本来周辺回路は両ｆｌｌ１
１対称でなく、片方のみでよいが、歩留を考慮してシフ
トレジスタ列を複数用意する。当然４列でも、８列でも
よいが、ここでは２列の例を示す。更に各入力部は、フ
ローティング防止のため、図には示してないがプルダウ
ン又はプルアップ抵抗が接続されており、入力をオー
７’ ンにしても電気的には一定のポテンシャルに保た
れるようにする。
に配ＩＲシた場合を示している。データ側シフトレジス
タ３５．３６と及び最終段の（＋１１還信号を形成する
ダミーセル３７．３８とサンプルホールド用トランジス
タＨ１〜Ｈｍがあり上下対称に配列される。又ゲー）
１１１ｔ１シフトレジスタ６１゜３２とダミー１３．３
４は左右対称に配列される。本来周辺回路は両ｆｌｌ１
１対称でなく、片方のみでよいが、歩留を考慮してシフ
トレジスタ列を複数用意する。当然４列でも、８列でも
よいが、ここでは２列の例を示す。更に各入力部は、フ
ローティング防止のため、図には示してないがプルダウ
ン又はプルアップ抵抗が接続されており、入力をオー
７’ ンにしても電気的には一定のポテンシャルに保た
れるようにする。
本発明に用いる周辺駆動回路は更に歩留り改魯のため、
シフトレジスタに不良が発生した場合は修正を実行し不
良ビットの切り捨てや、一方のシフトレジスタを殺すこ
とを実行して、実効的歩留を確保するように工夫しであ
る。
シフトレジスタに不良が発生した場合は修正を実行し不
良ビットの切り捨てや、一方のシフトレジスタを殺すこ
とを実行して、実効的歩留を確保するように工夫しであ
る。
まずデータ側の駆動回路中のシフトレジスタは歩留りは
５０％以上の場合上下どちらがのシフトレジスタ（３５
ｏｒ３６ンは必ず動作するので動作する方のシフトレジ
スタに入力するクロック人力φ１〜φ４のパッドのみに
、クロック信号を接続する。又クロック入力は左右どち
らでもよいが途中で断線している場合は両側から入力す
る。又スタートパルス入力は接続するが、リセット入力
はオープンでよい。又動作させない方のシフトレジスタ
はクロック入力表スタートパルス入力をオーブンにする
とプルダウン抵抗により基板と同電位となりシフトレジ
スタは全く動作しないと共に全く電流は消費しない。こ
のクロックを直接スイッチング電源とするシフトレジス
タは、定電源を全いていないので、単にクロックを配線
しないだけで、υＬ力消費を０にできるという大きな特
徴がある。
５０％以上の場合上下どちらがのシフトレジスタ（３５
ｏｒ３６ンは必ず動作するので動作する方のシフトレジ
スタに入力するクロック人力φ１〜φ４のパッドのみに
、クロック信号を接続する。又クロック入力は左右どち
らでもよいが途中で断線している場合は両側から入力す
る。又スタートパルス入力は接続するが、リセット入力
はオープンでよい。又動作させない方のシフトレジスタ
はクロック入力表スタートパルス入力をオーブンにする
とプルダウン抵抗により基板と同電位となりシフトレジ
スタは全く動作しないと共に全く電流は消費しない。こ
のクロックを直接スイッチング電源とするシフトレジス
タは、定電源を全いていないので、単にクロックを配線
しないだけで、υＬ力消費を０にできるという大きな特
徴がある。
第６因の配［Ｕにおいて、もしサンプルホールドトラン
ジスタが不良の場合は、その不良トランジスタのデータ
線とトランジスタのｋｔ線をレーザにより切断し、切り
離されたトランジスタ側のシフトレジスタは動作停止に
しておく。又常本のうちのいずれかのデータ線が途中で
断線していた場合は、両側のシフトレジスタを並列動作
させる。
ジスタが不良の場合は、その不良トランジスタのデータ
線とトランジスタのｋｔ線をレーザにより切断し、切り
離されたトランジスタ側のシフトレジスタは動作停止に
しておく。又常本のうちのいずれかのデータ線が途中で
断線していた場合は、両側のシフトレジスタを並列動作
させる。
但し消費１「力がその分増加するので、断線している部
分のみ動作させて必要外のビットはクロックラインφ１
〜φ４の途中をレーザにより切断しておくのもよい。
分のみ動作させて必要外のビットはクロックラインφ１
〜φ４の途中をレーザにより切断しておくのもよい。
タイミング側のシフトレジスタは各ビットの出力同志が
直接接続されているので、不良ビットが同一位置、又は
その互いに前後２段以内にある場合を除いて、両側のシ
フトレジスタに不良ビットが存在しても、完全に修正可
能である。第６し１において、右又は左側のシフトレジ
スタが少なくともどちらか一方が完全に動作するならば
、動作させる方にはクロックφ１ Ｇ、φ２Ｇとスター
トパルスＳＰＧを接続し、又動作させない方のシフトレ
ジスタのクロック、スタートパルス入カバオープンにす
ると、プルダウン抵抗により自動的に基板と同一電位と
なり、動作させない方のシフトレジスタの出力は高イン
ピーダンスの状態に保たれる。この結果単に入力の接続
のみで、シフトレジスタの選択が可能である。もし両方
のシフトレジスタに不良がある場合、例えば第７図の如
く不良ビットが５２．５３．５４の如く存在すると、ま
ず左側のシフトレジスタ５０から人力して不良ビットの
２ビット手前から（帰還用の信号が必要なので）右側へ
移し、又不良ビット５６の２ビット手前から又左へ移し
同様に更に不良ビット５４から右へ移すというように自
在にできる。これはレーザを用いて単に移す位橘、で配
線を切断するだけで事足りる。もし不良ビットの出力が
リークしている場合（リークにより不良の場合）、それ
がシフトレジスタ自身のリークであればゲート線とシフ
トレジスタを切り高１「せばよい。又ゲート線が途中で
断線している場合は、そのゲート線の両側のシフトレジ
スタは同時に並列に動作させる。又クロックラインが不
良の場合は、不良の部分を切り離して両側のクロックラ
インからドライブしてもよい。このようにタイミング側
のシフトレジスタは特殊な不良の発生の状況を除けば、
もし両方のシフトレジスタに不良があっても９０％以上
の割合で修復可能である。
直接接続されているので、不良ビットが同一位置、又は
その互いに前後２段以内にある場合を除いて、両側のシ
フトレジスタに不良ビットが存在しても、完全に修正可
能である。第６し１において、右又は左側のシフトレジ
スタが少なくともどちらか一方が完全に動作するならば
、動作させる方にはクロックφ１ Ｇ、φ２Ｇとスター
トパルスＳＰＧを接続し、又動作させない方のシフトレ
ジスタのクロック、スタートパルス入カバオープンにす
ると、プルダウン抵抗により自動的に基板と同一電位と
なり、動作させない方のシフトレジスタの出力は高イン
ピーダンスの状態に保たれる。この結果単に入力の接続
のみで、シフトレジスタの選択が可能である。もし両方
のシフトレジスタに不良がある場合、例えば第７図の如
く不良ビットが５２．５３．５４の如く存在すると、ま
ず左側のシフトレジスタ５０から人力して不良ビットの
２ビット手前から（帰還用の信号が必要なので）右側へ
移し、又不良ビット５６の２ビット手前から又左へ移し
同様に更に不良ビット５４から右へ移すというように自
在にできる。これはレーザを用いて単に移す位橘、で配
線を切断するだけで事足りる。もし不良ビットの出力が
リークしている場合（リークにより不良の場合）、それ
がシフトレジスタ自身のリークであればゲート線とシフ
トレジスタを切り高１「せばよい。又ゲート線が途中で
断線している場合は、そのゲート線の両側のシフトレジ
スタは同時に並列に動作させる。又クロックラインが不
良の場合は、不良の部分を切り離して両側のクロックラ
インからドライブしてもよい。このようにタイミング側
のシフトレジスタは特殊な不良の発生の状況を除けば、
もし両方のシフトレジスタに不良があっても９０％以上
の割合で修復可能である。
本発明に用いるシフトレジスタは、極低消費電力と、高
歩留りを特徴とするものである。シフトレジスタは、電
源をクロック入力として直接スイツチングすることによ
り、ＣＭＯＳの如く常に定常バイアスを印加することと
異なり微少なリークによる静止電流は少なく、又ブート
ストラップによるダイナミック方式の採用により、１ビ
ット当りの素子数は５トランジスタ（ＣＭＯＳは１０）
と少ないので動作電力も少なく、合計して０Ｍ０Ｓタイ
プよりむしろ、全体の消費電力はぐっと少なく、例えば
クロック振幅１０Ｖの時にデータ側ばＩ ＭＨｚ ４相
クロツク、２００ビツトで約１．０ｍ Ａ 、タイミン
グ側は１６ＫＨｚで０．０２ ｍ Ａである。又この方
式のシフトレジスタはプートストラップ動作により高速
動作を保証してくれる。又回路がｆｉｊｌ単なことによ
り、シフトレジスタの初期歩留は高く、画素セル２００
Ｘ２００ｍ４万個の良品率が５０％の時、シフトレジス
タ１系列当り７０％であり、両側のどちらかの選択をし
て９０％、前述の修正を実行して９９％の良品率であり
、内蔵することによる歩留りの低下を完全に防止できた
。
歩留りを特徴とするものである。シフトレジスタは、電
源をクロック入力として直接スイツチングすることによ
り、ＣＭＯＳの如く常に定常バイアスを印加することと
異なり微少なリークによる静止電流は少なく、又ブート
ストラップによるダイナミック方式の採用により、１ビ
ット当りの素子数は５トランジスタ（ＣＭＯＳは１０）
と少ないので動作電力も少なく、合計して０Ｍ０Ｓタイ
プよりむしろ、全体の消費電力はぐっと少なく、例えば
クロック振幅１０Ｖの時にデータ側ばＩ ＭＨｚ ４相
クロツク、２００ビツトで約１．０ｍ Ａ 、タイミン
グ側は１６ＫＨｚで０．０２ ｍ Ａである。又この方
式のシフトレジスタはプートストラップ動作により高速
動作を保証してくれる。又回路がｆｉｊｌ単なことによ
り、シフトレジスタの初期歩留は高く、画素セル２００
Ｘ２００ｍ４万個の良品率が５０％の時、シフトレジス
タ１系列当り７０％であり、両側のどちらかの選択をし
て９０％、前述の修正を実行して９９％の良品率であり
、内蔵することによる歩留りの低下を完全に防止できた
。
第８図には、本実施例の実際の機能部分の配置例を示す
。四辺形の工０３９の中央部に画素部分１を配置し、各
データ線及びゲート線の延長上に周辺回路４０，４１．
４２．４５を配置ｄするが、画素部分１と各周辺回路の
間に液晶を封止するためのシールを設けるためのシール
領域４６とする。シールには通常、エポキシ系の接着剤
に液晶層のギャップ厚みを保つためのグラスファイバー
等のギャップ剤を混合したものを用いる。従って、シー
ル領域４６には、パネル組立時に、非常に大きな圧力が
加わるので、もし、シール領域に能動素子が存在した場
合には素子が破壊される可能性がある。このため、本実
施例ではシール領域には、各データ線及びゲー）＆Ｉを
配置４するのみで能動素子は配置していない。また、各
周辺回路の端子の取出し用パッドはアクティブ・マトリ
、クス基板の四辺形の各頂点の近傍に配置して工Ｃ基板
の端面から画素部までの距離を短くしている。更に、パ
ネルの上↓（板の透明電極との上下導通用のｋＡバッド
を図のゲート線及びデータ線の周辺回路の間に設けてい
る。
。四辺形の工０３９の中央部に画素部分１を配置し、各
データ線及びゲート線の延長上に周辺回路４０，４１．
４２．４５を配置ｄするが、画素部分１と各周辺回路の
間に液晶を封止するためのシールを設けるためのシール
領域４６とする。シールには通常、エポキシ系の接着剤
に液晶層のギャップ厚みを保つためのグラスファイバー
等のギャップ剤を混合したものを用いる。従って、シー
ル領域４６には、パネル組立時に、非常に大きな圧力が
加わるので、もし、シール領域に能動素子が存在した場
合には素子が破壊される可能性がある。このため、本実
施例ではシール領域には、各データ線及びゲー）＆Ｉを
配置４するのみで能動素子は配置していない。また、各
周辺回路の端子の取出し用パッドはアクティブ・マトリ
、クス基板の四辺形の各頂点の近傍に配置して工Ｃ基板
の端面から画素部までの距離を短くしている。更に、パ
ネルの上↓（板の透明電極との上下導通用のｋＡバッド
を図のゲート線及びデータ線の周辺回路の間に設けてい
る。
工Ｃ基板上に、以上のように各機能部分を配置すること
により、画素部以外のＩＣの面積を削減でき、本アクテ
ィブ・マトリックスディスプレイをアッセンブルする際
の自由度を大きくし、更に、チップサイズを小さく押え
ることができるので、ウェハーあたりの採り個数が増え
、コストを押えることができる。
により、画素部以外のＩＣの面積を削減でき、本アクテ
ィブ・マトリックスディスプレイをアッセンブルする際
の自由度を大きくし、更に、チップサイズを小さく押え
ることができるので、ウェハーあたりの採り個数が増え
、コストを押えることができる。
以上の結果、アクティブ・マトリックス用工Ｏ基板内に
周辺回路をコンパクトに内蔵することが可能となり、ボ
ンディング数は２０〜３０本程度となり、大巾な生産性
の向上及び実装設計上の自由度の拡大を図った効果は大
きい。
周辺回路をコンパクトに内蔵することが可能となり、ボ
ンディング数は２０〜３０本程度となり、大巾な生産性
の向上及び実装設計上の自由度の拡大を図った効果は大
きい。
第１図は従来の表示用アクティブ・マトリックス用ＩＣ
基板の構成を示し、第２図、第４図は本発明に用いる周
辺駆動回路の１例、第３図、第５図はその動作を示す。 第６図は本発明による周辺駆動回路を内蔵したアクティ
ブ・マトリックス用ＩＣ基板の（１η成例、第７図はタ
イミング訓シフトレジスタの修正方法を示す。第８図は
本発明の機能部分の配置を示す図である。 ０１〜Ｇｅｌ・・・ゲート線 Ｄｌ 〜Ｄｔｎ・・・データ線 ■・Ｓ・・・・・・・・・ビデオ信号 φ１〜φ４ 、φ１Ｇ〜φ、Ｇ・・・・・・クロックＳ
Ｐ、ＳＰＧ・・・・・・スタートパルス０、ＯＧ・・・
・・・シフトレジスタ出力Ｈ１〜）（悟・・・・・・サ
ンプルホールド・トランジスタ ト・・・・・画素部 ５・・・・・・シフトレジスタセル（ゲート■ＩＩ＋
）６・・・・・・プートストラップ容ｆｔ７．８・・・
・・・トランジスタ ９・・・・・・入力ゲート １４・・・・・・シフトレジスタセル（データ側）１６
・・・・・・ブートストラップ容、ハ１７．１８・・・
・・・トランジスタ １５・・・・・・入力ゲート １９．２０・・・・・・バッファトランジスタ３１．３
２，３５．３６・・・・・・シフトレジスタ３３．３４
．３７．３８・・・・・・シフトレジスタタミーセル ３９・・・・・・アクティブ・マトリックス用工Ｃ基板
４０．４１・・・・・・データ線駆動周辺回路４２．４
３・・・・・・ゲート線駆動周辺回路４４・・・・・・
ボンディング用パッド４５・・・・・・上下導通パッド ４６・・・・・・シール領域 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 １）ｒ Ｄ、ｐ ｆ）ｍＰ）′ｚ：
１ 図 第２図 第３図
基板の構成を示し、第２図、第４図は本発明に用いる周
辺駆動回路の１例、第３図、第５図はその動作を示す。 第６図は本発明による周辺駆動回路を内蔵したアクティ
ブ・マトリックス用ＩＣ基板の（１η成例、第７図はタ
イミング訓シフトレジスタの修正方法を示す。第８図は
本発明の機能部分の配置を示す図である。 ０１〜Ｇｅｌ・・・ゲート線 Ｄｌ 〜Ｄｔｎ・・・データ線 ■・Ｓ・・・・・・・・・ビデオ信号 φ１〜φ４ 、φ１Ｇ〜φ、Ｇ・・・・・・クロックＳ
Ｐ、ＳＰＧ・・・・・・スタートパルス０、ＯＧ・・・
・・・シフトレジスタ出力Ｈ１〜）（悟・・・・・・サ
ンプルホールド・トランジスタ ト・・・・・画素部 ５・・・・・・シフトレジスタセル（ゲート■ＩＩ＋
）６・・・・・・プートストラップ容ｆｔ７．８・・・
・・・トランジスタ ９・・・・・・入力ゲート １４・・・・・・シフトレジスタセル（データ側）１６
・・・・・・ブートストラップ容、ハ１７．１８・・・
・・・トランジスタ １５・・・・・・入力ゲート １９．２０・・・・・・バッファトランジスタ３１．３
２，３５．３６・・・・・・シフトレジスタ３３．３４
．３７．３８・・・・・・シフトレジスタタミーセル ３９・・・・・・アクティブ・マトリックス用工Ｃ基板
４０．４１・・・・・・データ線駆動周辺回路４２．４
３・・・・・・ゲート線駆動周辺回路４４・・・・・・
ボンディング用パッド４５・・・・・・上下導通パッド ４６・・・・・・シール領域 以 上 出願人 株式会社趣訪精工舎 代理人 弁理士 最上 務 １）ｒ Ｄ、ｐ ｆ）ｍＰ）′ｚ：
１ 図 第２図 第３図
Claims (10)
- （１） データ線とゲート線のマトリクスにより構成
されるアクティブ・マトリクス表示体用ＩＣ基板におい
て、前Ｈ１ＩＣ基板内にデータ線及びゲート線を駆動す
べく、各々にシフトレジスタ列を含む周辺駆動回路が内
蔵されており、前記シフトレジスタ列は、クロック入力
を直接スイッチング電源とするダイナミックシフトレジ
スタにより構成される事を特徴とするアクティブ・マト
リクス表示体用ＩＣ基板。 - （２） ゲート、ｆ５を駆動するシフトレジスタ列に
おける前段から後段へのデータ転送は、プートストラッ
プ動作により行なわれ、更に前記プートストラップ動作
によりクロック信号の振幅より過大な振幅の信号が、ゲ
ート線を駆動する為のバッファトランジスタのゲートに
印加されている事を特徴とする特許請求の範囲第１項記
載のアクティブ・マトリクス表示体用ＩＣ基板。 - （３） ゲート線を駆動する為のシフトレジスタ列の
各段及びバッファ・トランジスタは、クロック信号によ
り″＼″電位にリフレッシ−するトランジスタを備えて
いる事を特徴とする特許請求の範囲第２項記載のアクテ
ィブ・マトリクス表示体用ＩＣ基板。 - （４） データ線はサンプル・ホールドトランジスタ
を介して駆動され、シフトレジスタ列の各段の出力はプ
ートストラップ動作により、クロック信号の振幅より過
大な振幅の信号として前記サンプル・ホールドトランジ
スタのゲートに印加する事を特徴とする特許請求の範囲
第１項記載のアクティブ・マトリクス表示体用ＩＣ基板
。 - （５） データ＋ｉｆｄ ＩＩＩの駆動回路に含まれ
るシフトレジスタ列は４相のクロックパルスにより動作
することを特徴とする特許ＨＩ３求の範囲第４項記載の
アクティブ・マトリクス表示体用ＩＣ基板。 - （６） シフトレジスタ列を含む周辺駆動回路は表示
部分をはさんで対照に複数個配列され、各入力の有無に
より複数個のうちの１個を選択することを特徴とする第
１項記載のアクティブ・マトリクス表示体用工Ｃ基４Ｊ
（。 - （７） 周辺駆動回路を構成する複数のシフトレジス
タ列のクロック入力は複数個の入力端子を備えている事
を特徴とする特許請求の範囲第６項ＲＬ＋載のアクティ
ブ・マトリクス表示体用ＩＣ基板。 - （８） ゲート線を駆動する複数のシフトレジスタ列
の各共通段の出力は、ゲート線を介して直接、接続され
ている事を特徴とする特許請求の範囲第６項記載のアク
ティブ・マ） ＩＪクス表示体用工Ｃ基板。 - （９） 周辺駆動回路を（１ｑ成する複数のシフトレ
ジスタの接地線は、ＩＣ基板の基板電位と分離する事が
可能である事を特徴とする特許請求の範囲第１項記載の
アクティブ・マトリクス表示体用ＩＣ基板。 - （１０） 前記周辺駆動回路を構成する複数のシフト
レジスタの最終段の出力端子を設けた事を特徴とする特
許請求の範囲第１項記載のアクディプ・マトリクス表示
体用ＩＣ基板。 θυ アクティブ・マトリクス表示体用ＩＣ、ｙ；板に
於いて、データ線とゲー） １１がマトリクス状に並ん
だ画素部分を中央部に配％：’ｌ シ、各データ線及び
ゲート線を駆動する周辺回路を各データ線及びゲート線
の延長した部分に配置し、かつ前記画素部分と周辺回路
部分の間に液晶層のシール材形成領域を配置した事を特
徴とする特許請求の範囲第１項記載のアクティブマトリ
クス表示体用工０基板θ′２ 前ｉ（２データ線及び
ゲート線を駆動する周辺回路のクロック入力、スタート
パルス入力９データ出力、ビデオ入力の各端子接続用の
ポンディングパッドを画素部及び周辺駆動回路部以外の
四辺形の頂点近傍に配置したことを特徴とする特許請求
の範囲第１１項記載のアクティブ・マトリクス表示体用
ＩＣ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170188A JPS5958480A (ja) | 1982-09-28 | 1982-09-28 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57170188A JPS5958480A (ja) | 1982-09-28 | 1982-09-28 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5958480A true JPS5958480A (ja) | 1984-04-04 |
Family
ID=15900309
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57170188A Pending JPS5958480A (ja) | 1982-09-28 | 1982-09-28 | アクテイブ・マトリツクス表示体用ｉｃ基板 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5958480A (ja) |
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61121081A (ja) * | 1984-11-19 | 1986-06-09 | キヤノン株式会社 | 液晶表示パネル |
| JPS61122693A (ja) * | 1984-11-15 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | エレクトロクロミツク・マトリツクス表示装置 |
| JPS61126536A (ja) * | 1984-11-22 | 1986-06-14 | Seiko Epson Corp | 液晶表示装置 |
| JPS6266291A (ja) * | 1985-09-19 | 1987-03-25 | セイコーエプソン株式会社 | 薄膜走査回路 |
| JPS62109026A (ja) * | 1985-11-08 | 1987-05-20 | Seiko Instr & Electronics Ltd | 駆動回路内蔵型液晶表示装置 |
| JPS62178927A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ドライバ−内蔵アクテイブマトリクスパネル |
| JPH0277167A (ja) * | 1988-09-13 | 1990-03-16 | Nippon Precision Circuits Kk | アクティブマトリクスシリコン薄膜トランジスタ基板 |
-
1982
- 1982-09-28 JP JP57170188A patent/JPS5958480A/ja active Pending
Cited By (7)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS61122693A (ja) * | 1984-11-15 | 1986-06-10 | インタ−ナショナル ビジネス マシ−ンズ コ−ポレ−ション | エレクトロクロミツク・マトリツクス表示装置 |
| JPS61121081A (ja) * | 1984-11-19 | 1986-06-09 | キヤノン株式会社 | 液晶表示パネル |
| JPS61126536A (ja) * | 1984-11-22 | 1986-06-14 | Seiko Epson Corp | 液晶表示装置 |
| JPS6266291A (ja) * | 1985-09-19 | 1987-03-25 | セイコーエプソン株式会社 | 薄膜走査回路 |
| JPS62109026A (ja) * | 1985-11-08 | 1987-05-20 | Seiko Instr & Electronics Ltd | 駆動回路内蔵型液晶表示装置 |
| JPS62178927A (ja) * | 1986-02-03 | 1987-08-06 | Seiko Epson Corp | ドライバ−内蔵アクテイブマトリクスパネル |
| JPH0277167A (ja) * | 1988-09-13 | 1990-03-16 | Nippon Precision Circuits Kk | アクティブマトリクスシリコン薄膜トランジスタ基板 |
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