JPH02708B2 - - Google Patents
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- JPH02708B2 JPH02708B2 JP55176946A JP17694680A JPH02708B2 JP H02708 B2 JPH02708 B2 JP H02708B2 JP 55176946 A JP55176946 A JP 55176946A JP 17694680 A JP17694680 A JP 17694680A JP H02708 B2 JPH02708 B2 JP H02708B2
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- drive circuit
- shift register
- peripheral drive
- clock
- display area
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- 239000011159 matrix material Substances 0.000 claims description 13
- 239000004973 liquid crystal related substance Substances 0.000 claims description 8
- 238000003491 array Methods 0.000 claims description 2
- 230000002950 deficient Effects 0.000 description 17
- 238000000034 method Methods 0.000 description 6
- 239000003990 capacitor Substances 0.000 description 5
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Landscapes
- Liquid Crystal (AREA)
- Shift Register Type Memory (AREA)
- Liquid Crystal Display Device Control (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Devices For Indicating Variable Information By Combining Individual Elements (AREA)
Description
【発明の詳細な説明】
本発明は周辺駆動回路を内蔵したアクテイブ・
マトリツクス表示体用IC基板に関する。
マトリツクス表示体用IC基板に関する。
従来アクテイブ・マトリツクス用IC基板は、
表示部分のみで構成され、マトリツクスの駆動部
分はIC基板とボンデイング等により接続された
外部のCMOS−ICチツプにより構成されていた。
第１図はアクテイブ・マトリツクスの表示部分を
示し表示部分１は（ｎ×ｍ）コのセル２が配列さ
れている。各セルにはゲート線Giとデータ線Dj
が配線されており、この２つの信号線の交点とな
るセルを選択してデータ線Djからデータを各セ
ルに書き込む。各セルはトランジスタTijとデー
タ保持用の容量Cijから構成されて、駆動点Vijか
ら液晶等の表示体を駆動する。例えばここにテレ
ビの画面表示を行うとすると、テレビ用の映像信
号が各タイミングに応じてデータ線から、その時
の走査線位置にあたるゲート線を選択することに
より各セルに順次データを書いてゆく。このため
には走査位置に合致したゲート線を選択する信号
を各ゲート線G1〜Gnに与え、又その走査位置に
おけるデータを、横方向へ走査して書き込むため
にデータ線に送り込むための周辺回路が必要とな
る。
表示部分のみで構成され、マトリツクスの駆動部
分はIC基板とボンデイング等により接続された
外部のCMOS−ICチツプにより構成されていた。
第１図はアクテイブ・マトリツクスの表示部分を
示し表示部分１は（ｎ×ｍ）コのセル２が配列さ
れている。各セルにはゲート線Giとデータ線Dj
が配線されており、この２つの信号線の交点とな
るセルを選択してデータ線Djからデータを各セ
ルに書き込む。各セルはトランジスタTijとデー
タ保持用の容量Cijから構成されて、駆動点Vijか
ら液晶等の表示体を駆動する。例えばここにテレ
ビの画面表示を行うとすると、テレビ用の映像信
号が各タイミングに応じてデータ線から、その時
の走査線位置にあたるゲート線を選択することに
より各セルに順次データを書いてゆく。このため
には走査位置に合致したゲート線を選択する信号
を各ゲート線G1〜Gnに与え、又その走査位置に
おけるデータを、横方向へ走査して書き込むため
にデータ線に送り込むための周辺回路が必要とな
る。
ところが、この周辺回路と、このアクテイブ・
マトリツクス基板の接続は、（ｎ＋ｍ）の２倍必
要となり、実際は400〜800本用いかなり大変であ
りコスト的にも高くつく。又周辺駆動回路自体も
通常消費電力を低減する意味でCMOS−LSIが用
いられるが、このために必要なチツブ数が10コ〜
20コで、やはり、アセンブルが大変で、チツプ自
体のコストもかかり過ぎる。従つてこの周辺回路
をIC基板に内蔵することが最もよいが、下に挙
げるような問題点がある。
マトリツクス基板の接続は、（ｎ＋ｍ）の２倍必
要となり、実際は400〜800本用いかなり大変であ
りコスト的にも高くつく。又周辺駆動回路自体も
通常消費電力を低減する意味でCMOS−LSIが用
いられるが、このために必要なチツブ数が10コ〜
20コで、やはり、アセンブルが大変で、チツプ自
体のコストもかかり過ぎる。従つてこの周辺回路
をIC基板に内蔵することが最もよいが、下に挙
げるような問題点がある。
(1) 外付の場合はCMOS技術が使えるが、一般
にマトリツクスIC基板はＮ−MOS、又はＰ−
MOSであり、普通に駆動回路を構成すると消
費電力が大きすぎて使いものにならない。又
IC基板をCMOSにすると、製造プロセスが複
雑になりすぎる。
にマトリツクスIC基板はＮ−MOS、又はＰ−
MOSであり、普通に駆動回路を構成すると消
費電力が大きすぎて使いものにならない。又
IC基板をCMOSにすると、製造プロセスが複
雑になりすぎる。
(2) 駆動回路外付の場合には、分割されているの
で歩留は問題ないが、内蔵すると歩留が100％
近くないと、駆動回路の一部の不良により、
IC基板全体が不良となる。
で歩留は問題ないが、内蔵すると歩留が100％
近くないと、駆動回路の一部の不良により、
IC基板全体が不良となる。
従つて本発明の目的は、アクテイブ・マトリツ
クス表示体用基板内に、Ｎ−MOS又はＰ−MOS
による極低消費電力の周辺駆動回路を高歩留りで
構成する方法を提供することにある。
クス表示体用基板内に、Ｎ−MOS又はＰ−MOS
による極低消費電力の周辺駆動回路を高歩留りで
構成する方法を提供することにある。
本発明にて用いる周辺駆動回路はブートストラ
ツプ回路を利用した静止電流０のクロツク入力を
直接スイツチング電源とするダイナミツクシフト
レジスタを中心に構成される。
ツプ回路を利用した静止電流０のクロツク入力を
直接スイツチング電源とするダイナミツクシフト
レジスタを中心に構成される。
第２図は本発明で用いるゲート線側の駆動回路
の一例である。シフトレジスタセル５は４つのト
ランジスタ７〜１０と１つのブートストラツプ容
量６より構成される。クロツクはφ1とφ2の２相
でありスタートパルスSP入力により“１”電位
が順次クロツクに同期して転送してゆく。各シフ
トレジスタの出力D1〜Dmがゲート線に入力され
て、この結果第３図に示す如く、順次各ゲート線
を選択してゆく。このシフトレジスタに要求され
ることは、テレビの走査の場合フレーム周辺数が
１／60Hzであるので走査スピードが遅いので、通
常のダイナミツク動作ではむずかしいことと、ゲ
ート線には数十PFの寄生容量があると同時に表
示部のセル内のトランジスタを完全にONにする
ためにはデータ線の最大電圧にバツクゲート効果
を考慮したシキイ値を加えた分より更に大きな電
圧を印加しなければならないことである。このた
め、シフトレジスタ入力には入力トランスフアゲ
ートトランジスタ７を用いて、T1〜TNに一担蓄
えてからブートストラツプ容量により、D1〜Dm
に“１”を書き込む。もしこのトランスフアゲー
トを用いないと、D1とT2，D2とT3……と短絡さ
れ、ブートストラツプ容量をゲート線容量CGiよ
りずつと大きくする必要があり、パターンが大き
くなつて、歩留りを低下させる。又D1〜Dmの
“１”に書き込まれた後“０”に放電するために
はトランジスタ１０にT3を接続するのみでよい
が、このシフトレジスタが低周波で動作する場
合、わずかのリークに対しても動作不良となるの
で、歩留りを向上させ、動作を安定化させるため
に電位固定トランジスタ９を追加して、クロツク
の半周期毎に“０”レベルにリフレツシユしてや
る。
の一例である。シフトレジスタセル５は４つのト
ランジスタ７〜１０と１つのブートストラツプ容
量６より構成される。クロツクはφ1とφ2の２相
でありスタートパルスSP入力により“１”電位
が順次クロツクに同期して転送してゆく。各シフ
トレジスタの出力D1〜Dmがゲート線に入力され
て、この結果第３図に示す如く、順次各ゲート線
を選択してゆく。このシフトレジスタに要求され
ることは、テレビの走査の場合フレーム周辺数が
１／60Hzであるので走査スピードが遅いので、通
常のダイナミツク動作ではむずかしいことと、ゲ
ート線には数十PFの寄生容量があると同時に表
示部のセル内のトランジスタを完全にONにする
ためにはデータ線の最大電圧にバツクゲート効果
を考慮したシキイ値を加えた分より更に大きな電
圧を印加しなければならないことである。このた
め、シフトレジスタ入力には入力トランスフアゲ
ートトランジスタ７を用いて、T1〜TNに一担蓄
えてからブートストラツプ容量により、D1〜Dm
に“１”を書き込む。もしこのトランスフアゲー
トを用いないと、D1とT2，D2とT3……と短絡さ
れ、ブートストラツプ容量をゲート線容量CGiよ
りずつと大きくする必要があり、パターンが大き
くなつて、歩留りを低下させる。又D1〜Dmの
“１”に書き込まれた後“０”に放電するために
はトランジスタ１０にT3を接続するのみでよい
が、このシフトレジスタが低周波で動作する場
合、わずかのリークに対しても動作不良となるの
で、歩留りを向上させ、動作を安定化させるため
に電位固定トランジスタ９を追加して、クロツク
の半周期毎に“０”レベルにリフレツシユしてや
る。
第４図は本発明によるデータ線側の駆動回路の
一例である。シフトレジスタセル１４はブートス
トラツプ容量１６と動作に必要なトランジスタ１
７，１８と後述するシフトレジスタ選択のための
リセツトトランジスタ１９により構成され、初段
へは入力ゲート１５を介してスタートパルスSP
を印加する。又各シフトレジスタ出力S1〜Smは
サンプルホールドトランジスタH1〜Hmに入力
され、走査信号に同期してビデオ入力V.S.（映像
信号又はデータ書き込み信号）をデータ線に寄生
する容量CD1〜CDmにサンプルホールドさせる。
データ線側駆動回路は一走査線内で全ての処理を
行うため高速であり、リーク電流の考慮は余りし
なくてよいが、逆に高速動作を確保することと、
高速のために増大する消費電力を押えることを考
慮する必要がある。このために、シフトレジスタ
のクロツクは２相でなく４相以上を用いるのがよ
い。同一の転送率で同一のビツト数を確保するた
めにはクロツクが２相から４相になればクロツク
ラインφ1〜φ4で消費する電力は半分になる。又
８相になればその半分となる。このシフトレジス
タはｍビツト中１ビツトしか“１”になつていな
いのでクロツク以外での電力消費は少ない。従つ
て本方式の採用により、周辺駆動回路はモノチヤ
ネル構成にもかかわらずCMOS並の低電力とす
ることが可能である。シフトレジスタの出力S1〜
SmはサンプルホールドトランジスタH1〜Hmに
入力されるのみでここに寄生する容量はそう大き
くない。従つてS1〜Smに直接小面積で構成され
るブートストラツプ容量１６を接線することが可
能となる。サンプル・ホールドトランジスタ２０
〜２３はかなりの高速スイツチングが要求される
が、そのゲート入力にはブートストラツプ動作に
より、第５図に示す如くクロツク信号の２倍近い
振幅で印何加されるので、非常に高速でスイツチ
ングできるという利点がある。
一例である。シフトレジスタセル１４はブートス
トラツプ容量１６と動作に必要なトランジスタ１
７，１８と後述するシフトレジスタ選択のための
リセツトトランジスタ１９により構成され、初段
へは入力ゲート１５を介してスタートパルスSP
を印加する。又各シフトレジスタ出力S1〜Smは
サンプルホールドトランジスタH1〜Hmに入力
され、走査信号に同期してビデオ入力V.S.（映像
信号又はデータ書き込み信号）をデータ線に寄生
する容量CD1〜CDmにサンプルホールドさせる。
データ線側駆動回路は一走査線内で全ての処理を
行うため高速であり、リーク電流の考慮は余りし
なくてよいが、逆に高速動作を確保することと、
高速のために増大する消費電力を押えることを考
慮する必要がある。このために、シフトレジスタ
のクロツクは２相でなく４相以上を用いるのがよ
い。同一の転送率で同一のビツト数を確保するた
めにはクロツクが２相から４相になればクロツク
ラインφ1〜φ4で消費する電力は半分になる。又
８相になればその半分となる。このシフトレジス
タはｍビツト中１ビツトしか“１”になつていな
いのでクロツク以外での電力消費は少ない。従つ
て本方式の採用により、周辺駆動回路はモノチヤ
ネル構成にもかかわらずCMOS並の低電力とす
ることが可能である。シフトレジスタの出力S1〜
SmはサンプルホールドトランジスタH1〜Hmに
入力されるのみでここに寄生する容量はそう大き
くない。従つてS1〜Smに直接小面積で構成され
るブートストラツプ容量１６を接線することが可
能となる。サンプル・ホールドトランジスタ２０
〜２３はかなりの高速スイツチングが要求される
が、そのゲート入力にはブートストラツプ動作に
より、第５図に示す如くクロツク信号の２倍近い
振幅で印何加されるので、非常に高速でスイツチ
ングできるという利点がある。
第６図はこれらを実際にアクテイブ・マトリツ
ク基板に配置した場合を示している。データ側シ
フトレジスタ３５，３６と及び最終段の帰還信号
を形成するダミーセル３７，３８とサンプルホー
ルド用トランジスタH1〜Hmがあり上下対照に
配列される。又ゲート側シフトレジスタ３１，３
２とダミー３３，３４は左右対照に配列される。
本来周辺回路は両側対照でなく、片方のみでよい
が、歩留を考慮してシフトレジスタ列を複数用意
する。当然４列でも、８列でもよいが、ここでは
２列の例を示す。更に各入力部は、フローテイン
グ防止のため、図には示してないがプルダウン又
はプルアツプ抵抗が接続されており、入力をオー
プンにしても電気的には一定のポテンシヤルに保
たれるようにする。
ク基板に配置した場合を示している。データ側シ
フトレジスタ３５，３６と及び最終段の帰還信号
を形成するダミーセル３７，３８とサンプルホー
ルド用トランジスタH1〜Hmがあり上下対照に
配列される。又ゲート側シフトレジスタ３１，３
２とダミー３３，３４は左右対照に配列される。
本来周辺回路は両側対照でなく、片方のみでよい
が、歩留を考慮してシフトレジスタ列を複数用意
する。当然４列でも、８列でもよいが、ここでは
２列の例を示す。更に各入力部は、フローテイン
グ防止のため、図には示してないがプルダウン又
はプルアツプ抵抗が接続されており、入力をオー
プンにしても電気的には一定のポテンシヤルに保
たれるようにする。
本発明に用いる周辺駆動回路は更に歩留り改善
のため、シフトレジスタに不良が発生した場合は
修正を実行し不良ビツトの切り捨てや、一方のシ
フトレジスタを殺すことを実行して、実効的歩留
を確保するように工夫してある。
のため、シフトレジスタに不良が発生した場合は
修正を実行し不良ビツトの切り捨てや、一方のシ
フトレジスタを殺すことを実行して、実効的歩留
を確保するように工夫してある。
まずデータ側の駆動回路中のシフトレジスタは
歩留りは50％以上の場合上下どちらかのシフトレ
ジスタ３５or３６は必ず動作するので動作する方
のシフトレジスタに入力するクロツク入力φ1〜
φ4のパツドのみに、クロツク信号を接続する。
又クロツク入力は左右どちらでもよいが途中で断
線している場合は両側から入力する。又スタート
パルス入力は接続するが、リセツト入力はオープ
ンでよい。又動作させない方のシフトレジスタは
クロツク入力とスタートパルス入力をオープンに
するとプルダウン抵抗により基板と同電位となり
シフトレジスタは全く動作しないと共に全く電流
は消費しない。このクロツクを直接スイツチング
電源とするシフトレジスタは、定電源を全いてい
ないので、単にクロツクを配線しないだけで電力
消費を０にできるという大きな特徴がある。又同
時にリセツト入力を“１”として各シフトレジス
タ出力S1〜Smを“０”としてサンプルホールド
トランジスタH1〜HmをOFFとして動作するD1
〜Dmに影響を与えないようにする。この方法は
シフトレジスタ内にリセツト機能を設けずに、第
７図に示すようにサンプルホールドトランジスタ
Hjとデータ線Djの間にビデオ信号Ｖ・Ｓ（データ
書き込み信号）から無条件に高インピーダンスに
するサンプルホールド・イネイブル信号Ｓ，Ｈ，
ENによりスイツチングされるトランジスタ４２
を用いてもよい。
歩留りは50％以上の場合上下どちらかのシフトレ
ジスタ３５or３６は必ず動作するので動作する方
のシフトレジスタに入力するクロツク入力φ1〜
φ4のパツドのみに、クロツク信号を接続する。
又クロツク入力は左右どちらでもよいが途中で断
線している場合は両側から入力する。又スタート
パルス入力は接続するが、リセツト入力はオープ
ンでよい。又動作させない方のシフトレジスタは
クロツク入力とスタートパルス入力をオープンに
するとプルダウン抵抗により基板と同電位となり
シフトレジスタは全く動作しないと共に全く電流
は消費しない。このクロツクを直接スイツチング
電源とするシフトレジスタは、定電源を全いてい
ないので、単にクロツクを配線しないだけで電力
消費を０にできるという大きな特徴がある。又同
時にリセツト入力を“１”として各シフトレジス
タ出力S1〜Smを“０”としてサンプルホールド
トランジスタH1〜HmをOFFとして動作するD1
〜Dmに影響を与えないようにする。この方法は
シフトレジスタ内にリセツト機能を設けずに、第
７図に示すようにサンプルホールドトランジスタ
Hjとデータ線Djの間にビデオ信号Ｖ・Ｓ（データ
書き込み信号）から無条件に高インピーダンスに
するサンプルホールド・イネイブル信号Ｓ，Ｈ，
ENによりスイツチングされるトランジスタ４２
を用いてもよい。
第６図の配置において、もしサンプルホールド
トランジスタが不良の場合は、その不良トランジ
スタのデータ線とトランジスタのAl線をレーザ
により切断し、切り離されたトランジスタ側のシ
フトレジスタは動作停止にしておく。又ｍ本のう
ちのいずれかのデータ線が途中で断線していた場
合は、両側のシフトレジスタを並列動作させる。
但し消費電力がその分増加するので、断線してい
る部分のみ動作させて必要外のビツトはクロツク
ラインφ1〜φ4の途中をレーザにより切断してお
くのもよい。
トランジスタが不良の場合は、その不良トランジ
スタのデータ線とトランジスタのAl線をレーザ
により切断し、切り離されたトランジスタ側のシ
フトレジスタは動作停止にしておく。又ｍ本のう
ちのいずれかのデータ線が途中で断線していた場
合は、両側のシフトレジスタを並列動作させる。
但し消費電力がその分増加するので、断線してい
る部分のみ動作させて必要外のビツトはクロツク
ラインφ1〜φ4の途中をレーザにより切断してお
くのもよい。
タイミング側のシフトレジスタは各ビツトの出
力同志が直接接続されているので、不良ビツトが
同一位置、又はその互いに前後２段以内にある場
合を除いて、両側のシフトレジスタに不良ビツト
が存在しても、完全に修正可能である。第６図に
おいて、右又は左側のシフトレジスタが少なくと
もどちらか一方が完全に動作するならば、動作さ
せる方にはクロツクφ1G，φ2Gとスタートパルス
SPGを接続し、又動作させない方のシフトレジ
スタのクロツク、スタートパルス入力はオープン
にすると、プルダウン抵抗により自動的に基板と
同一電位となり、動作させない方のシフトレジス
タの出力は高インピーダンスの状態に保たれる。
この結果単に入力の接続のみで、シフトレジスタ
の選択が可能である。もし両方のシフトレジスタ
に不良がある場合、例えば第８図の如く不良ビツ
トが５２，５３，５４の如く存在すると、まず左
側のシフトレジスタ５０から入力して不良ビツト
の２ビツト手前から（帰還用の信号が必要なの
で）右側へ移し、又不良ビツト５３の２ビツト手
前から又左へ移し同様に更に不良ビツト５４から
右へ移すというように自在にできる。これはレー
ザを用いて単に移す位置で配線を切断するだけで
事足りる。もし不良ビツトの出力がリークしてい
る場合（リークにより不良の場合）、それがシフ
トレジスタ自身のリークであればゲート線とシフ
トレジスタを切り離せばよい。又ゲート線が途中
で断線している場合は、そのゲート線の両側のシ
フトレジスタは同時に並列に動作させる。又クロ
ツクラインが不良の場合は、不良の部分を切り離
して両側のクロツクラインからドライブしてもよ
い。このようにタイミング側のシフトレジスタは
特殊な不良の発生の状況を除けば、もし両方のシ
フトレジスタに不良があつても90％以上の割合で
修復可能である。
力同志が直接接続されているので、不良ビツトが
同一位置、又はその互いに前後２段以内にある場
合を除いて、両側のシフトレジスタに不良ビツト
が存在しても、完全に修正可能である。第６図に
おいて、右又は左側のシフトレジスタが少なくと
もどちらか一方が完全に動作するならば、動作さ
せる方にはクロツクφ1G，φ2Gとスタートパルス
SPGを接続し、又動作させない方のシフトレジ
スタのクロツク、スタートパルス入力はオープン
にすると、プルダウン抵抗により自動的に基板と
同一電位となり、動作させない方のシフトレジス
タの出力は高インピーダンスの状態に保たれる。
この結果単に入力の接続のみで、シフトレジスタ
の選択が可能である。もし両方のシフトレジスタ
に不良がある場合、例えば第８図の如く不良ビツ
トが５２，５３，５４の如く存在すると、まず左
側のシフトレジスタ５０から入力して不良ビツト
の２ビツト手前から（帰還用の信号が必要なの
で）右側へ移し、又不良ビツト５３の２ビツト手
前から又左へ移し同様に更に不良ビツト５４から
右へ移すというように自在にできる。これはレー
ザを用いて単に移す位置で配線を切断するだけで
事足りる。もし不良ビツトの出力がリークしてい
る場合（リークにより不良の場合）、それがシフ
トレジスタ自身のリークであればゲート線とシフ
トレジスタを切り離せばよい。又ゲート線が途中
で断線している場合は、そのゲート線の両側のシ
フトレジスタは同時に並列に動作させる。又クロ
ツクラインが不良の場合は、不良の部分を切り離
して両側のクロツクラインからドライブしてもよ
い。このようにタイミング側のシフトレジスタは
特殊な不良の発生の状況を除けば、もし両方のシ
フトレジスタに不良があつても90％以上の割合で
修復可能である。
本発明に用いるシフトレジスタは、極低消費電
力と、高歩留りを特徴とするものである。シフト
レジスタは、電源をクロツク入力として直接スイ
ツチングすることにより、CMOSの如く常に定
常バイアスを印加することと異なり微少なリーク
による静止電流は少なく、又ブートストラツプに
よるダイナミツク方式の採用により、１ビツト当
りの素子数は５トランジスタ（CMOSは10）と
少ないので動作電力も少なく、合計してCMOS
タイプよりむしろ、全体の消費電力はぐつと少な
く、例えばクロツク振幅10Vの時にデータ側は1μ
Hz４相クロツク、200ビツトで約0.3mA、タイミ
ング側は16KHzで0.02mAである。又この方式の
シフトレジスタはブートストラツプ動作により高
速動作を保証してくれる。又回路が簡単なことに
より、シフトレジスタの初期歩留は高く、画素セ
ル200×200＝４万個の良品率が50％の時、シフト
レジスタ１系列当り70％であり、両側のどちらか
の選択をして90％、前述の修正を実行して99％の
良品率であり、内蔵することによる歩留りの低下
を完全に防止できた。この結果、アクテイブ・マ
トリツクス用IC基板内に周辺駆動回路を完全に
内蔵化が可能となり、その平均ボンデイング数は
平均25本となり、大幅な生産性の向上とコストの
低下を可能とした効果は大きい。
力と、高歩留りを特徴とするものである。シフト
レジスタは、電源をクロツク入力として直接スイ
ツチングすることにより、CMOSの如く常に定
常バイアスを印加することと異なり微少なリーク
による静止電流は少なく、又ブートストラツプに
よるダイナミツク方式の採用により、１ビツト当
りの素子数は５トランジスタ（CMOSは10）と
少ないので動作電力も少なく、合計してCMOS
タイプよりむしろ、全体の消費電力はぐつと少な
く、例えばクロツク振幅10Vの時にデータ側は1μ
Hz４相クロツク、200ビツトで約0.3mA、タイミ
ング側は16KHzで0.02mAである。又この方式の
シフトレジスタはブートストラツプ動作により高
速動作を保証してくれる。又回路が簡単なことに
より、シフトレジスタの初期歩留は高く、画素セ
ル200×200＝４万個の良品率が50％の時、シフト
レジスタ１系列当り70％であり、両側のどちらか
の選択をして90％、前述の修正を実行して99％の
良品率であり、内蔵することによる歩留りの低下
を完全に防止できた。この結果、アクテイブ・マ
トリツクス用IC基板内に周辺駆動回路を完全に
内蔵化が可能となり、その平均ボンデイング数は
平均25本となり、大幅な生産性の向上とコストの
低下を可能とした効果は大きい。
上述の如く本発明は、一対の基板内に液晶が封
入されてなり、該基板の一方の基板上にマトリク
ス状に配列された複数の画素電極、該画素電極に
隣接して接続されスイツチング動作により映像信
号を該画素電極に供給してなる複数のトランジス
タを有してなる表示領域を含む液晶表示装置にお
いて、該基板上の表示領域周辺には該表示領域を
はさんで対称に一対の周辺駆動回路列又は、周辺
駆動回路行が形成され、該周辺駆動回路列又は周
辺駆動回路行のうちの一方の周辺駆動回路からの
信号線は、該表示領域内では該複数のトランジス
タに接続されかつ該表示領域周辺では他方の周辺
駆動回路に直結されてなり、該信号線を介して該
一対の周辺駆動回路からは同一の信号が該複数の
トランジスタに供給されてなるようにしたから、
上記周辺駆動回路の一方に欠陥不良が発生したと
しても、上記信号線を通じて確実に、他方の周辺
駆動回路からの信号を上記トランジスタに供給す
ることができる。従つて、いわゆる駆動回路内蔵
型の液晶表示装置の歩留りを大幅に向上すること
ができる効果を有する。
入されてなり、該基板の一方の基板上にマトリク
ス状に配列された複数の画素電極、該画素電極に
隣接して接続されスイツチング動作により映像信
号を該画素電極に供給してなる複数のトランジス
タを有してなる表示領域を含む液晶表示装置にお
いて、該基板上の表示領域周辺には該表示領域を
はさんで対称に一対の周辺駆動回路列又は、周辺
駆動回路行が形成され、該周辺駆動回路列又は周
辺駆動回路行のうちの一方の周辺駆動回路からの
信号線は、該表示領域内では該複数のトランジス
タに接続されかつ該表示領域周辺では他方の周辺
駆動回路に直結されてなり、該信号線を介して該
一対の周辺駆動回路からは同一の信号が該複数の
トランジスタに供給されてなるようにしたから、
上記周辺駆動回路の一方に欠陥不良が発生したと
しても、上記信号線を通じて確実に、他方の周辺
駆動回路からの信号を上記トランジスタに供給す
ることができる。従つて、いわゆる駆動回路内蔵
型の液晶表示装置の歩留りを大幅に向上すること
ができる効果を有する。
第１図は従来の表示用アクテイブ・マトリツク
ス用IC基板の構成を示し、第２図、第４図は本
発明に用いる周辺駆動回路の１例、第３図、第５
図はその動作を示す。第６図は本発明による周辺
駆動回路を内蔵したアクテイブ・マトリツクス用
IC基板の構成例、第７図はサンプルホールド回
路の他の構成例、第８図はタイミング側シフトレ
ジスタの修正方法を示す。 G1〜Gn……ゲート線、D1〜Dm……データ線、
V.S……ビデオ信号、φ1〜φ4，φ1G〜φ2G……ク
ロツク、SP，SPG……スタートパルス、Ｏ，OG
……シフトレジスタ出力、H1〜Hm……サンプ
ルホールド・トランジスタ、３１，３２，３５，
３６……シフトレジスタ、３３，３４，３７，３
８……シフトレジスタダミーセル。
ス用IC基板の構成を示し、第２図、第４図は本
発明に用いる周辺駆動回路の１例、第３図、第５
図はその動作を示す。第６図は本発明による周辺
駆動回路を内蔵したアクテイブ・マトリツクス用
IC基板の構成例、第７図はサンプルホールド回
路の他の構成例、第８図はタイミング側シフトレ
ジスタの修正方法を示す。 G1〜Gn……ゲート線、D1〜Dm……データ線、
V.S……ビデオ信号、φ1〜φ4，φ1G〜φ2G……ク
ロツク、SP，SPG……スタートパルス、Ｏ，OG
……シフトレジスタ出力、H1〜Hm……サンプ
ルホールド・トランジスタ、３１，３２，３５，
３６……シフトレジスタ、３３，３４，３７，３
８……シフトレジスタダミーセル。
Claims (1)
- １ 一対の基板内に液晶が封入されてなり、該基
板の一方の基板上にマトリクス状に配列された複
数の画素電極、該画素電極に隣接して接続されス
イツチング動作により映像信号を該画素電極に供
給してなる複数のトランジスタを有してなる表示
領域を含む液晶表示装置において、該基板上の表
示領域周辺には該表示領域をはさんで対称に一対
の周辺駆動回路列又は、周辺駆動回路行が形成さ
れ、該周辺駆動回路列又は周辺駆動回路行のうち
の一方の周辺駆動回路からの信号線は、該表示領
域内では該複数のトランジスタに接続されかつ該
表示領域周辺では他方の周辺駆動回路に直結され
てなり、該信号線を介して該一対の周辺駆動回路
からは同一の信号が該複数のトランジスタに供給
されてなることを特徴とする液晶表示装置。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176946A JPS57100467A (en) | 1980-12-15 | 1980-12-15 | Ic substrate for active matrix display body |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP55176946A JPS57100467A (en) | 1980-12-15 | 1980-12-15 | Ic substrate for active matrix display body |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPS57100467A JPS57100467A (en) | 1982-06-22 |
| JPH02708B2 true JPH02708B2 (ja) | 1990-01-09 |
Family
ID=16022495
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP55176946A Granted JPS57100467A (en) | 1980-12-15 | 1980-12-15 | Ic substrate for active matrix display body |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS57100467A (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS59111197A (ja) * | 1982-12-17 | 1984-06-27 | シチズン時計株式会社 | マトリクス型表示装置の駆動回路 |
| JPS6047298A (ja) * | 1983-08-25 | 1985-03-14 | Seiko Epson Corp | シフトレジスタ |
| GB2149554B (en) * | 1983-11-08 | 1987-04-01 | Standard Telephones Cables Ltd | Data terminals |
| JPH0614253B2 (ja) * | 1984-02-07 | 1994-02-23 | セイコーエプソン株式会社 | 液晶表示装置 |
| JPH0614259B2 (ja) * | 1984-03-21 | 1994-02-23 | 株式会社半導体エネルギ−研究所 | 表示装置 |
| JPH0785195B2 (ja) * | 1984-05-17 | 1995-09-13 | セイコーエプソン株式会社 | アクテイブマトリツクスパネル |
| JPS61116334A (ja) * | 1984-11-09 | 1986-06-03 | Seiko Epson Corp | アクテイブマトリクスパネル |
| JPH065478B2 (ja) * | 1984-12-28 | 1994-01-19 | キヤノン株式会社 | アクティブマトリクス回路 |
| JPH067239B2 (ja) * | 1987-08-14 | 1994-01-26 | セイコー電子工業株式会社 | 電気光学装置 |
| JP2625976B2 (ja) * | 1987-11-10 | 1997-07-02 | セイコーエプソン株式会社 | 平板表示装置の駆動方法 |
| JP2882300B2 (ja) * | 1995-01-30 | 1999-04-12 | セイコーエプソン株式会社 | アクティブマトリクスパネルの製造方法 |
| KR100462379B1 (ko) * | 1997-12-22 | 2005-06-07 | 비오이 하이디스 테크놀로지 주식회사 | 액정표시소자 |
Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120230A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Matrix display device |
| JPS54154992A (en) * | 1978-05-29 | 1979-12-06 | Seiko Epson Corp | Semiconductor electrode substrate for liquid crystal panel drive |
-
1980
- 1980-12-15 JP JP55176946A patent/JPS57100467A/ja active Granted
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS53120230A (en) * | 1977-03-30 | 1978-10-20 | Hitachi Ltd | Matrix display device |
| JPS54154992A (en) * | 1978-05-29 | 1979-12-06 | Seiko Epson Corp | Semiconductor electrode substrate for liquid crystal panel drive |
Also Published As
| Publication number | Publication date |
|---|---|
| JPS57100467A (en) | 1982-06-22 |
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