JPS5958479A - アクテイブ・マトリツクス表示体用ｉｃ基板 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 本発明は周辺駆動回路を内蔵したアクティブ・マｌ−Ｉ
Ｊノクス表示体用ＩＣ基板に関する。

従来アクティブ・７トリノクス川工Ｃ基板は、表示部分
のみで構成され、マ）　ＩＪノクスの駆動部分はＩＣ基
板とボンディング等により接続された外部のＣＭ　ＯＳ
−工Ｃチップにより構成されていた。第１図はアクティ
ブ・マトリックスの表示部分を示し表示部分１は（ｎ　
Ｘ　？７＋）コのセル２が配列されている。各セルには
ゲート線Ｇ１とデータ線Ｄｊが配線されており、この２
つの信号線の交点となるセルを選択してデータ線Ｄｊか
らデータな各セルに書き込む。各セルはトランジスタＴ
ＩＪとデータ保持用の容ｊ（ｆ　Ｃ１ｊから構成されて
、駆動点Ｖｉｊから液晶等の表示体を駆動する。例えば
ここにテレビの画面表示を行うとすると、テレビ川の映
像信号が各タイミングに応じてデータ線から、その時の
走査線位置にあたるゲート線を選択することにより各セ
ルに順次データを書いてゆく。このためには走査位置に
合致したゲート線を選択する信号を各ゲート線０１〜Ｏ
ｎに与え、又その走査位置におけ２）データを、横方向
へ走査して書き込むためにデータ線に送り込むための周
辺回路が必要となる。

ところが、この周辺回路と、このアクティブ・マトリノ
クスノ、Ｌ板の接続は、（ｎ＋ｍ）の２倍必要となり、
実際は４００〜８００本用いかなり大変でありコスト的
にも高くつく。又周辺駆動回路自体も通常消費電力を低
減する意味でＣＭ　ＯＳ　−ＬＳ王が用いられるが、こ
のために必要なチップ数が１０コ〜２０コで、やはり、
アセンブルが大変で、チップ自体のコストもかかり過ぎ
る。従ってこの周辺回路をＩＣ基板に内蔵することが最
もよいが、下に挙げるような間穎点がある。

（１）外付の場合は０ＭＯ３技術が使えるが、一般にマ
トリックスＩＣ基板はＮ−Ｍｏ５．又はＰ−Ｍ　ＯＳで
あり、普通に１１７　ｌｌ）回路を構成すると消費ｍ力
が大きすぎて使いものにならない。又工Ｃ基板を０ＭＯ
８にすると、製造プロセスが複雑になりすぎる。

（２）駆動回路外付の場合には、分割されているので歩
留は問題ないが、内蔵すると歩留が１００％近くないと
、駆動回路の一部の不良になり、■Ｃ基板全体が不良と
なる。

従って本発明の目的は、アクティブ・マトリックス表示
体用基板内に、Ｎ−Ｍ　ＯＳ又はＰ−ＭＯＳによる極低
消費電力の周辺駆動回路を高歩留りで構成する方法を提
供することにある。

本発明にて用いる周辺駆動回路はブートストラップ回路
を利用した静止電流０のクロック入力を直接スイッチン
グ電源とするグイナミノクシフトレジスタを中心に構成
される。

第２図は本発明によるゲート線側の駆動回路の一例であ
る。ソフトレジスタセル１４はブートストラップ容Ｈ１
６と動作に必要なトランジスタ１７．１８及びデータｎ
１（を駆動するバッファトランジスタ１９とリセットト
ランジスタ２ｏにより構成される。

クロックはφ１　、φ２　、φ３　、φ４の４相であり
、スタートパルスｓｐ人力により゛１″電位が順次クロ
ックに同期して転送する。各ソフトレジスタの出力Ｔｏ
〜Ｔｍがバッファ・トランジスタのゲートに印加され、
出力はゲートラインに接続され、第３図に示す如＜　、
１１０次ゲート線を選択していく。

このソフトレジスタに要求されることは、テレビの走査
の場合、フレーム周波数が６０Ｈ２であるので、通常の
ダイナミック動作ではむずがしい事とゲート線には数１
０ｐＦの寄生界■１．があると同時に表示部のセル内の
トランジスタを完全にＯＮにする為にはデータ線の最大
ＴｉＣ圧にバックゲート効果を考慮したシキイ値を加え
た分より更に大きな電圧を印加しなければならない事で
ある。この為シフトレジスタ出力はバッファトランジス
タ１９にのみ入力する事により寄生容量を小さくし小面
積で構成されるブートストラップ容量１６に直接接続す
る小を可能にした。トランジスタ１８はソフトレジスタ
のＴＩ−位固定用で、トランジスタ１９．２０はバッフ
ァを構成し、ゲートラインとソフトレジスタを分離する
事によりソフトレジスタの動作をより安定させる事が出
来る。

第４図は本発明によるデータ線側の駆動回路の一例であ
る。シフトレジスタセル５はブートストラップ容量６と
動作に必要なトランジスタ７．８と９，１０により構成
され、入力ゲート７を介してスタートパルスＳＰを印加
する。又各ソフトレジスタ出力Ｔ　、〜Ｔｍはサンプル
ホールドトランジスタＨ１〜Ｈ？ｙ＋に人力され、走査
信号に同期してビデオ人力Ｖ、Ｓ、（映像信号又はデー
タ書き込み信号）をデータ線に寄生する容量ＣＤＩ〜Ｃ
Ｄ？？＋にサンプルホールドさせる。データ線側駆動回
路は一走査線内で全ての処理を行うため高速であり、リ
ーク？１ｆ、流の考慮は余りしなくてよい。

またこのシフトレジスタは笥ビット中１ビットしか１　
＋＋になっていないのでクロック以外での電力消費は少
ない。従って本方式の採用により、周辺駆動回路はモノ
チャネル構成にもかかわらずＣＭ　ＯＳ並の低電力とす
ることが可能である。シフトレジスタの出力Ｔ１〜Ｔ　
？ｎはサンプルホールド１、ランジスタＨ、〜Ｈｒｎに
人力されるのみでここに寄生ずる容１１１はそう大きく
ない。従ってＴ１〜Ｔ？ｌ＋に直接小面１１′４でｔｉ
’ｉ°成されるブートストラップ容）１Ｌ６を］χ線す
ることが可能となる。サンプル・ホールドトランジスタ
Ｈ、〜Ｈｍはかなりの高速スイッチングが要求されるが
、そのゲート人力にはブートストラップ動作により、第
５図に示す如くクロック信号の２倍近い振幅で印加され
るので、非常に高速でスイッチングできるという利点が
ある。

第６図はこれらを実際にアクティブ・マトリック基板に
配置した場合を示している。データ側ソフトレジスタ３
５．３（Ｓと及び最終段の帰還信号を形成するダミーセ
ル３７．３８とサンプルホールド用トランジスタＨ、〜
Ｈｍがあり上下対称に配列される。又ゲート側シフトレ
ジスタ６１゜３２とダミー３’＋、３４は左右対称に配
列される。

本来周辺回路は両側対称でなく、片方のみでよいが、歩
留を考慮してソフトレジスタ列を複数用意する。当然４
列でも、８列でもよいが、ここでは２列の例を示す。更
に各入力部は、フローティング防止のため、図には示し
てないがプルダウン又はプルアップ抵抗が接続されてお
り、入力をオーブンにしても電気的には一定のポテンン
ヤルに保たれるようにする。

本発明に用いる周辺駆動回路は更に歩留り改善のため、
シフトレジスタに不良が発生した場合は修正を実行し不
良ビットの切り捨てや、一方のシフトレジスタを殺すこ
とを実行して、実効的歩留を確保するように工夫しであ
る。

まずデータ側の駆動回路中のシフトレジスタは歩留りは
５０％以上の場合上下どちらかのシフトレジスタ（３５
ｏｒ　３６　）は必ず動作するので動作スる方のソフト
レジスタに入力するクロック人力φ１〜φ４のパッドの
みに、クロック信号を接続する。又クロック入力は左右
どちらでもよいが途中で断線している場合は両側から入
力する。又スタートパルス入力は接続するが、リセット
入力はオーブンでもよい。又動作させない方のシフトレ
ジスタはクロック入力とスタートパルス入力をオープン
にするとプルダウン抵抗により基板と同Ｎ、　位となり
シフトレジスタは全く動作しないと共に全く電流は消費
しない。このクロックを直接スイッチング電源とするシ
フトレジスタは、定電源を用いていないので、単にクロ
ックを配線しないだけで電力消費を０にできるという大
きな特徴がある。

第６図は配置１りにおいて、もしサンプルホールドトラ
ンジスタが不良の場合は、その不良トランジスタのデー
タ線とトランジスタのＡ７線を１７−ザにより切断し、
切り離されたトランジスタ側のシフトレジスタは動作停
止にしておく。又ｍ本のうちのいずれかのデータ線が途
中で断線していた場合は、両（ｌ［ＩＩのシフトレジス
タを並列動作させる。

但し消費電力がその分増加するので、断線している部分
のみ動作させて必要外のビットはクロックラインφ１〜
φ４の途中をレーザにより切断しておくのもよい。

タイミング側のシフトレジスタは各ビットの出力同志が
直接接続されているので、不良ビットが同一位置、又は
その互いに前後２段以内にある場合を除いて、両側のソ
フトレジスタに不良ビットが存在しても、完全に修正可
能である。第６図において、右又は左側のソフトレジス
タが少なくともどちらか一方が完全に動作するならば、
動作させる方にはクロックφＩ　　Ｇ＋φ２　Ｇとスタ
ートパルスＳＰＧを接続し、又動作させない方のシフト
レジスタのクロック、スタートパルス人力はオープンに
すると、プルダウン抵抗により自動的に基板と同一電位
となり、動作させない方のソフトレジスタの出力は高イ
ンピーダンスの状態に保たれる。この結果単に入力の接
続のみで、シフトレジスタの選択が可能である。もし両
方のソフトレジスタに不良がある場合、例えば第７図の
如く不良ビットが５２．５３．５４の如く存在すると、
まず左側のソフトレジスタ５０から入力して不良ビット
の２ビット手前から（帰還用の信号が必要なので）右側
へ移し、又不良ビット５３の２ビット手前から又左へ移
し同様に更に不良ビット５４から右へ移すというように
自在にできる。これはレーザを用いて単に移す位置で配
線を切断するだけで小足りる。もし不良ピントの出力が
リークしている場合（リークにより不良の場合）、それ
がシフトレジスタ自身のリークであればゲート線とシフ
トレジスタを切り離せばよい。又ゲート線が途中で断線
している場合は、そのゲート線の両側のソフトレジスタ
は同時に並列に動作させる。又クロックラインが不良の
場合は、不良の部分を切り離して両側のクロノクライン
からドライブしてもよい。どのようにタイミング側のソ
フトレジスタは特殊な不良の発生の状況を除けば、もし
両方のシフトレジスタに不良があっても９０％以上の割
合で修復可能である。

本発明に用いるシフトレジスタは、極低消費電力と、高
歩留りを特徴とするものである。シフトレジスタは、電
源をクロック入力として直接スイフチングすることによ
り、０ＭＯ３の如く常に定常バイアスを印加することと
異なり微少なリークによる静止１ｔｔ流は少なく、又プ
ートストラップによるグイナミノク方式の採用により、
１ビット当りの素子数は５トランジスタ（０ＭＯ８は１
０）と少ないので動作電力も少なく、合計してＣＭＯＳ
タイプよりむしろ、全体の消費電力はぐつと少なく、例
えばクロンク振幅１０ｖの時にデータ側はＩ　ＭＨｚ　
４相クロツク、２００ビツトで約１０ｍＡ、タイミング
側は１／ＩＫＨｚで０．０２　ｍ　Ａである。又この方
式のシフトレジスタはブートストラップ動作により高速
動作を保証してくれる。又回路が簡単なことにより、ソ
フトレジスタの初期歩留は高く、画素セル２００Ｘ２０
０＝４万個の良品率が５０％の時、ソフトレジスタ１系
列当り７０％であり、両側のどちらかの選択をして９０
％、前述の修正を実行して９９％の良品率であり、内蔵
することによる歩留りの低下を完全に防止できた。

第８図には、本実施例の実際の機能部分の配置例を示す
。四辺形のＩＯ３９の中央部に画素部分１を配置し、各
データ線及びゲー）Ｍの延長上に周辺回路４０，４１．
４２．４３を配置するが、画素部分１と各周辺回路の間
に液晶を封止するためのシールを設けるためのシール領
域４６とする。

シールには通常、エボキン系の接着剤に液晶層のギャッ
プ厚みを保つためのグラスファイバー等のギャップ剤を
混合したものを用いる。従って、シール領域４６には、
パネル組立時に、非常に大きな圧力が加オつるので、も
し、ソール領域に能動素子が存在した場合には素子が破
壊される可能性がある。このため、本実施例ではシール
領域には、各データ線及びゲー）　ＩＮを配置するのみ
で能動素子は配置していない。また、各周辺回路の端子
の取出し用パッドはアクティブ・マトリックス基板の四
辺形の各頂点の近傍に配置してＩＣ基板の端面から画素
部までの距離を短くしている。更に、パネルの上基板の
透明電極との上下導通用のＡｔバッドを図のゲート線及
びデータ線の周辺回路の間に設けている。

工Ｃ基板−Ｌに、以」−のように各機能部分を配置する
ことにより、画素部以外のＩＣの面積を削減でき、本ア
クティブマトリックスディスプレイをアッセンブルする
際の自由度を大きくし、更に、デツプサイズを小さく押
えることができるので、ウェハーあたりの採り個数が増
え、コストを押えることができる。

以上の結果、アクティブマトリックス川ＩＣ基板内に周
辺回路をコンパクトに内蔵することが可能となり、ボン
ディング数は２０〜６０本程度となり、大巾な生産性の
向上及び実装設計上の自由度の拡大を図った効果は大き
い。

【図面の簡単な説明】

第１図は従来の表示用アクティブ・マトリックス川ＩＣ
基板の借成を示し、第２図、第４図は本発明に用いる周
辺駆動回路の１例、第６図、第５図はその動作を示す。 第６図は本発明による周辺駆動回路を内蔵したアクティ
ブ・マトリックス用工Ｃ基板の荀ｙ成例、第７図はタイ
ミング側ソフトレジスタの修正方法を示す。第８図は本
発明の機能部分の配置６を示す図である。 Ｇ、〜Ｇン〕・・ゲート線 Ｄｌ　〜Ｄｍ・・・データ線 ■、Ｓ・・・・・・・・・ビデオ信号 φ１．φ２．φ、Ｇ〜φ４Ｇ・・・・・クロックｓｐ　
　ＳＰＧ・・・・・・スタートパルス０、ＯＧ・・・・
シフトレジスタ出力 ＨＮＨｍ・・・・・・サンプルホールドφトランジスタ ー・・・・・・画素部 ５・・・・・・ソフトレジスタセル（データ側）６・・
・・・・ブートストラップ容量 ７〜１０・・・・・・トランジスタ １４・・・・・・ソフトレジスタセル（ゲート側）１６
・・・・・・ブートストランプ容量１７．１８・・・・
・・トランジスタ １５・・・・・・入力ゲート １９．２０・・・・・・バッファトランジスタ３１．３
２，３５．３６・・・・・・シフトレジスタ３３．３４
，３７．３８・・・・・・ソフトレジスタタミーセル ６９・・・・・・アクティブ・マトリックス川工Ｃ基板
４　口、　４１・・・・・データ線駆動周辺回路４２．
４３・・・・・・ゲート線駆動周辺回路４４・・・・・
・ボンディング川パッド４５・・・・・・上下導通パッ
ト ４６・・・・・・ンール領域 以　　　−ト 出願人　　株式会社諏訪精工舎 代理人　　弁理士　最上　　務 ’Ｆ）＋　　　　’ｆ）ｊ　　　　　偏第１図 第２図 第３０１

Claims (1)

1. 【特許請求の範囲】 （１）　　データ線どゲート線のマトリクスにより構成
   されるアクティブ・マトリクス表示体重工Ｃ基板におい
   て、前記工Ｃ基板内にデータ線及びゲート８１を駆動す
   へく、各々にソフトレジスタ列を含む周辺駆動回路が内
   蔵されており、前記ソフトレジスタ列は、クロック入力
   を直接スイッチング電源とするダイナミソクンフトレジ
   スタにより構成される事を特徴とするアクティブ・マト
   リクス表示体重工Ｃ基板。 （２）　　ゲート線を駆動するシフトレジスタ列におけ
   る前段から後段へのデータ転送は、ブートストラップ動
   作により行なわれ、更に前記ブートストラップ動作によ
   りクロック信号の振幅より過大な振幅の信号が、ゲート
   線を駆動する為のバッファトランジスタのゲートに印加
   されている事を特徴とする特許請求の範囲第１項記載の
   アクティブ・マトリクス表示体重工Ｃ基板。 （３）　　ゲート線を駆動する為のソフトレジスタ列の
   各段及びバッファ・トランジスタは、クロック信号によ
   りパφ″電位にリフレッシュするトランジスタを備えて
   いる事を特徴とする特許請求の範囲第２項記載のアクテ
   ィブ・マトリクス表示体重工Ｃ基板。 （４）　　データ線はサンプル・ホールドトランジスタ
   を介して駆動され、シフトレジスタ列の前段から後段へ
   のデータ転送は、トランスファゲートを介して行ない、
   更に前記トランスファゲートを介した入力とクロック信
   号との間に、ブートストラップ容量を接続し、クロック
   信号の振幅より過大す振幅の信号として前記サンプル・
   ホールドトランジスタのゲートに印加する事を特徴とす
   る特許請求の範囲第１項記載のアクティブ・マｈ　ＩＪ
   クス表示体用■Ｃ基板。 （５）　　データ線側の駆動回路に含まれるソフトレジ
   スタ列は２相のクロックパルスにより動作する事を特徴
   とする特許請求の範囲第１項記載のアクティブ・マトリ
   クス表示体用ＩＣ基板。 （６）　　ソフトレジスタ列を含む周辺駆動回路は表示
   部分をはざんで対照に複数個配列され、各人力の右側に
   より複数個のうちの１個を選択することを特徴とする＠
   １項記載のアクティブ・マトリクス表示体用ＩＣ基板。 （７）周辺駆動回路を構成する複数のソフトレジスタ列
   のクロック入力は複数個の入力端子を備えている事を特
   徴とする特許請求の範囲第６項記載のアクティブ・マト
   リクス表示体用ＩＣ基板。 （８）　　ゲー）　Ｉｆｆを駆動する複数のンフトレジ
   スタ列の各共通段の出力は、ゲート線を介して直接、接
   続されている事を特徴とする特許請求の範囲第６項記載
   のアクティブ・マトリクス表示体用ＩＣ基板。 （９）周辺駆動回路を構成する複数のシフトレジスタの
   接地線は、ＩＣ基板の基板電位と分離する串が可能であ
   る事を特徴とする特許請求の範囲第１項記載のアクティ
   ブ・マトリクス表示体用ＩＣ基板。 ００　　前記周辺ｌｑ〈動回路を構成する複数のソフト
   レジスタの最終段の出力端子を設けた事を特徴とする特
   許請求の範囲第１頂記載のアクティブ・マトリクス表示
   体用ＩＣ基板。 旧）７′クチイブ・マトリクス表示体用ＩＣ基板に於い
   て、データ線とゲート線がマ）　ＩＪクス状に並んだ画
   素１７１９分を中央部に配置し、各データ線及びゲート
   線を駆動する周辺回路を各データ線及びゲート線の延長
   した部分に配置ニア、　Ｌ／、かつ前記画素部分と周辺
   回路部分の間に液晶層のシール拐形成領域を配置した事
   を特徴とする特許請求の範囲第１項記載のアクティブ・
   マトリクス表示体用ＩＣ基板。 （１２）前記データ線及びゲー　１・線を駆動する周辺
   回路のクロック人力、スタートパルス入力、データ出力
   、ビデオ入力の各端子接続用のポンディングパッドを画
   素部及び周辺駆動回路部以外の四辺形の頂点近傍に配置
   したことを特徴とする特許請求の範囲第１１項記載のア
   クティブ・マトリクス表示体用ＩＣ基板。