JPS5895383A

JPS5895383A - マトリクス形表示装置

Info

Publication number: JPS5895383A
Application number: JP56192244A
Authority: JP
Inventors: 酒井　啓次
Original assignee: Tokyo Shibaura Electric Co Ltd
Current assignee: Toshiba Corp
Priority date: 1981-11-30
Filing date: 1981-11-30
Publication date: 1983-06-06

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】本発明はマトリクス形表示装置に係り、特にスイッチ／
キャパシタアレイを用いて表示パネルを構成したマ）　
ＩＪクス形表示装置に関する。

発明の技術的背景最近、ポケット形テレビ等を指向した小形。

高密度の表示装置として液晶を用いたものや、低速電子
線励起螢光体を用いたもの等の開発が進められている、
これらの表示装置では各画素の輝度を制御するための手
段として、半導体集積回路技術を用いて作成されたスイ
ッチ／キャパシタアレイが用いられている。

第１図はスイッチ／キャパシタアレイおよび駆動回路の
構成例を説明するための図で、１はスイッチとしてのＭ
ＯＳ形Ｆ’ＥＴ，２はキャパシタとしてのＭＯＳ形容量
、３は画素を定義する表示電極で、ＭＯＳ形ＦＥＴ　２
のソースまたはドレインハ、キヤ・！シタ２の一端と電
気的に接続されている。ＭＯＳ形ＦＥＴ　１のダートは
行毎に共通接続されてアドレスラインＹ　（　　＊　Ｙ
　ｚ　　＊・・・Ｙｎが設けられ、ドレインまたはソー
スは列毎に共通接続されてデータラインＸ，，Ｘ２　、
・・Ｘｍが設けられる。４はアドレスラインＹｌ　　、
Ｙｚ　　＊・・・ｙｎｅ順次走査駆動するためのアドレ
スライン駆動回路で、５はデータラインＸ１＋Ｘｉ＋・
・・Ｘｍにデータ信号を供給するためのデータライン駆
動回路である。前記ＭＯＳ形ＦＥＴ　１　、キャパシタ
２．アドレスおよび、データライン、駆動回路４．５は
例えば半導体基板上に作成され、さらに例えば層間絶縁
膜を介して表示室４ｉｌ！３が形成される。

第２図は第１図のスイッチ／キャパシタアレイを用いた
表示装置の一例として液晶表示装置を説明するための我
示／ｅネルの構成図で、３は各画素に対応する表示電極
、６はスイッチ／キャパシタアレイと共に駆動回路が一
体形成された例えばシリコン等の半導体基板、２は層１
ＸＩｌ絶縁膜、８は補強基板、９は透明導電膜よりなる
対向電極、１０は透明絶縁基板、１ノはスペーサおよび
封着部、１２は液晶層である。

上記構成において、第２図の液晶表示装置の動作は次の
様に行なわれる。すなわち第１図において、アドレスラ
インＹｌ　　＋　Ｙｚ　　＊・・・Ｙｎは駆動回路４か
らの走査信号により順次走査駆動され、ＦＥＴ　Ｊけラ
イン毎にＴＶ／ｎ　の期間だけ順次導通状態にもたらさ
れる。ここでＴ、はフレーム走査期間である。上記走査
と同期してデータラインＸ１　、Ｘ２　、・・・ＸｍＫ
ＪｉＡ！Ｙ動回路５から例光回路５列画像信号電圧を供
給すると、該信号電圧はライン毎に順次キャパシタ２に
書き込まれ、フレーム期間（Ｔ、）にわたって保持され
る。

この保持された信号電圧は表示電極３に導かれ、対向電
極９との間に挾持された液晶層１２を信号電圧に応じて
励起し、画像表示がなされる◎背景技術の問題点ここで第１図に示したスイッチ／キャノやシタアレイに
おいて、アドレスラインＹ１　　＋　Ｙｚ　　＠・・・
ＹｎおよびデータラインＸＨ＊　Ｘ２　　＊・・・Ｘｍ
の断線や半導体基板６とのショート、アドレスラインＹ
ｌ　　＋　Ｙｚ　　＊・・・ＹｎとデータラインＸｉ。

Ｘ２＋・・・Ｘｒｎ間のショート、駆動回路４．５の動
作不良等の欠陥が発生した場合、この基板を使用して表
示装置を構成しても不良となることは明らかである。ま
たこのような表示装置に使用するＩＣ（アレイ）はテッ
ゾサイズが大きく、３インチウェハーから１〜２チツノ
しか取れず歩留りが悪いとコストに大きな影響を与える
。

このため歩留り向上が重要な問題となる。そこでウェハ
ー状態で欠陥の有無をプローバー等であらかじめ検査し
良品だけ使用するとともに欠陥の原因をつきとめること
が望ましい。し力・しアドレスラインＹ１ｍＹ２ｇ・・
・ＹｎおよびデータラインＸ　１　　＊　Ｘ　２　　＊
　”’　Ｘｍ＊駆動回路４，５等を第１図のような構成
で同一半導体基板上に形成すると、プローバー等を使用
して前記欠陥の検査を行なうことは不可能になる。この
ため例えば第２図のような表示パネルに組立て液晶が正
常に動作するかどうかで良否を判定するほかなく、欠陥
のある基板まで表示装置に組立てなければならず、また
欠陥の原因追求もむず力）しく歩留りを向上させるため
の対策が困難になシ、コストに大きな影響を与える。

５− 発明の目的本発明はこの点に鑑みなされたものでスイッチ／キャパ
シタアレイと駆動回路が同一基板上に形成されたマ）　
ＩＪクス形表示装置において、表示パネル組立て前にア
レイの良否検査を容易にしてその歩留シ向上とコスト低
減を図ることを目的とする。

発明の概要本発明においては、スイッチ／キャパシタアレイのアド
レスラインおよびデータラインのそれぞれ両端に検査用
パッドを設けて、表示・９ネルの組立て工程前のスイッ
チ／キャパシタアレイの良否検査を容易にしたことを特
徴とする。

発明の効果本発明によれば、検査用パッドを利用して、アドレスラ
インおよびデータラインの断線、これらと基板との短絡
、駆動回路の出力状態、その他各種の検査を光示装置の
組立て工程前に行うことができ、従ってスイッチ／キク
・母シタアレイと駆動回路を一体的に集積した基板を用
い＝６− て表示パネルを構成するマ）　ＩＪクス形衣示装置の歩
留如向上およびコスト低減が可能となる。

発明の実施例第３図は本発明におけるマ）　ＩＪクス形液晶衣示装置
の一実施例を説明するためのアレイの構成図である。図
において第１図と同一部分には同じ符号を付しその詳細
な説明は省略する。

Ｌｌ　、Ｂ２　、・・・ＬｎおよびＲ１ｌＲ２Ｉ・・・
ＲｎはアドレスラインＹ　ｌ　　＊　Ｙ　２　　＃　Ｙ
ｌの左端および右端に設けられた検査用パッドで、Ｔ１
　。

Ｔ２．・・・ＴｍおよびＢ　１　、　Ｂ　２　Ｉ・・・
ＢｍＩＩ”ｊ’、ｆ’−タラインＸＩ　　＋　Ｘ２　　
、・・・Ｘｍの上端および下端に設けられた検査用パッ
ドである。

上記のような構成において・アドレスおよびデータライ
ンの断線はパッドＬとＲ問およびＴと８間の導通を検査
することにより判断できる。

アドレスおよびデータラインと基板間のショートはパッ
ドＬ゛またはＲと基板間およびパッドＴまたはＢと基板
間の導通又は耐電圧を検査することにより判断できる。

アドレスおよびデータラインの多ロス部のショートは例
えばパッドＬと１間の導通を検査することにより判断で
きる。

アドレスおよびｒ−タラインへの駆動回路の出力が正常
に出ているかどうかはパッドＬおよびＢでの出力を検査
することにより判断できる。

またパッドＲおよびＴにおいて駆動回路の出力を検査す
ることによシ駆動回路とアドレスおよびデータラインを
含んだ良否の判断ができる。

このような検査を行なうことにより欠陥のない基板だけ
を用いて液晶表示パネルを組立てることができるのでコ
ストの低減になる。また欠陥の原因追求も容易になり歩
留り向上対策も容易に行なえ、さらにコストの低減につ
ながる。

【図面の簡単な説明】

第１図はスイッチ／キャパシタアレイおよび駆動回路の
構成例を駅、明するための図、第２図は第１図のアレイ
を用いたマトリクス形液晶表示装置を説明するための構
成図、第３図は本発明の一実施例を説明するためのアレ
イの構成図である。１、　？＝、　ＭＯ８形ＦＥＴ　、　　ｚ　・ＭＯ８形
容量、３・・・表示電極・　４，５・・・駆動回路、６
・・・半導体基板、７・・・層間絶静膜、８・・・補強
用基板、９・・・対向電極、１０・・・透明絶縁基板、
１１・・・ス被−サオよヒ封着部、１２・・・液晶層、
（Ｙ’＋　　、Ｙ２　　ｔ・・・Ｙｎ）・・・アドレス
ライン、（ＸＩ　　Ｉ　Ｘ２　　ｍ・・・ｘｍ）・・・
データライン、（ＬＨ＋　Ｂ２　　＋−ＬＨ）＋　（Ｒ
１＊　Ｒ２＋−Ｒ１）ｒ　（Ｔｌ　＊Ｔ２　＋”’Ｔｍ
）＋　（Ｂｌ　　。Ｂ２　。・・・Ｂｍ）・・・検査用ノぐラド。出願人代理人　　弁理士　鈴　江　武　彦９− 第１図１１２図２

Claims

【特許請求の範囲】

（１）駆動回路が同一基板上に集積されたスイッチ／キ
ャパシタアレイを用いて表示パネルを構成してなるマ）
　ＩＪクス形宍示装置において、前記駆動回路からの駆
動信号が供給される前記アレイのアドレスラインおよび
データラインの夫々両端に検査用パッドを設けたことを
％徴とするマトリクス形表示装置。
（２）光示／ヤネルは、スイッチ／キャパシタアレイが
集積形成され入面に各画素に対応した表示電極を有する
基板と透明導１！膜が全面に形成された透明基板との間
に液晶を挾持して構成したものである特許請求の範囲第
１項記載のマトリクス形表示装置。