JPS602989A - 液晶表示装置 - Google Patents
液晶表示装置Info
- Publication number
- JPS602989A JPS602989A JP11051483A JP11051483A JPS602989A JP S602989 A JPS602989 A JP S602989A JP 11051483 A JP11051483 A JP 11051483A JP 11051483 A JP11051483 A JP 11051483A JP S602989 A JPS602989 A JP S602989A
- Authority
- JP
- Japan
- Prior art keywords
- active matrix
- shift register
- substrate
- matrix display
- gate
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Pending
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- Liquid Crystal (AREA)
- Liquid Crystal Display Device Control (AREA)
- Testing Electric Properties And Detecting Electric Faults (AREA)
Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は周辺駆動回路を内蔵したアクティブマトリック
ス表示体用ＩＣ基板に関する。
ス表示体用ＩＣ基板に関する。
従来アクティブマトリックス用工゛Ｃ基板は、表示部分
のみで構成され、マトリックスの駆動部分はＩＣ基板と
ポンディング等により接続された外部の０ＭＯ８−ＩＯ
チップにより構成されていた。第１図はアクティブマト
リックスの表示部分を示し表示部分１は（ＷＸｗ）コの
セル２が配列されている。各セルにはゲート線Ｇ１とデ
ータ線ＤＪが配線されており、この２つの信号線の交点
となるセルを選択してデータ線Ｄｊからデータを各セル
に書き込む。各セルはトランジスタＴ１ｊとデータ保持
用の客足（３１ｊから構成されて、駆動点Ｖｉｊから液
晶等の表示体を駆動する。例えばここにテレビの画面表
示を行うとすると、テレビ用の映像信号が各タイミング
に応じてデータ線から、その時の走査線位置にあたるゲ
ー）＋Ｉｉｌを選択することにより各セルに順次データ
を誼いてゆく。このためには走査位置に合致したゲー）
Ｍを選択する信号を各ゲー）線Ｇ１〜ＧｒＬに与え、又
その走査位置におけるデータを、横方向へ走査°して書
き込むためにデータ線に送夛込むための周辺回路が必要
となる。
のみで構成され、マトリックスの駆動部分はＩＣ基板と
ポンディング等により接続された外部の０ＭＯ８−ＩＯ
チップにより構成されていた。第１図はアクティブマト
リックスの表示部分を示し表示部分１は（ＷＸｗ）コの
セル２が配列されている。各セルにはゲート線Ｇ１とデ
ータ線ＤＪが配線されており、この２つの信号線の交点
となるセルを選択してデータ線Ｄｊからデータを各セル
に書き込む。各セルはトランジスタＴ１ｊとデータ保持
用の客足（３１ｊから構成されて、駆動点Ｖｉｊから液
晶等の表示体を駆動する。例えばここにテレビの画面表
示を行うとすると、テレビ用の映像信号が各タイミング
に応じてデータ線から、その時の走査線位置にあたるゲ
ー）＋Ｉｉｌを選択することにより各セルに順次データ
を誼いてゆく。このためには走査位置に合致したゲー）
Ｍを選択する信号を各ゲー）線Ｇ１〜ＧｒＬに与え、又
その走査位置におけるデータを、横方向へ走査°して書
き込むためにデータ線に送夛込むための周辺回路が必要
となる。
ところが、この周辺回路と、このアクティブマトリック
ス基板の接続は、ル＋倶箇所必要となり、実際は４００
〜ａＯＯ本となりかなり大変でありコスト的にも高くつ
く。又周辺駆動回路自体も通常消費電力を低減する意味
で０ＭＯ８７−ＬＳＩが用いられるが、このために必要
なチップ数が１０コ〜２０コで、やはり、アセンブルｉ
； 大変ｒチップ自体のコストもかなり過ぎる。従って
この周辺回路をＩＣ基板に内蔵することが最もよいが下
に挙げるような問題点がある。。
ス基板の接続は、ル＋倶箇所必要となり、実際は４００
〜ａＯＯ本となりかなり大変でありコスト的にも高くつ
く。又周辺駆動回路自体も通常消費電力を低減する意味
で０ＭＯ８７−ＬＳＩが用いられるが、このために必要
なチップ数が１０コ〜２０コで、やはり、アセンブルｉ
； 大変ｒチップ自体のコストもかなり過ぎる。従って
この周辺回路をＩＣ基板に内蔵することが最もよいが下
に挙げるような問題点がある。。
（リ 外付の場合は０ＭＯ８技術が使えるが、一般にマ
トリックスＩＣ基板はＮ−ＭＯＳ、又はＰ−ＭＯＥＩで
あり、普通に駆動回路を構成すると消費電力か大きすぎ
て使いものにならない。又工Ｃ基板を０ＭＯ８にすると
、製造プロセスか複雑になりすぎる。
トリックスＩＣ基板はＮ−ＭＯＳ、又はＰ−ＭＯＥＩで
あり、普通に駆動回路を構成すると消費電力か大きすぎ
て使いものにならない。又工Ｃ基板を０ＭＯ８にすると
、製造プロセスか複雑になりすぎる。
（２）駆動回路外付の場合には、分割されているので歩
留は問題ないが、内蔵すると歩留が１００％近くないと
、駆動回路の一部の不良により１工Ｃ基板全体が不良と
なる。
留は問題ないが、内蔵すると歩留が１００％近くないと
、駆動回路の一部の不良により１工Ｃ基板全体が不良と
なる。
このような問題点を解決するためにＮチャンネルＭＯＢ
プロセスを用いたダイナミック型のシフトレジスタが採
用されている。第２図及び第３図はゲートライン駆動用
のシフトレジスタ回路の回路図及びタイミング図である
。
プロセスを用いたダイナミック型のシフトレジスタが採
用されている。第２図及び第３図はゲートライン駆動用
のシフトレジスタ回路の回路図及びタイミング図である
。
シフトレジスタセル５は４つのトランジスタ７〜１０と
１つのプートストラップ容量６より構成される。クロッ
クはφ１とφ２の２相でありスタートパルスＥＩＦ入力
により“１”電位が順次クロックに同期して転送してゆ
く。各シフトレジスタの出力Ｄ１〜Ｄ％がゲート線に入
力されて、この結果、ｔｇ ３１ｘｉに示す如く、順次
各ゲート線を選択していく。
１つのプートストラップ容量６より構成される。クロッ
クはφ１とφ２の２相でありスタートパルスＥＩＦ入力
により“１”電位が順次クロックに同期して転送してゆ
く。各シフトレジスタの出力Ｄ１〜Ｄ％がゲート線に入
力されて、この結果、ｔｇ ３１ｘｉに示す如く、順次
各ゲート線を選択していく。
第４図は本発ψｌによるデータ線側の駆動回路の一例で
ある。シフトレジスタセル１４はブートストラップ容量
１６と動作に必要なトランジスタ１７．１８により構成
され、初段へは入力ゲート１５を介してスタートパルス
ｓｐを印加する。°又各シフトレジスタ出力８１〜８ｔ
ｈはサンプルホールドトランジスタＨ１〜Ｈｍに入力さ
れ、走査信号に同期してビデオ人力Ｖ、Ｓ、（映像信号
又はデータ書き込み信号）をデータ線に寄生する容量Ｃ
Ｄ、〜ｃＢｇＢ にサンプルホールドさせる。データ線
側駆動回路は一走査線内で全ての処理を行うため高速で
あり、リーク電流の考慮は余りしなくてよいが逆に高速
動作を確保することと、高速のために増大する消費電力
を押えることを考慮する必要がある。このために、シフ
トレジスタのクロックは２相でなく４相以上を用いるの
がよい。同一の転送率で同一のビット数を確保するため
にはクロックが２相から４相になればり゛ロックライン
φ１〜φ４で消費する電力は半分になる。又８相になれ
ばその半分となる。このシフトレジスタは惧ビット中１
ビットしか′１＃になっていないのでクロック以外での
電力消費は少ない。従って本方式の採用により、ＩＮ辺
駆動回路はモノチャネル構成にもかかわらず０Ｍ０Ｂ並
の低電力とすることが可能である。シフトレジスタの出
力８１〜ｓｍはサンプルホールドトランジスタＨ１〜Ｈ
ｍに入力されるのみでここに寄生する容量・はそう大き
くない。従って８１〜８ｍに直接小面積で構成されるプ
ートストラップ容量１６を接線することが可能となる。
ある。シフトレジスタセル１４はブートストラップ容量
１６と動作に必要なトランジスタ１７．１８により構成
され、初段へは入力ゲート１５を介してスタートパルス
ｓｐを印加する。°又各シフトレジスタ出力８１〜８ｔ
ｈはサンプルホールドトランジスタＨ１〜Ｈｍに入力さ
れ、走査信号に同期してビデオ人力Ｖ、Ｓ、（映像信号
又はデータ書き込み信号）をデータ線に寄生する容量Ｃ
Ｄ、〜ｃＢｇＢ にサンプルホールドさせる。データ線
側駆動回路は一走査線内で全ての処理を行うため高速で
あり、リーク電流の考慮は余りしなくてよいが逆に高速
動作を確保することと、高速のために増大する消費電力
を押えることを考慮する必要がある。このために、シフ
トレジスタのクロックは２相でなく４相以上を用いるの
がよい。同一の転送率で同一のビット数を確保するため
にはクロックが２相から４相になればり゛ロックライン
φ１〜φ４で消費する電力は半分になる。又８相になれ
ばその半分となる。このシフトレジスタは惧ビット中１
ビットしか′１＃になっていないのでクロック以外での
電力消費は少ない。従って本方式の採用により、ＩＮ辺
駆動回路はモノチャネル構成にもかかわらず０Ｍ０Ｂ並
の低電力とすることが可能である。シフトレジスタの出
力８１〜ｓｍはサンプルホールドトランジスタＨ１〜Ｈ
ｍに入力されるのみでここに寄生する容量・はそう大き
くない。従って８１〜８ｍに直接小面積で構成されるプ
ートストラップ容量１６を接線することが可能となる。
サンプル・ホールドトランジスタＨ８〜Ｈｍ１９はかな
りの高速スイッチングが要求されるが、そのゲート入力
にはプートストラップ動作により、第５図に示す如くク
ロック信号の２倍近い振幅で印加されるので、非常に高
速でスイッチングできるという利点がある。以上のＸ、
Ｙシフトレジスタを実際に配置する場合であるが、従来
は各データ線及びゲートａの断線による欠陥を救済する
ためにＸ、Ｙシフトレジスタを上下、左右に２系統づつ
設けた。第６図はこの従来例を示す図であり実際にアク
ティブ・マトリックス基板に配置した場合を示している
。データ１ｌＩｘシフトレジスタ３５．３６と及び最終
段の帰還信号を形成するダミーセル５７．５８とサンプ
ルホールド用トランジスタＨ１〜Ｈｍがあり上下対照に
配列される。又ゲート側Ｙシントレジスタ３１．３”２
とダミー３３．３４は左右対照に配列される。
りの高速スイッチングが要求されるが、そのゲート入力
にはプートストラップ動作により、第５図に示す如くク
ロック信号の２倍近い振幅で印加されるので、非常に高
速でスイッチングできるという利点がある。以上のＸ、
Ｙシフトレジスタを実際に配置する場合であるが、従来
は各データ線及びゲートａの断線による欠陥を救済する
ためにＸ、Ｙシフトレジスタを上下、左右に２系統づつ
設けた。第６図はこの従来例を示す図であり実際にアク
ティブ・マトリックス基板に配置した場合を示している
。データ１ｌＩｘシフトレジスタ３５．３６と及び最終
段の帰還信号を形成するダミーセル５７．５８とサンプ
ルホールド用トランジスタＨ１〜Ｈｍがあり上下対照に
配列される。又ゲート側Ｙシントレジスタ３１．３”２
とダミー３３．３４は左右対照に配列される。
ところが、パターンルールが１０μ怖程度のゆるい場合
には、各ゲート線及びデータ線の断線のある確率は低い
ために、歩留り向上の効果は余りない。逆に、上下左右
の２系統のＸ、Ｙ駆動回路が完全に無欠陥でなければな
らない場合には歩留り低下になる。また、同じ機能の回
路を並列に動かすために、消ｇ＆電力を余分に使うこと
になる。
には、各ゲート線及びデータ線の断線のある確率は低い
ために、歩留り向上の効果は余りない。逆に、上下左右
の２系統のＸ、Ｙ駆動回路が完全に無欠陥でなければな
らない場合には歩留り低下になる。また、同じ機能の回
路を並列に動かすために、消ｇ＆電力を余分に使うこと
になる。
特に、Ｘ駆動回路は、１水平走査期間（６５，５μ８）
に同期して、ゲー）Ｍが選択されている間に、左から右
へと点順次走査により１行の２００個程鹿の両案に信号
を書き込んで行くことになり、第４図の４相クロツクの
回路を使っても、クロック信号φ、〜φ、の周波数は７
５０に〜１− Ｍ ＨＺとなり、消費を力が多くなる。
に同期して、ゲー）Ｍが選択されている間に、左から右
へと点順次走査により１行の２００個程鹿の両案に信号
を書き込んで行くことになり、第４図の４相クロツクの
回路を使っても、クロック信号φ、〜φ、の周波数は７
５０に〜１− Ｍ ＨＺとなり、消費を力が多くなる。
以上の理由により、Ｘ駆動回路については、上下どちら
か１系統とした方が良くなる。Ｙ駆ｗＪ回路については
、クロックφ１ 、φ２の周波数は、水平同期周波数の
半分の約７．８ Ｋ ＨＺとＸに比較して、約／’ｉｏ
ｏと小さく、消費電力も少ないため、２系統のシフトレ
ジスタを設けても良い。
か１系統とした方が良くなる。Ｙ駆ｗＪ回路については
、クロックφ１ 、φ２の周波数は、水平同期周波数の
半分の約７．８ Ｋ ＨＺとＸに比較して、約／’ｉｏ
ｏと小さく、消費電力も少ないため、２系統のシフトレ
ジスタを設けても良い。
ところが、Ｘ駆動回路を１系統の、みにすると、データ
線の片端から信号を供給するのみであるのでデータ線に
断線があるかどうかの検査ができなくなり、品質管理上
重要な問題となる。このために、データ線のＸ駆動回路
と反対側にブロービング用のパッドを設ける方法がある
が、１００〜２００μ怖程度のピッチで２００個程鹿の
パッド列となるために、検査時の位置出し工数がかかる
ことになる。本発明はかかる問題点を鑑みて行なわれた
ものであり、データ線の検査を容易にすることを目的と
する。
線の片端から信号を供給するのみであるのでデータ線に
断線があるかどうかの検査ができなくなり、品質管理上
重要な問題となる。このために、データ線のＸ駆動回路
と反対側にブロービング用のパッドを設ける方法がある
が、１００〜２００μ怖程度のピッチで２００個程鹿の
パッド列となるために、検査時の位置出し工数がかかる
ことになる。本発明はかかる問題点を鑑みて行なわれた
ものであり、データ線の検査を容易にすることを目的と
する。
以上の欠点を解決するために、データ線のＸ駆動回路と
反対側に検査用のトランジスタを複数ケ設けるものであ
る。第７図は本発明の具体例の１つであり、下側のＸ駆
動回路の代わりに、データｍＤ１〜Ｄｙａとドレインを
結ばれたテスト用トランジスタに、〜Ｋ ｘ ３９が設
けられている。テスト用トランジスタに、〜Ｋｍは奇数
番号と偶数番号の群に分けられ、各群のトランジスタは
、シース及びゲートを共通になっている。各群のソース
及びゲートは各々８０１ ｅ ８０２ ｅ Ｇｌ ｍ
”２と呼ばれる端子からチップの外へ取り出される。ま
た、ゲート端子Ｇ１ 、Ｇ、は通常は、テスト用トラン
ジスタに１〜Ｋｍのドレイン−ソース間をハイインピー
ダンスとするためにプルダウン抵抗Ｒｓ ＊ Ｒｔ ４
０により基板準位になっている。テスト用トランジスタ
に１〜Ｋｍは奇数番号と偶数番号の群に分けであるのは
、第５図のタイミング図かられかるように、サンプルホ
ールドトランジスタＨ１〜Ｈｆｉは間接する２つが同時
に選択される。このため、もし、テスト用トランジスタ
に１〜ＫｆＡが一系統のみの場合はソース線に断線かあ
っても、隣接するソース線が正常な場合は断線が発見で
きなくなる。このことを防止するために、隣接するソー
ス線に継がるテスト用トランジス表□ を奇数と偶数の群に分けているのである。即ち、テスト
用トランジスタのゲートＧ１と０２を独立に制御して、
ソース端子ｓｏ、、８ｏ、から信号を検出することによ
り、各ソースＨＤ１〜Ｄｍの断線チェックが可能になる
のである。例えば、ＸシフトレジスタのＶよりＥＯｍｆ
ｆｌ子ｆＨ１ｇｈレベルにして、かつ、テスト用トラン
ジスタのソース端子ｓ’ｏ、、ｓｏ２を抵抗で基板準位
へプルダウンした時のタイミング図を第８園に示す。ｓ
１〜Ｂｍは第５図に示したＸシフトレジスタの出力であ
りサンプルホールドトランジスタＨ８〜ａｍのゲート信
号であり、これと同期してテスト用トランジスタのゲー
ト端子Ｇ１＊Ｇ２に図のような信号を加えるとソース端
子ｓｏ１ 、ｓｏ、には図のような信号が得られ、Ｄ１
〜ＤｍのソースＭ１が断線していないことがわかるので
ある。もし、断線があった場合は、例えば、Ｄｓが断線
している場合には８０１のように対応するパルスが欠落
して、断線している箇所がわかるのである。
反対側に検査用のトランジスタを複数ケ設けるものであ
る。第７図は本発明の具体例の１つであり、下側のＸ駆
動回路の代わりに、データｍＤ１〜Ｄｙａとドレインを
結ばれたテスト用トランジスタに、〜Ｋ ｘ ３９が設
けられている。テスト用トランジスタに、〜Ｋｍは奇数
番号と偶数番号の群に分けられ、各群のトランジスタは
、シース及びゲートを共通になっている。各群のソース
及びゲートは各々８０１ ｅ ８０２ ｅ Ｇｌ ｍ
”２と呼ばれる端子からチップの外へ取り出される。ま
た、ゲート端子Ｇ１ 、Ｇ、は通常は、テスト用トラン
ジスタに１〜Ｋｍのドレイン−ソース間をハイインピー
ダンスとするためにプルダウン抵抗Ｒｓ ＊ Ｒｔ ４
０により基板準位になっている。テスト用トランジスタ
に１〜Ｋｍは奇数番号と偶数番号の群に分けであるのは
、第５図のタイミング図かられかるように、サンプルホ
ールドトランジスタＨ１〜Ｈｆｉは間接する２つが同時
に選択される。このため、もし、テスト用トランジスタ
に１〜ＫｆＡが一系統のみの場合はソース線に断線かあ
っても、隣接するソース線が正常な場合は断線が発見で
きなくなる。このことを防止するために、隣接するソー
ス線に継がるテスト用トランジス表□ を奇数と偶数の群に分けているのである。即ち、テスト
用トランジスタのゲートＧ１と０２を独立に制御して、
ソース端子ｓｏ、、８ｏ、から信号を検出することによ
り、各ソースＨＤ１〜Ｄｍの断線チェックが可能になる
のである。例えば、ＸシフトレジスタのＶよりＥＯｍｆ
ｆｌ子ｆＨ１ｇｈレベルにして、かつ、テスト用トラン
ジスタのソース端子ｓ’ｏ、、ｓｏ２を抵抗で基板準位
へプルダウンした時のタイミング図を第８園に示す。ｓ
１〜Ｂｍは第５図に示したＸシフトレジスタの出力であ
りサンプルホールドトランジスタＨ８〜ａｍのゲート信
号であり、これと同期してテスト用トランジスタのゲー
ト端子Ｇ１＊Ｇ２に図のような信号を加えるとソース端
子ｓｏ１ 、ｓｏ、には図のような信号が得られ、Ｄ１
〜ＤｍのソースＭ１が断線していないことがわかるので
ある。もし、断線があった場合は、例えば、Ｄｓが断線
している場合には８０１のように対応するパルスが欠落
して、断線している箇所がわかるのである。
以上のように、本発明によればアクティブマトリックス
表示体用ＩＣ基板の検査が容易になり、品質の向上が図
かれ、その効果は非常に大きい。
表示体用ＩＣ基板の検査が容易になり、品質の向上が図
かれ、その効果は非常に大きい。
なお、本願の実施例は単結晶シリコンを用いたアクティ
ブマトリックス表示体としたが、ガラズ基板上に薄膜ト
ランジスタを形成したＴＰＴについても適用できるもの
である。
ブマトリックス表示体としたが、ガラズ基板上に薄膜ト
ランジスタを形成したＴＰＴについても適用できるもの
である。
第１図・・・・・・アクティブマトリックスの表示部の
等価回路図 １・・・・・・表示部 ２・・・・・・セ ル 第２図・・・・・・ゲート線駆動用のＸシフトレジスタ
の等価回路図 ５・・・・・・シフトしｌラスタセル ６・・・・・・プートストラップ容量 ７〜１０・・・・・・トランジスタ 第３図・・・・・・ゲート線駆動用のＸシフトレジスタ
のタイミング図 第４図・・・・・・ソース線駆動用のＸシフトレジスタ
の等価回路図 １４・・・・・・シフトレジスタセル １５・・・・・・入力ゲート １６・・・・・・プートストラップ容量１７〜１８・・
・・・・トランジスタ １９・・・・・・サンプルホールドトランジスタ 第５図・・・・・・ソース線駆動用のＸシフトレジスタ
のタイミング図 第６図・・・・・・従来例のアクティブマトリックス表
示体用工Ｃ基板 ３５．５６・・・・・・データ１ｉｌＪ Ｘシフトレジ
スタ ３７．３８・・・・・・ダミーセル ３１．３２・・・・・・ゲート側Ｘシフトレジスタ ３３．５４・・・・・・ダミーセル 第７図・・・・・・本発明の実施例のアクティブマトリ
ックス用Ｘａ基板の図 ３９・・自・・テスト用トランジスタ ４０・・・・・・プルダウン抵抗
等価回路図 １・・・・・・表示部 ２・・・・・・セ ル 第２図・・・・・・ゲート線駆動用のＸシフトレジスタ
の等価回路図 ５・・・・・・シフトしｌラスタセル ６・・・・・・プートストラップ容量 ７〜１０・・・・・・トランジスタ 第３図・・・・・・ゲート線駆動用のＸシフトレジスタ
のタイミング図 第４図・・・・・・ソース線駆動用のＸシフトレジスタ
の等価回路図 １４・・・・・・シフトレジスタセル １５・・・・・・入力ゲート １６・・・・・・プートストラップ容量１７〜１８・・
・・・・トランジスタ １９・・・・・・サンプルホールドトランジスタ 第５図・・・・・・ソース線駆動用のＸシフトレジスタ
のタイミング図 第６図・・・・・・従来例のアクティブマトリックス表
示体用工Ｃ基板 ３５．５６・・・・・・データ１ｉｌＪ Ｘシフトレジ
スタ ３７．３８・・・・・・ダミーセル ３１．３２・・・・・・ゲート側Ｘシフトレジスタ ３３．５４・・・・・・ダミーセル 第７図・・・・・・本発明の実施例のアクティブマトリ
ックス用Ｘａ基板の図 ３９・・自・・テスト用トランジスタ ４０・・・・・・プルダウン抵抗
Claims (1)
- １）複数本のデータ線と複数本のゲート線をマトリック
ス状に形成し、各交点に画素トランジスタ、液晶駆動電
極を設けた画素部と前記データ線又はゲート線を駆動す
るためのＸ、Ｙ周辺駆動回路部から構成されるアクティ
ブマトリックス表示体用ＩＣ基板において、Ｘ、Ｙ周辺
駆動回路のうち少なくとも一方は、１系統しか設けず、
かつ、該１系統の周辺回路と反対の辺にゲートに複数の
共通ラインが入力したトランジスタ群を配置しタコとを
特徴とするアクティブマトリックス表示体用ＩＣ基板。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11051483A JPS602989A (ja) | 1983-06-20 | 1983-06-20 | 液晶表示装置 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP11051483A JPS602989A (ja) | 1983-06-20 | 1983-06-20 | 液晶表示装置 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS602989A true JPS602989A (ja) | 1985-01-09 |
Family
ID=14537717
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP11051483A Pending JPS602989A (ja) | 1983-06-20 | 1983-06-20 | 液晶表示装置 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS602989A (ja) |
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-
1983
- 1983-06-20 JP JP11051483A patent/JPS602989A/ja active Pending
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