JPH09182004A

JPH09182004A - 走査回路および画像表示装置

Info

Publication number: JPH09182004A
Application number: JP7333693A
Authority: JP
Inventors: Yasushi Kubota; 靖久保田; Kenichi Kato; 憲一加藤
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 1995-12-21
Filing date: 1995-12-21
Publication date: 1997-07-11

Abstract

(57)【要約】【課題】シフトレジスタが正常に動作することがで
き、且つシフトレジスタにおけるクロック信号線での消
費電力を削減することができる走査回路、およびこの走
査回路を画像表示の駆動回路に適用した画像表示装置を
提供する。【解決手段】複数段ずつ複数個のブロックに分割さ
れ、クロック信号に同期してデジタル信号を転送するシ
フトレジスタ１…と、デジタル信号が転送されるべきシ
フトレジスタを含むブロックにのみ選択的にクロック信
号ＣＫＩを供給するクロック制御回路２とを備える。上
記クロック制御回路２からブロックに供給されるクロッ
ク信号ＣＫＩは、該ブロックに隣接するブロックに供給
されるクロック信号ＣＫＩに対して少なくとも１クロッ
ク分の重なりを有する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、クロック信号に同
期してデジタル信号を転送する走査回路に関し、特に、
同時にクロック信号を供給するシフトレジスタの段数を
少なくすることにより、低消費電力化を実現する走査回
路、及びこの走査回路をデータ信号線駆動回路または走
査信号線駆動回路に適用した液晶表示装置等の画像表示
装置に関するものである。

【０００２】

【従来の技術】従来より、画像表示装置に液晶を用いた
液晶表示装置として、例えばアクティブ・マトリクス駆
動方式のものが知られている。このような駆動方式の液
晶表示装置は、本発明の説明に使用する図８および図９
に示すように、画素アレイ２１と、データ信号線駆動回
路２２と、走査信号線駆動回路２３とからなっている。

【０００３】画素アレイ２１には、互いに交差する多数
の走査信号線ＧＬと多数のデータ信号線ＳＬとが配され
ており、隣接する２本の走査信号線ＧＬと隣接する２本
のデータ信号線ＳＬとで包囲された部分に、画素２４が
マトリクス状に配置されている。

【０００４】画素２４は、例えばスイッチング素子とし
ての電界効果トランジスタ２５と、液晶容量２６と、補
助容量２７とによって構成されている。よって、画素２
４では、走査信号線ＧＬに供給される信号のタイミング
によって、電界効果トランジスタ２５がＯＮ・ＯＦＦさ
れると共に、データ信号線ＳＬに供給される信号によっ
て、液晶容量２６および補助容量２７に電圧が印加され
ることで、液晶の透過率等が変化され、表示が行われ
る。

【０００５】ところで、従来のアクティブ・マトリクス
型液晶表示装置は、画素トランジスタの基板材料として
透明基板上に形成された非晶質シリコン薄膜が用いら
れ、データ信号線駆動回路や走査信号線駆動回路はそれ
ぞれ外付けＩＣで構成されるのが一般であった。

【０００６】これに対して、近年、大画面化に伴う画素
トランジスタの駆動力向上や、駆動ＩＣの実装コストの
低減、或いは、実装における信頼性等の要求から、多結
晶シリコン薄膜を用いて、モノリシックに画素アレイと
各駆動回路とを形成することが提案されている。更に、
より大画面化および低コスト化を図るために、ガラスの
歪み点（約６００℃）以下のプロセス温度で、各素子を
ガラス基板上の多結晶シリコン薄膜で形成されることも
提案されている。

【０００７】このようなモノリシック構造の液晶表示装
置は、例えば本発明の説明図である図１３に示すよう
に、絶縁基板５１上に、画素アレイ２１とデータ信号線
駆動回路２２および走査信号線駆動回路２３とを形成し
たものがある。

【０００８】データ信号線駆動回路２２には、映像信号
をデータ信号線ＳＬに書き込む方式の違いから、点順次
駆動方式と線順次駆動方式とがある。

【０００９】点順次駆動方式のデータ信号線駆動回路２
２は、例えば図１４に示すように、直列接続された複数
のシフトレジスタ１０１…と、各シフトレジスタ１０１
の出力端子に接続されたバッファ回路１０２…と、映像
信号線１０３からのデータ信号ＤＡＴをサンプリングす
るサンプリングスイッチ１０４…とからなっている。

【００１０】上記構成のデータ信号線駆動回路２２で
は、映像信号線１０３に入力された映像信号であるデー
タ信号ＤＡＴを、クロック信号ＣＬＫおよびスタート信
号ＳＰＳに同期してシフトレジスタ１０１からバッファ
回路１０２を介して出力されるパルス信号に同期させて
サンプリングスイッチ１０４を開閉することにより、映
像信号線１０３から供給されるデータ信号ＤＡＴをサン
プリングし、このデータ信号ＤＡＴをデータ信号線ＳＬ
に書き込むようになっている。

【００１１】また、線順時駆動方式のデータ信号線駆動
回路２２は、例えば図１５に示すように、上記の点順次
駆動方式のデータ信号線駆動回路（図１４）に加えて、
サンプリングスイッチ１０４の出力端子に並列に接続さ
れたサンプリング容量１０５およびサンプリングスイッ
チ１０７、サンプリングスイッチ１０７の出力端子に並
列に接続されたサンプリング容量１０８および信号増幅
アンプ１０９からなる。

【００１２】上記構成の線順時駆動方式のデータ信号線
駆動回路２２では、サンプリング容量１０５・１０８で
蓄えられたデータ信号ＤＡＴを、次の水平走査期間にお
いて、転送信号線１０６から供給される転送信号ＴＦに
同期して信号増幅アンプ１０９を介して出力するように
なっている。即ち、同一水平走査期間に蓄えられたデー
タ信号ＤＡＴは、次の水平走査期間に出力されるように
なる。

【００１３】一般に、上記サンプリング容量は、データ
信号線ＳＬの容量よりも小さいので、映像信号であるデ
ータ信号ＤＡＴを映像信号線１０３に書き込む時間が、
有効水平走査期間（水平走査期間の約８０％）のデータ
信号線ＳＬの本数分の１しかないため、大画面化に伴い
データ信号線ＳＬの時定数（容量と抵抗の積）が大きく
なる場合や、高精細化にサンプリング時間が短くなる場
合においても、十分な書き込みを行うことができる。こ
のため、データ信号線駆動回路２２としては、上記の点
順次駆動方式よりも線順次駆動方式のほうが好適に使用
される。

【００１４】また、走査信号線駆動回路２３は、例えば
図１６に示すように、シフトレジスタ１０１の出力端子
にバッファ回路１０２が接続され、バッファ回路１０２
の出力端子には論理回路１１２が接続され、さらに、論
理回路１１２の出力端子にはバッファ回路１１３が接続
された構成となっている。

【００１５】上記論理回路１１２には、パルス信号線１
１１からパルス信号ＧＰＳと、バッファ回路１０２を介
してシフトレジスタ１０１から出力されたパルス信号と
が入力され、これらの２つの信号を論理演算するように
なっている。そして、演算結果をデータ信号線駆動回路
２２からのデータ信号ＤＡＴをサンプリングするか否か
の制御信号として走査信号線ＧＬに出力するようになっ
ている。

【００１６】以上のように、データ信号線駆動回路２２
および走査信号線駆動回路２３においては、何れもクロ
ック信号に同期してパルス信号を順次転送する走査回路
が使用されている。この走査回路には、シフトレジスタ
やデコーダ等が用いられているが、入力端子数が少ない
ことや回路規模（構成トランジスタ数）が小さいことか
ら、シフトレジスタが用いられることが多い。

【００１７】上記シフトレジスタの回路構成としては、
例えば本発明の説明図である図３に示すように、２個の
クロックドインバータ（ＣＩＮＶ）と、１個のインバー
タ（ＩＮＶ）とからなるものがある。上記の２個のクロ
ックインバータは、互いに逆位相となる内部クロック信
号が入力されている。

【００１８】ところで、前述の各駆動回路に用いられる
走査回路では、通常、１つのパルス信号が走査されてい
るだけなので、パルス信号の転送に伴う消費電力はそれ
ほど大きくない。

【００１９】しかしながら、走査回路を構成するシフト
レジスタの段数が非常に多い画像表示装置の場合、例え
ば、ＶＧＡ（video graphics array）パネルを使用した
画像表示装置の場合では、データ信号線駆動回路におい
て６４０段必要であり、走査信号線駆動回路においては
４８０段必要である。更に、ＸＧＡ（extended videogr
aphics array ）パネルを使用した画像表示装置の場合
では、データ信号線駆動回路において１０２４段必要で
あり、走査信号線駆動回路においては７６８段必要であ
る。

【００２０】したがって、上記のようなＶＧＡパネルや
ＸＧＡパネルを駆動する駆動回路に走査回路が使用され
る場合には、シフトレジスタにおける各クロックトイン
バータのクロック信号線からの入力容量の総和は非常に
大きくなり、消費電力の大半を占めることになる。

【００２１】特に、前述のように、多結晶シリコン薄膜
トランジスタで走査回路を構成した場合、同一素子サイ
ズでは、上記のトランジスタの性能が単結晶シリコン基
板上のトランジスタに比べて劣るため、同等の性能を発
揮させるためには、単結晶シリコン基板上のトランジス
タよりも素子サイズを大きくし、且つ高い駆動電圧を供
給する必要がある。このため、クロック信号線で消費さ
れる電力は、大幅に増加することになる。

【００２２】そこで、特公昭６３−５０７１７号公報に
は、例えば図１７に示すように、直列接続された複数段
のシフトレジスタを複数段ずつ複数のブロックに分割し
て、ブロック単位でクロック信号ＣＫＩを供給するこ
と、即ち何れか１つのブロックにのみクロック信号ＣＫ
Ｉを供給することで、一度にクロック信号線で消費され
る電力を少なくし、トータルの消費電力を低減するよう
な「マトリクス型表示装置」が開示されている。

【００２３】

【発明が解決しようとする課題】ところが、上記公報の
ようにシフトレジスタ２０１…を複数に分割し、ブロッ
ク単位で選択的にクロック信号ＣＫＩを供給するだけで
は、各ブロック間で信号の転送が正しく行われないとい
う問題が生じる。

【００２４】つまり、上記公報の構成では、図１７に示
すように、クロック信号ＣＫＩ１が入力されたシフトレ
ジスタ２０１…から、パルス信号Ｎ１、Ｎ２、Ｎ３、Ｎ
４、Ｎ５が順次出力され、クロック信号ＣＫＩ２が入力
されたシフトレジスタ２０１…から、パルス信号Ｎ６、
Ｎ７が出力されるようになっている。

【００２５】そして、このときの各パルス信号は、図１
８に示すように、例えばクロック信号ＣＫＩ１によって
立ち上がりが転送されるパルス信号Ｎ４では、立ち下が
りが転送されるべきときには、クロック信号ＣＫＩ２に
切り換わっているので、クロック信号ＣＫＩ１がもはや
供給されていないので立ち下がりが転送されないように
なっている。このため、上記のパルス信号Ｎ４を出力す
るシフトレジスタ２０１は常に高電圧レベルに固定さ
れ、全体として、走査回路としての働きをしないように
なる。

【００２６】また、上記の逆の場合、即ちパルス信号の
立ち下がりが転送されるが、立ち上がりを転送すべきと
きには、クロック信号がまだ供給されていない場合、シ
フトレジスタは常に低電圧レベルに固定され、やはり全
体として、走査回路としての働きをしないようになる。

【００２７】本発明は、上記の問題点を解決するために
なされたもので、その目的は、シフトレジスタが正常に
動作することができ、且つシフトレジスタにおけるクロ
ック信号線での消費電力を削減することができる走査回
路、およびこの走査回路を画像表示の駆動回路に適用し
た画像表示装置を提供することにある。

【００２８】

【課題を解決するための手段】請求項１の走査回路は、
上記の課題を解決するために、クロック信号に同期して
デジタル信号を転送するシフトレジスタが、複数段ずつ
複数個のブロックに分割されると共に、上記クロック信
号が、ブロック単位で順次供給される走査回路におい
て、デジタル信号が転送されるべきシフトレジスタを含
むブロックにのみ選択的にクロック信号を供給するクロ
ック制御回路を備え、上記クロック制御回路から上記ブ
ロックに供給されるクロック信号は、該ブロックに隣接
するブロックに供給されるクロック信号に対して少なく
とも１クロック分の重なりを有することを特徴としてい
る。

【００２９】上記の構成によれば、デジタル信号が転送
されるべきシフトレジスタを含むブロックにのみ選択的
にクロック信号が供給されるので、同時にクロック信号
が供給されるシフトレジスタの個数が削減される。この
結果、クロック信号線の寄生容量、即ちシフトレジスタ
の各ブロック内部に入力接続されている内部クロック信
号線のシフトレジスタの入力ゲート容量や配線容量等を
駆動するために消費される電力を大幅に削減することが
できる。

【００３０】しかも、ブロックに供給されるクロック信
号は、該ブロックに隣接するブロックに供給されるクロ
ック信号に対して少なくとも１クロック分の重なりを有
するので、シフトレジスタから出力されるパルス信号
が、あるブロックのシフトレジスタから次のブロックの
シフトレジスタへ転送されるときにも、立ち下がりおよ
び立ち上がりを転送することができる。この結果、パル
ス幅の正しいパルス信号を転送することができ、走査回
路の動作を正常に保つことができる。

【００３１】請求項２の走査回路は、上記の課題を解決
するために、請求項１の構成に加えて、クロック信号が
供給されていないブロックには、定バイアスが供給され
ていることを特徴としている。

【００３２】上記の構成によれば、請求項１の作用に加
えて、クロック信号が供給されていないブロックには、
定バイアスが印加された状態となっているので、シフト
レジスタ内の雑音等により誤ってパルス信号を出力する
等のシフトレジスタの誤動作を無くすことができる。

【００３３】請求項３の走査回路は、上記の課題を解決
するために、請求項１または２記載の構成に加えて、走
査回路が、多結晶シリコン薄膜トランジスタにより構成
されていることを特徴としている。

【００３４】上記の構成によれば、走査回路が、多結晶
シリコン薄膜トランジスタにより構成されることで、素
子の信頼性が高く、消費電力の削減効果がより大きくな
る回路素子とすることができる。

【００３５】これは、一般に、多結晶シリコン薄膜トラ
ンジスタにより構成された走査回路は、同等の性能を有
する単結晶シリコン薄膜トランジスタにより構成された
走査回路に比べて素子サイズが大きく、高い駆動電圧を
必要とされるが、上記のように、高駆動電圧が必要とさ
れる場合でも、請求項１または２記載の走査回路では消
費電力が小さいので、走査回路全体の消費電力の増大を
抑えることができるからである。

【００３６】請求項４の画像表示装置は、上記の課題を
解決するために、マトリクス状に設けられた複数の画素
と、該画素に書き込む映像データを供給する複数のデー
タ信号線と、映像信号の画素への書き込みを制御する制
御信号を供給する複数の走査信号線と、外部からのクロ
ック信号に同期してタイミング信号を転送する走査回路
を有し、該走査回路から出力されるタイミング信号に同
期して上記データ信号線に映像信号を出力するデータ信
号線駆動回路と、外部からのクロック信号に同期してタ
イミング信号を転送する走査回路を有し、該走査回路か
ら出力されるタイミング信号に同期して上記走査信号線
に制御信号を出力する走査信号線駆動回路とを備え、上
記データ信号線駆動回路および走査信号線駆動回路が有
している走査回路の少なくとも一方に、請求項１〜３の
何れかに記載の走査回路が使用されていることを特徴と
している。

【００３７】上記の構成によれば、データ信号線駆動回
路および走査信号線駆動回路が有している走査回路の少
なくとも一方に、請求項１〜３の何れかに記載の走査回
路が使用されていることで、走査回路内の正しいパルス
幅のパルス信号を転送することができる。これにより、
映像信号を表示すべき画素に適切に供給することができ
るので、誤信号による表示劣化をなくすることができ、
高品位な画像表示を可能とする。また、上記の走査回路
では、ブロック単位でクロック信号が供給されるように
なっているので、各クロック信号線で消費される電力を
極力抑えることができる。したがって、画像表示装置全
体の消費電力を削減することが可能となる。

【００３８】請求項５の画像表示装置は、上記の課題を
解決するために、請求項４の構成に加えて、データ信号
線駆動回路および走査信号線駆動回路の少なくとも一方
が、上記画素と共に同一基板上に形成されていることを
特徴としている。

【００３９】上記の構成により、請求項４の作用に加え
て、データ信号線駆動回路および走査信号線駆動回路の
少なくとも一方が、上記画素と共に同一基板上に形成さ
れていることで、画素と同一プロセスで一度に上記の各
駆動回路を形成することが可能となる。

【００４０】これにより、駆動回路の実装コストの低減
や信頼性の向上を図ることができる。つまり、駆動回路
と画素とを別々に形成した場合では、駆動回路と画素と
を接続するプロセスが必要であり、このプロセスにて接
続不良等が生じ回路の信頼性の低下を招くが、本願のよ
うに、駆動回路と画素とを同一プロセスで一度に形成す
ることで、余分なプロセスを省略することができる。こ
の駆動回路と画素との接続プロセスによる不良を無くす
ことができるので、回路の信頼性を向上させることがで
きる。

【００４１】

【発明の実施の形態】

〔実施の形態１〕本発明の実施の一形態について図１な
いし図７に基づいて説明すれば、以下の通りである。

【００４２】本実施の形態に係る走査回路は、図１に示
すように、直列接続された複数段のシフトレジスタ１…
と、これらシフトレジスタ１…にクロック信号を供給す
るクロック信号供給手段としてのクロック制御回路２と
を具備した構成となっている。

【００４３】上記構成の走査回路では、シフトレジスタ
１…は複数のブロックＢｉ（ｉ＝１、２、・・、ｍ）に
分割され、このブロック単位でクロック制御回路２から
出力されるクロック信号がシフトレジスタ１に供給され
るようになっている。即ち、１つのブロック内に含まれ
るシフトレジスタ１…には、クロック制御回路２からの
クロック信号が同時に入力されることになる。尚、１つ
のブロックＢｉに含まれるシフトレジスタ１の段数は特
に限定しないが、消費電力の関係からクロック信号が同
時に供給されるシフトレジスタ１の段数数はできるだけ
少ない方が良い。

【００４４】クロック制御回路２は、外部からのクロッ
ク信号ＣＬＫと、クロック信号を供給するブロックＢｉ
を選択制御するブロック選択信号ＢＬＫｉ（ｉ＝１、
２、・・、ｍ）とが入力され、上記クロック信号ＣＬＫ
を、上記ブロック選択信号ＢＬＫｉに基づいて上記の各
ブロックＢｉ（ｉ＝１、２、・・、ｍ）に対応する内部
クロック信号ＣＫＩｉ（ｉ＝１、２、・・、ｍ）として
選択的に出力するようになっている。尚、図１では、ク
ロック信号ＣＬＫ、内部クロック信号ＣＫＩｉの反転信
号は省略している。

【００４５】一方、直列接続された複数のシフトレジス
タ１…には、各ブロックＢｉに対応する内部クロック信
号ＣＫＩｉが入力されている。つまり、ブロックＢ１に
は、クロック信号ＣＫＩ１が、ブロックＢ２には、クロ
ック信号ＣＫＩ２が、ブロックｍには、クロック信号Ｃ
ＫＩｍが入力されている。さらに、上記のブロックＢ１
の初段には、パルス信号であるスタート信号ＳＴが入力
されている。即ち、上記シフトレジスタ１は、内部クロ
ック信号ＣＫＩｉが入力されることで、この内部クロッ
ク信号ＣＫＩｉに同期してパルス信号であるスタート信
号ＳＴを転送出力するようになっている。

【００４６】上記構成の走査回路における各信号につい
て、図２を参照しながら以下に説明する。

【００４７】ブロック選択信号ＢＬＫｉは、ハイレベル
の期間（以下、アクティブ状態と称する）が、少なくと
も各ブロックＢｉの走査時間（シフトレジスタ１の段
数）に対応した長さとなるように出力される。これによ
り、クロック制御回路２は、ブロック選択信号ＢＬＫｉ
がアクティブ状態のときに、このブロック選択信号ＢＬ
Ｋｉに対応するブロックＢｉに、外部からのクロック信
号ＣＬＫが内部クロック信号ＣＫＩｉとして供給するよ
うになっている。

【００４８】また、上記ブロック選択信号ＢＬＫｉは、
該当するブロックＢｉに供給する内部クロック信号ＣＫ
Ｉｉを、該ブロックＢｉに隣接するブロックＢｉ＋１に
供給される内部クロック信号ＣＫＩｉ＋１に対して少な
くとも１クロック分の重なりを有するようにして、クロ
ック制御回路２に入力される。例えば、図２に示すよう
に、ブロック選択信号ＢＬＫ１は、ブロック選択信号Ｂ
ＬＫ２に対してクロック信号ＣＬＫの１クロック分の重
なりを有するようになっている。これに伴い、内部クロ
ック信号ＣＫＩ１と内部クロック信号ＣＫＩ２との重な
りも１クロック分となっている。

【００４９】上記の内部クロック信号ＣＫＩｉの重なり
幅は、シフトレジスタ１におけるパルス信号の転送が正
常に行われるには、少なくとも、転送される信号のパル
ス幅以上が必要であり、通常の走査回路では１クロック
分以上の重なりがあれば良い。但し、より長いパルス幅
の信号を転送する必要がある時には、それに合わせた重
なり幅が必要となる。例えば、３クロック分のパルス幅
の信号を転送する必要がある場合には、３クロック分以
上の重なり幅が必要となる。

【００５０】以上のように、クロック制御回路２からブ
ロックＢｉに供給される内部クロック信号ＣＫＩｉは、
該ブロックＢｉに隣接するブロックＢｉ＋１に供給され
る内部クロック信号ＣＫＩｉ＋１に対して少なくとも１
クロック分の重なりを有することで、シフトレジスタ１
におけるパルス信号の立ち上がりおよび立ち下がりの両
方を転送することができる。

【００５１】これにより、内部クロック信号ＣＫＩｉに
重なりが無い場合のように、転送する信号の立ち上がり
あるいは立ち下がりの何れか一方だけしか転送できない
ような事態を回避することができる。

【００５２】ここで、上記走査回路を構成するシフトレ
ジスタ１とクロック制御回路２の具体的な構成例を以下
に示す。

【００５３】シフトレジスタ１は、図３に示すように、
２個のクロックドインバータ（ＣＩＮＶ）と、１個のイ
ンバータ（ＩＮＶ）とからなっている。上記の２個のク
ロックドインバータは、クロック制御回路２で生成され
た互いに逆位相となる内部クロック信号ＣＫＩｉが入力
されている。

【００５４】即ち、初段のシフトレジスタ１は、入力さ
れる内部クロック信号ＣＫＩ１および反転信号バーＣＫ
Ｉ１（以下、反転信号には“／”を付記する）に同期し
て、入力信号としてのパルス信号であるスタート信号Ｓ
Ｔを転送出力するようになっている。

【００５５】クロック制御回路２は、図４に示すよう
に、複数のＮＡＮＤ（否定論理積）回路Ｎｉ（ｉ＝１、
２、・・、ｍ）と、これらのＮＡＮＤ回路Ｎｉにそれぞ
れ接続されたインバータから構成されている。ＮＡＮＤ
回路Ｎｉには、クロック信号ＣＬＫおよびそれぞれのＮ
ＡＮＤ回路Ｎｉに対応するブロック選択信号ＢＬＫｉが
入力されるようになっている。そして、ＮＡＮＤ回路Ｎ
ｉからは、ブロック選択信号ＢＬＫｉに基づいて、内部
クロック信号ＣＫＩｉが出力されるようになっている。

【００５６】即ち、クロック制御回路２では、ブロック
選択信号ＢＬＫｉがアクティブ時（ブロック選択時）
に、対応するブロックに内部クロック信号ＣＫＩｉが出
力されるようになる一方、非アクティブ時（ブロック非
選択時）には、ブロックＢｉに定バイアスが出力され
る。

【００５７】このように、選択されていないブロックＢ
ｉには、固定バイアスが供給されることで、シフトレジ
スタ１が安定状態を保つことができる。これにより、シ
フトレジスタ１内において、雑音等により内部ノードの
電圧レベルが変化することがなくなるので、この電圧レ
ベルの変動に伴い出力されるパルス信号等による誤動作
を回避することができる。

【００５８】尚、図４に示すクロック制御回路の構成例
では、外部から入力される１つのクロック信号ＣＬＫか
ら、内部クロック信号ＣＫＩｉとその反転信号／ＣＫＩ
ｉを生成するようになっているが、これに限定するもの
ではなく、外部からクロック信号ＣＬＫとその反転信号
／ＣＫＩｉとを入力することで、内部クロック信号ＣＫ
Ｉｉとその反転信号／ＣＫＩｉを出力するようにしても
良い。

【００５９】このような構成のクロック制御回路として
は、例えば図５に示すように、複数の転送ゲートＧｉ
（ｉ＝１、２、・・、ｍ）を備えた構成がある。この転
送ゲートＧｉは、スイッチング素子として２つのｎチャ
ネル型のトランジスタＴｒ１・Ｔｒ２を備えている。

【００６０】上記トランジスタＴｒ１・Ｔｒ２のゲート
電極は、それぞれ同一のブロック選択信号ＢＬＫｉが入
力される一方、トランジスタＴｒ１のソース電極には、
外部からのクロック信号ＣＬＫが、トランジスタＴｒ２
のソース電極には、外部からのクロック信号ＣＬＫの反
転信号／ＣＬＫが入力される。そして、上記トランジス
タＴｒ１・Ｔｒ２のドレイン電極からは、ブロック選択
信号ＢＬＫｉの状態がアクティブ状態であるか否かによ
って、それぞれ内部クロック信号ＣＫＩｉおよびその反
転信号／ＣＫＩｉが出力される。

【００６１】ところが、上記構成のクロック制御回路で
は、ブロック選択信号ＢＬＫｉによって転送ゲートＧｉ
をＯＮ・ＯＦＦしているだけなので、転送ゲートＧｉが
ＯＦＦ状態のとき、即ち非選択時には、転送ゲートＧｉ
はハイインピーダンス状態となる。したがって、雑音等
により内部ノードの電圧レベルが変化する虞があり、こ
のため、非選択のゲートＧｉから誤って出力されるパル
ス信号による誤動作が生じる虞がある。

【００６２】そこで、上記の誤動作を無くすためには、
ブロック選択信号ＢＬＫｉが非アクティブの時、即ちブ
ロックＢｉの非選択時には、定バイアスを内部クロック
信号ＣＫＩおよび反転信号／ＣＫＩを供給するための信
号線に印加するような構成にする必要がある。

【００６３】このような構成のクロック制御回路とし
て、例えば図６に示すように、転送ゲートＧｉ内に備え
られたトランジスタＴｒ１・Ｔｒ２に加えて、ブロック
選択信号ＢＬＫｉを反転させるＩＮＶと、このＩＮＶか
らの出力がゲート電極にそれぞれ入力されるトランジス
タＴｒ３・Ｔｒ４とを備えたものがある。尚、上記のト
ランジスタＴｒ３・Ｔｒ４には、トランジスタＴｒ１・
Ｔｒ２と同様に、ｎチャネル型トランジスタを用いる。

【００６４】上記トランジスタＴｒ３は、ソース電極に
高電圧電源ＶＤＤが接続される一方、ドレイン電極にト
ランジスタＴｒ１のドレイン電極および内部クロック信
号ＣＫＩｉの信号線に接続されている。

【００６５】また、上記トランジスタＴｒ４は、ソース
電極に低電圧電源ＶＳＳが接続される一方、ドレイン電
極にトランジスタＴｒ２のドレイン電極および内部クロ
ック信号ＣＫＩｉとその反転信号／ＣＫＩｉを供給する
ための信号線が接続されている。

【００６６】したがって、上記構成のクロック制御回路
では、ブロック選択信号ＢＬＫｉがアクティブ状態であ
れば、トランジスタＴｒ１・Ｔｒ２は共にＯＮ状態とな
り、それぞれのソース電極からクロック信号ＣＬＫおよ
びその反転信号／ＣＬＫが、内部クロック信号ＣＫＩｉ
およびその反転信号／ＣＫＩｉとして出力される。この
とき、ＩＮＶでは、ブロック選択信号ＢＬＫｉが反転さ
れるので、トランジスタＴｒ３・Ｔｒ４はＯＦＦ状態と
なり、内部クロック信号ＣＫＩｉとその反転信号／ＣＫ
Ｉｉを供給するための信号線に、高電圧電源ＶＤＤから
の高電圧および低電圧電源ＶＳＳからの低電圧が印加さ
れない。

【００６７】また、ブロック選択信号ＢＬＫｉが非アク
ティブ状態であれば、トランジスタＴｒ１・Ｔｒ２は共
にＯＦＦ状態となり、ＩＮＶによってブロック選択信号
ＢＬＫｉはアクティブ状態に反転されるので、トランジ
スタＴｒ３・Ｔｒ４は共にＯＮ状態となり、内部クロッ
ク信号ＣＫＩｉとその反転信号／ＣＫＩｉを供給するた
めの信号線に、高電圧電源ＶＤＤからの高電圧および低
電圧電源ＶＳＳからの低電圧が印加される。

【００６８】このように、図６に示すクロック制御回路
では、ブロック選択信号ＢＬＫｉが非アクティブ状態の
ときに、固定の電圧が内部クロック信号ＣＫＩｉ・／Ｃ
ＫＩｉを供給する信号線に印加されるようになるので、
転送ゲートＧｉがＯＦＦ状態、即ち非選択時では、雑音
等により内部ノードの電圧レベルが変化しても、上記信
号線は安定した電圧が印加された状態となっており、こ
の結果、非選択のゲートＧｉから誤ってパルスが出力さ
れるような事態を回避することができる。

【００６９】尚、図５および図６に示した走査回路で
は、何れの場合にも、転送ゲートＧｉに使用されるトラ
ンジスタとしては、ｎチャネル型トランジスタのみを使
用しているが、これに限定されるものではなく、ブロッ
ク選択信号ＢＬＫｉの反転信号／ＢＬＫｉを用いて、Ｃ
ＭＯＳ構成の転送ゲートとしても良い。

【００７０】次に、上記ブロック選択信号ＢＬＫｉを生
成する回路例について、図７を参照しながら以下に説明
する。

【００７１】上記ブロック選択信号生成回路は、図７に
示すように、外部からのクロック信号ＣＬＫの周波数を
各ブロック内のシフトレジスタ数分の１に分周する分周
器１１（例えば、６４０段のシフトレジスタを、３２段
２０ブロックに分割する場合には３２分周器となる）
と、分周されたクロック信号ＣＫＸで動作する複数のシ
フトレジスタ１２…と、外部クロック信号ＣＬＫで動作
する複数のシフトレジスタ１３…と、シフトレジスタ１
２とシフトレジスタ１３とからの出力の論理和を出力す
るＯＲ回路１４…からなっている。

【００７２】上記構成のブロック選択信号生成回路で
は、シフトレジスタ１３の段数分だけの重なりを有する
ブロック選択信号ＢＬＫｉを出力するようになる。した
がって、上記のシフトレジスタ１３の段数を調整するこ
とによって、転送すべき信号のパルス幅に応じたブロッ
ク選択信号ＢＬＫｉを出力することができる。図７の例
では、シフトレジスタ１３は３段であるので、隣接する
内部クロック信号ＣＫＩｉとＣＫＩｉ＋１とが３クロッ
ク分重なりを有するものに対応するようになっている。
つまり、上記シフトレジスタ１３が１段であれば、内部
クロック信号ＣＫＩ同士の重なりは１クロック分とな
る。そして、生成されたブロック選択信号ＢＬＫｉは、
クロック制御回路２に入力される。

【００７３】以上のように、本実施の形態の走査回路で
は、ブロック選択信号ＢＬＫｉによって、外部からのク
ロック信号ＣＬＫを同時に供給するシフトレジスタ１の
数を限定しているので、全シフトレジスタ１に同時にク
ロック信号ＣＬＫを供給する場合に比べて、内部クロッ
ク信号ＣＫＩｉを供給するクロック信号線で消費される
電力を少なくすることができる。

【００７４】したがって、本実施の形態の走査回路は、
走査回路を多結晶シリコン薄膜トランジスタによって構
成する場合のように、同等の性能を有する単結晶シリコ
ン薄膜トランジスタよりもトランジスタの素子サイズが
大きく、且つ高い駆動電圧を供給する必要がある場合に
おいて、クロック信号線で消費される電力消費を低減す
ることができるので、消費電力の削減効果がより大きく
なる。

【００７５】これにより、上記構成の走査回路では、隣
接するブロックに供給されるクロック信号に重なりを有
するようにすることで、信号の正常な転送が可能とな
り、また、クロック信号が入力されるシフトレジスタの
段数を削減することで、クロック信号線の寄生容量に起
因する消費電力の削減を可能としている。

【００７６】次に、本実施の形態で説明した走査回路
は、様々な分野で利用されるものであるが、以下の実施
の形態２では、画像表示装置として、特に、液晶表示装
置に備えられたデータ信号線駆動回路および走査信号線
駆動回路の少なくとも一方に使用した場合について説明
する。しかしながら、本発明の走査回路は、上記の液晶
表示装置に利用する例に限らず、同様な目的の他の分野
においても利用することができる。

【００７７】〔実施の形態２〕本発明の他の実施の形態
について図８〜図１２に基づいて説明すれば、以下の通
りである。尚、説明の便宜上、前記の実施の形態で使用
された部材と同一の機能を有するものには、同一の記号
を付記し、その説明は省略する。また、本実施の形態で
は、液晶表示装置として、特にアクティブ・マトリクス
駆動方式のものについて説明する。

【００７８】本実施の形態に係る画像表示装置としての
液晶表示装置は、図８に示すように、画素アレイ２１
と、データ信号線駆動回路２２と、走査信号線駆動回路
２３とからなっている。

【００７９】画素アレイ２１には、互いに交差する多数
の走査信号線ＧＬｉ（ｉ＝１、２、・・、ｘ）と多数の
データ信号線ＳＬｉ（ｉ＝１、２、・・、ｙ）とが配さ
れており、隣接する２本の走査信号線ＧＬと隣接する２
本のデータ信号線ＳＬとで包囲された部分に、画素２４
が配置されている。即ち、画素アレイ２１では、複数の
画素２４がマトリクス状に配置されている。尚、上記画
素２４の数は、ｘ×ｙ個となり、ＶＧＡパネルでは、６
４０×４８０個となり、ＸＧＡパネルでは、１０２４×
７６８個となる。

【００８０】画素２４は、図９に示すように、スイッチ
ング素子としての電界効果トランジスタ２５と、液晶容
量２６と、補助容量２７とによって構成されている。
尚、上記液晶容量２６と補助容量２７とで画素容量を形
成するが、補助容量２７に関しては必要に応じて設けれ
ば良い。

【００８１】電界効果トランジスタ２５のソース電極に
は、データ信号線ＳＬが接続されると共に、ゲート電極
には、走査信号線ＧＬが接続されている。また、電界効
果トランジスタ２５のドレイン電極には、液晶容量２６
の一方の電極と、補助容量２７の一方の電極とが並列に
接続されている。

【００８２】液晶容量２６の他方の電極および補助容量
２７の他方の電極、即ち電界効果トランジスタ２５のド
レイン電極に接続されていない電極には、各画素２４に
共通な共通電極線（図示せず）に接続されている。そし
て、液晶容量２６は、印加される電圧によって液晶の透
過率または反射率が変調されることで、表示に供するよ
うになっている。

【００８３】以上のように、画素２４では、データ信号
線ＳＬに供給される信号を、走査信号線ＧＬに供給され
る信号のタイミングによって、電界効果トランジスタ２
５をＯＮ・ＯＦＦし、液晶容量２６および補助容量２７
に電圧を印加するようになっている。

【００８４】データ信号線駆動回路２２は、図８に示す
ように、上記の複数のデータ信号線ＳＬが接続されると
共に、クロック信号ＣＫＳ、スタート信号ＳＰＳ、およ
び映像信号であるデータ信号ＤＡＴが入力され、入力さ
れたクロック信号ＣＫＳおよびスタート信号ＳＰＳに同
期してデータ信号ＤＡＴをサンプリングして、必要に応
じて増幅し、各データ信号線ＳＬに書き込むようになっ
ている。

【００８５】一方、走査信号線駆動回路２３は、上記の
複数の走査信号線ＧＬが接続されると共に、クロック信
号ＣＫＧ、スタート信号ＳＰＧ、パルス信号ＧＰＳが入
力され、入力されたクロック信号ＣＫＧおよびスタート
信号ＳＰＧに同期して、走査信号線ＧＬを順次選択し、
画素２４内にあるスイッチング素子の開閉を制御するこ
とにより、各データ信号線ＳＬに書き込まれた映像信号
（データ信号ＤＡＴ）を各画素２４に書き込み、各画素
２４に書き込まれたデータ信号ＤＡＴを保持するように
なっている。

【００８６】ここで、上記のデータ信号線駆動回路２２
および走査信号線駆動回路２３に、前記実施の形態１の
走査回路を適用した回路例について、図１０ないし図１
２に基づいて以下に説明する。

【００８７】先ず、データ信号線駆動回路２２について
説明する。データ信号線駆動回路２２には、映像信号を
データ信号線ＳＬに書き込む方式の違いから、点順次駆
動方式と線順次駆動方式とがある。

【００８８】点順次駆動方式のデータ信号線駆動回路２
２は、例えば図１０に示すように、直列接続された複数
のシフトレジスタ１…と、各シフトレジスタ１の出力端
子に接続されたバッファ回路３１…と、映像信号線３３
からのデータ信号をサンプリングするサンプリングスイ
ッチ３２…とからなっている。

【００８９】上記シフトレジスタ１は、前記実施の形態
１と同様に、複数段ずつに複数個のブロックＢｉに分割
され、各ブロックＢｉ単位で外部からのクロック信号Ｃ
ＫＳが入力されている。即ちブロックＢ１のシフトレジ
スタ１…には、それぞれ同時にクロック信号ＣＫＳ１が
入力され、ブロックＢ２のシフトレジスタ１…には、そ
れぞれ同時にクロック信号ＣＫＳ２が入力されるように
なっている。

【００９０】そして、シフトレジスタ１は、スタート信
号ＳＰＳと共に、上記のクロック信号ＣＫＳｉが選択的
に入力されることで、上記クロック信号ＣＫＳｉに同期
してパルス信号をバッファ回路３１に出力するようにな
っている。

【００９１】上記バッファ回路３１は、シフトレジスタ
１から出力されるパルス信号を、保持・増幅すると共
に、必要に応じて反転信号を生成するようになってい
る。

【００９２】上記サンプリングスイッチ３２は、シフト
レジスタ１から上記バッファ回路３１を介して出力され
るパルス信号に同期させてＯＮ・ＯＦＦすることで、サ
ンプリングしたデータ信号ＤＡＴをデータ信号線ＳＬに
書き込むようになっている。

【００９３】したがって、上記構成の走査回路では、映
像信号線３３に入力された映像信号であるデータ信号Ｄ
ＡＴを、シフトレジスタ１の各段の出力パルスに同期さ
せてサンプリングスイッチ３２を開閉することにより、
データ信号線ＳＬに書き込むようになっている。

【００９４】また、線順時駆動方式の走査回路は、例え
ば図１１に示すように、上記の点順次駆動方式のデータ
信号線駆動回路（図１０）に加えて、サンプリングスイ
ッチ３２の出力端子に並列に接続されたサンプリング容
量３４およびサンプリングスイッチ３５と、サンプリン
グスイッチ３５の出力端子に並列に接続されたサンプリ
ング容量３６および信号増幅アンプ３７とからなる。

【００９５】上記サンプリング容量３４は、サンプリン
グスイッチ３２でサンプリングしたデータ信号ＤＡＴを
一旦蓄えるものであり、また、サンプリングスイッチ３
５は、転送信号線３８からのパルス状の転送信号ＴＦに
同期して上記サンプリング容量３４に蓄えられたデータ
信号ＤＡＴをサンプリングするものである。

【００９６】また、サンプリング容量３６は、サンプリ
ングスイッチ３５にてサンプリングされたデータ信号Ｄ
ＡＴを一旦蓄えるものであり、信号増幅アンプ３７は、
データ信号ＤＡＴを増幅してデータ信号線ＳＬに書き込
むものである。

【００９７】上記サンプリング容量３４で蓄えられたデ
ータ信号ＤＡＴは、次の水平走査期間において、信号増
幅アンプ３７を介して出力されるようになっている。即
ち、同一水平走査期間に蓄えられたデータ信号ＤＡＴ
は、次の水平走査期間に出力されるようになる。

【００９８】一般に、上記サンプリング容量３４および
サンプリング容量３６は、データ信号線ＳＬの容量より
も小さいので、映像信号であるデータ信号ＤＡＴを映像
信号線３３に書き込む時間が、有効水平走査期間（水平
走査期間の約８０％）のデータ信号線ＳＬの本数分の１
しかないため、大画面化に伴いデータ信号線ＳＬの時定
数（容量と抵抗の積）が大きくなる場合や、高精細化に
サンプリング時間が短くなる場合においても、十分な書
き込みを行うことができる。このため、データ信号線駆
動回路２２に使用するならば、上記の点順次駆動方式よ
りも線順次駆動方式のほうが望ましいことが分かる。

【００９９】次に、走査信号線駆動回路２３について説
明する。走査信号線駆動回路２３は、例えば図１２に示
すように、シフトレジスタ１の出力端子にバッファ回路
３１が接続され、バッファ回路３１の出力端子には論理
回路４２が接続され、バッファ回路４３が接続されてい
る。

【０１００】上記論理回路４２には、パルス信号線４１
からパルス信号ＧＰＳが入力されるようになっており、
バッファ回路３１から出力されたシフトレジスタ１から
のパルス信号と論理演算するようになっている。

【０１０１】バッファ回路４３では、上記論理回路４２
にて論路演算された結果を必要に応じて増幅して、デー
タ信号線ＳＬに書き込まれたデータ信号ＤＡＴをサンプ
リングするための制御信号として、走査信号線ＧＬに出
力するようになっている。

【０１０２】以上のように、データ信号線駆動回路２２
および走査信号線駆動回路２３においては、何れも前記
実施の形態１で説明した走査回路を使用することで、特
に、走査回路を駆動するためのクロック信号に係る消費
電力を削減することが可能となり、低消費電力の画像表
示装置である液晶表示装置を実現することができる。

【０１０３】上記の効果を電力消費に関して言えば、デ
ータ信号線駆動回路２２は、走査信号線駆動回路２３と
比べて、数百倍〜千倍以上（画素アレイ２１がＶＧＡパ
ネルである場合には、６４０倍以上、ＸＧＡパネルであ
る場合には、１０２４倍以上）の周波数で駆動されるた
め、より電力消費削減の効果を奏することができる。し
かしながら、走査信号線駆動回路２３においてもデータ
信号線駆動回路２２における効果よりも小さいが電力消
費削減の効果を奏することができる。

【０１０４】さらに、前記実施の形態１で説明した走査
回路をデータ信号線駆動回路２２および走査信号線駆動
回路２３の何れか一方に使用した場合においては、各ブ
ロックＢｉのシフトレジスタ１…に供給される内部クロ
ック信号ＣＫＩｉは、該ブロックＢｉに隣接するブロッ
クＢｉ＋１に供給される内部クロック信号ＣＫＩｉ＋１
に対して少なくとも１クロック分の重なりを有すること
で、シフトレジスタ１におけるパルス信号の立ち上がり
および立ち下がりの両方を転送することができる。

【０１０５】これにより、内部クロック信号ＣＫＩｉに
重なりが無い場合のように、転送する信号の立ち上がり
あるいは立ち下がりの何れか一方だけしか転送できない
ような事態を回避することができる。

【０１０６】したがって、データ信号線駆動回路２２か
らの映像信号であるデータ信号ＤＡＴを、パルス信号に
同期してデータ信号線ＳＬに正確に書き込むことができ
るので、表示品位の向上を図ることができる。

【０１０７】また、上記の画素アレイ２１と、データ信
号線駆動回路２２および走査信号線駆動回路２３の何れ
か一方を同一基板上に形成しても良い。この場合、デー
タ信号線駆動回路２２および走査信号線駆動回路２３の
製造が同一工程で可能となり、また、各駆動回路と画素
アレイ２１との接続プロセス（実装工程）を省略するこ
とができるため、画像表示装置の低コスト化および高信
頼性を図ることが可能となる。

【０１０８】つまり、データ信号線駆動回路２２あるい
は走査信号線駆動回路２３と画素アレイ２１とを別々に
形成した場合では、駆動回路と画素とを接続するプロセ
スが必要であり、このプロセスにて接続不良等が生じ回
路の信頼性の低下を招くが、本願のように、駆動回路と
画素とを同一プロセスで一度に形成することで、余分な
プロセスを省略することができる。したがって、駆動回
路と画素との接続プロセスによる不良を無くすことがで
きるので、走査回路を備えた駆動回路を有する画像表示
装置の信頼性を向上させることができる。

【０１０９】以下に、画素アレイ２１と、データ信号線
駆動回路２２および走査信号線駆動回路２３とが同一基
板上に形成された液晶表示装置について説明する。

【０１１０】本液晶表示装置は、図１３に示すように、
データ信号線駆動回路２２および走査信号線駆動回路２
３を画素アレイ２１と同一の絶縁基板５１上で多結晶シ
リコン薄膜トランジスタで形成されている。

【０１１１】上記のデータ信号線駆動回路２２および走
査信号線駆動回路２３には、タイミング信号生成回路５
２が接続されている。このタイミング信号生成回路５２
では、タイミング信号として、データ信号線駆動回路２
２に出力されるデータ信号ＤＡＴ、クロック信号ＣＫ
Ｓ、スタート信号ＳＴＳ、および走査信号線駆動回路２
３に出力されるクロック信号ＣＫＧ、スタート信号ＳＰ
Ｇ、パルス信号ＧＰＳが生成されるようになっている。

【０１１２】このように、データ信号線駆動回路２２お
よび走査信号線駆動回路２３が画素アレイ２１と同一絶
縁基板５１上で多結晶シリコン薄膜トランジスタで形成
すれば、データ信号線駆動回路２２および走査信号線駆
動回路２３の製造が同一工程で可能となり、また、各駆
動回路と画素アレイ２１との接続プロセス（実装工程）
を省略することができるため、画像表示装置の製造に係
る費用を低減することができ、上記の接続プロセスにお
いて生じる不良を無くすことができるので、画像表示装
置の信頼性を向上させることができる。

【０１１３】さらに、データ信号線駆動回路２２および
走査信号線駆動回路２３には、電源電圧発生回路５３が
接続されている。この電源電圧発生回路５３では、デー
タ信号線駆動回路２２および走査信号線駆動回路２３に
供給する低電源電圧ＶＳＬ・ＶＧＬおよび高電源電圧Ｖ
ＳＨ・ＶＧＬを生成すると共に、画素アレイ２１の各画
素２４…に共通に接続された共通電極に供給するＣＯＭ
電圧が生成される。

【０１１４】つまり、図１３に示す液晶表示装置では、
電源電圧発生回路５３によって、データ信号線駆動回路
２２および走査信号線駆動回路２３に低電源電圧ＶＳＬ
・ＶＧＬおよび高電源電圧ＶＳＨ・ＶＧＬが印加される
構成となっている。このため、データ信号線駆動回路２
２および走査信号線駆動回路２３に使用される走査回路
としては、選択しないブロックＢｍに固定バイアスを印
加するようにして構成された実施の形態１で説明した図
６に示す走査回路を使用することが望ましい。

【０１１５】尚、上記各実施の形態では、クロック信号
線およびブロック選択信号線に対して、一方の信号線の
みを記載している箇所もあるが、それぞれの反転信号が
供給される反転信号線が上記のクロック信号線およびブ
ロック選択信号線と同様な構成で配置・配線されている
ものとする。

【０１１６】

【発明の効果】請求項１の発明の走査回路は、以上のよ
うに、クロック信号に同期してデジタル信号を転送する
シフトレジスタが、複数段ずつ複数個のブロックに分割
されると共に、上記クロック信号が、ブロック単位で順
次供給される走査回路において、デジタル信号が転送さ
れるべきシフトレジスタを含むブロックにのみ選択的に
クロック信号を供給するクロック制御回路を備え、上記
クロック制御回路から上記ブロックに供給されるクロッ
ク信号は、該ブロックに隣接するブロックに供給される
クロック信号に対して少なくとも１クロック分の重なり
を有する構成である。

【０１１７】これにより、同時にクロック信号が供給さ
れるシフトレジスタの個数が削減されるので、クロック
信号線の寄生容量、即ちシフトレジスタの各ブロック内
部に入力接続されている内部クロック信号線のシフトレ
ジスタの入力ゲート容量や配線容量等を駆動するために
消費される電力を大幅に削減することができる。

【０１１８】しかも、シフトレジスタから出力されるパ
ルス信号が、あるブロックのシフトレジスタから次のブ
ロックのシフトレジスタへ転送されるときにも、立ち下
がりおよび立ち上がりを転送することができるので、パ
ルス幅の正しいパルス信号を転送することができ、走査
回路の動作を正常に保つことができるという効果を奏す
る。

【０１１９】請求項２の発明の走査回路は、以上のよう
に、請求項１の構成に加えて、クロック信号が供給され
ていないブロックには、定バイアスが供給されている構
成である。

【０１２０】これにより、請求項１の構成による効果に
加えて、クロック信号が供給されていないブロックに
は、定バイアスが印加された状態となっているので、シ
フトレジスタ内の雑音等により誤ってパルス信号を出力
する等のシフトレジスタの誤動作を無くすことができる
という効果を奏する。

【０１２１】請求項３の発明の走査回路は、以上のよう
に、請求項１または２記載の構成に加えて、走査回路
が、多結晶シリコン薄膜トランジスタにより構成されて
いる構成である。

【０１２２】これにより、高駆動電圧により消費電力の
増大を抑えることができるので、走査回路が、多結晶シ
リコン薄膜トランジスタにより構成されることで、素子
の信頼性が高く、消費電力の少ない回路素子とすること
ができるという効果を奏する。

【０１２３】請求項４の発明の画像表示装置は、以上の
ように、マトリクス状に設けられた複数の画素と、該画
素に書き込む映像信号を供給する複数のデータ信号線
と、映像データの画素への書き込みを制御する制御信号
を供給する複数の走査信号線と、外部からのクロック信
号に同期してタイミング信号を転送する走査回路を有
し、該走査回路から出力されるタイミング信号に同期し
て上記データ信号線に映像信号を出力するデータ信号線
駆動回路と、外部からのクロック信号に同期してタイミ
ング信号を転送する走査回路を有し、該走査回路から出
力されるタイミング信号に同期して上記走査信号線に制
御信号を出力する走査信号線駆動回路とを備え、上記デ
ータ信号線駆動回路および走査信号線駆動回路が有して
いる走査回路の少なくとも一方に、請求項１〜３の何れ
かに記載の走査回路が使用されている構成である。

【０１２４】これにより、走査回路内の正しいパルス幅
のパルス信号を転送することができるので、映像信号を
表示すべき画素に適切に供給することができる。これに
より、誤信号による表示劣化をなくすることができるの
で、高品位の画像表示が可能となる。また、上記の走査
回路では、各クロック信号線で消費される電力を極力抑
えることができるので、画像表示装置全体の消費電力を
削減することができるという効果を奏する。

【０１２５】請求項５の発明の画像表示装置は、以上の
ように、請求項４の構成に加えて、データ信号線駆動回
路および走査信号線駆動回路の少なくとも一方が、上記
画素と共に同一基板上に形成されている構成である。

【０１２６】これにより、請求項４の構成による効果に
加えて、画素と同一プロセスで一度に上記の各駆動回路
を形成することが可能となるので、駆動回路の実装コス
トの低減や信頼性の向上を図ることができるという効果
を奏する。

【図面の簡単な説明】

【図１】本発明の一実施の形態に係る走査回路の概略構
成ブロック図である。

【図２】図１に示す走査回路内の各信号の波形図であ
る。

【図３】図１に示す走査回路に備えられたシフトレジス
タの概略構成ブロック図である。

【図４】図１に示す走査回路に備えられたクロック制御
回路の概略構成ブロック図である。

【図５】図１に示す走査回路に備えられたクロック制御
回路の他の概略構成ブロック図である。

【図６】図１に示す走査回路に備えられたクロック制御
回路のさらに他の概略構成ブロック図である。

【図７】図１に示す走査回路に備えられたクロック制御
回路に供給するブロック選択信号を生成するブロック選
択信号制御回路の概略構成ブロック図である。

【図８】本発明の他の実施の形態に係る画像表示装置の
概略構成図である。

【図９】図８に示す画像表示装置に備えられた画素近傍
を示す概略構成ブロック図である。

【図１０】図８に示す画像表示装置に備えられたデータ
信号線駆動回路を示す概略構成ブロック図である。

【図１１】図８に示す画像表示装置に備えられたデータ
信号線駆動回路を示す他の概略構成ブロック図である。

【図１２】図８に示す画像表示装置に備えられた走査信
号線駆動回路を示す概略構成ブロック図である。

【図１３】本発明の他の実施の形態に係る画像表示装置
の概略構成ブロック図である。

【図１４】従来のデータ信号線駆動回路を示す概略構成
ブロック図である。

【図１５】従来のデータ信号線駆動回路を示す他の概略
構成ブロック図である。

【図１６】従来の走査信号線駆動回路を示す概略構成ブ
ロック図である。

【図１７】従来の走査回路を示す概略構成ブロック図で
ある。

【図１８】図１７に示す走査回路内の各信号の波形図で
ある。

【符号の説明】

１シフトレジスタ２クロック制御回路２１画素アレイ２２データ信号線駆動回路２３走査信号線駆動回路２４画素５１絶縁基板（基板）ＳＬデータ信号線ＧＬ走査信号線

Claims

【特許請求の範囲】

【請求項１】クロック信号に同期してデジタル信号を転
送するシフトレジスタが、複数段ずつ複数個のブロック
に分割されると共に、上記クロック信号が、ブロック単
位で順次供給される走査回路において、デジタル信号が転送されるべきシフトレジスタを含むブ
ロックにのみ選択的にクロック信号を供給するクロック
制御回路を備え、上記クロック制御回路から上記ブロックに供給されるク
ロック信号は、該ブロックに隣接するブロックに供給さ
れるクロック信号に対して少なくとも１クロック分の重
なりを有することを特徴とする走査回路。
【請求項２】上記クロック信号が供給されていないブロ
ックには、定バイアスが供給されていることを特徴とす
る請求項１記載の走査回路。
【請求項３】上記走査回路が、多結晶シリコン薄膜トラ
ンジスタにより構成されていることを特徴とする請求項
１または２記載の走査回路。
【請求項４】マトリクス状に設けられた複数の画素と、該画素に書き込む映像信号を供給する複数のデータ信号
線と、映像データの画素への書き込みを制御する制御信号を供
給する複数の走査信号線と、外部からのクロック信号に同期してタイミング信号を転
送する走査回路を有し、該走査回路から出力されるタイ
ミング信号に同期して上記データ信号線に映像信号を出
力するデータ信号線駆動回路と、外部からのクロック信号に同期してタイミング信号を転
送する走査回路を有し、該走査回路から出力されるタイ
ミング信号に同期して上記走査信号線に制御信号を出力
する走査信号線駆動回路とを備え、上記データ信号線駆動回路および走査信号線駆動回路が
有している走査回路の少なくとも一方に、請求項１〜３
の何れかに記載の走査回路が使用されていることを特徴
とする画像表示装置。
【請求項５】上記データ信号線駆動回路および走査信号
線駆動回路の少なくとも一方が、上記画素と共に同一基
板上に形成されていることを特徴とする請求項４記載の
画像表示装置。