JP3862155B2 - データ線駆動装置および画像表示装置 - Google Patents
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Description
【０００１】
【発明の属する技術分野】
本発明は、入力データを連続的にサンプリングして出力するデータ信号線駆動回路、およびそのデータ信号線駆動回路を備えた画像表示装置に関する。
【０００２】
【従来の技術】
以下に、従来の画像表示装置の一例として、アクティブマトリクス駆動方式の液晶表示装置について説明する。図７は、アクティブマトリクス駆動方式の液晶表示装置の構成を示すブロック図である。
【０００３】
この液晶表示装置は、画素アレイＡＲＡＹと、走査信号線駆動回路ＧＤと、データ信号線駆動回路ＳＤとを有している。画素アレイＡＲＡＹには、複数の走査信号線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２・・・）と、複数のデータ信号線ＳＬ（・・ＳＬｉ、ＳＬｉ＋１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互いに交叉して設けられており、隣接する２本の走査信号線ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各部分に、その近傍を通る１本の走査信号線ＧＬと１本のデータ信号線ＳＬとに駆動素子を介してそれぞれ接続された画素部ＰＩＸがマトリクス状に複数個設けられている。
【０００４】
データ信号線駆動回路ＳＤには、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳ等のタイミング信号と映像信号ＤＡＴとが入力される。データ信号線駆動回路ＳＤは、クロック信号ＣＬＫＳに同期して複数のサンプリング信号を生成して、入力された映像信号ＤＡＴを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号を必要に応じて増幅して、各データ信号線ＳＬに出力する。
【０００５】
走査信号線駆動回路ＧＤには、クロック信号ＣＬＫＧ、スタート信号ＳＰＧ、パルス信号ＧＰＳ等のタイミング信号が入力される。走査信号線駆動回路ＧＤは、クロック信号ＣＬＫＧに同期して各走査信号線ＧＬを選択する選択信号を生成して、走査信号線ＧＬを順次選択し、選択された走査信号線ＧＬに沿った各画素部ＰＩＸに設けられたそれぞれの駆動素子であるスイッチング素子をオン／オフ制御することにより、各データ信号線ＳＬに出力された各映像信号（データ）を各画素部ＰＩＸに書き込むと共に、各画素部ＰＩＸに書き込まれたデータを保持させる。
【０００６】
図８は、図７に示す画素部ＰＩＸの構成を示す回路図である。
【０００７】
画素部ＰＩＸは、スイッチング素子である電界効果トランジスタＳＷと、液晶容量ＣＬおよび必要に応じて付加される補助容量ＣＳからなる画素容量とによって構成されている。画素容量の一方の画素電極は、トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと接続され、トランジスタＳＷのゲートは走査信号線ＧＬと接続され、画素容量の他方の対向電極は、全ての画素に共通に設けられた電極線と共通接続されている。各液晶容量ＣＬに印加される電圧によって、液晶の透過率が変更または反射率が変調されて、表示に供される。
【０００８】
次に、画像表示装置において、映像信号をサンプリングしてデータ信号線に出力するための駆動方法について説明する。
【０００９】
データ信号線を駆動する駆動方式としては、点順次駆動方式と線順次駆動方式との二つの方式が挙げられる。以下では、点順次駆動方式について説明するが、同様のことが線順次駆動方式についても当てはまる。
【００１０】
図９および図１０はそれぞれ、従来のデータ信号線駆動回路の構成例を示す回路図である。
【００１１】
図９に示すデータ信号線駆動回路は、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されるシフトレジスタＳＲを有している。このシフトレジスタＳＲは、シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・からなり、クロック信号ＣＬＫＳに同期して、スタート信号ＳＰＳが順次シフトされ、各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から信号出力される。各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から順次遅延出力されるパルス信号は、それぞれインバータＩＮＶに入力されて各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・としてそれぞれ出力され、二つに分岐される。分岐された各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・の一方は、二つのインバータＩＮＶを直列に接続した直列回路に入力され、その出力が、Ｐ型トランジスタおよびＮ型トランジスタが並列に接続された複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、その他方は、他のインバータＩＮＶに入力され、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・はそれぞれ、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・にそれぞれ出力される。
【００１２】
図１０に示すデータ信号線駆動回路は、図９と同様のシフトレジスタＳＲの各出力端から順次遅延出力されるパルス信号が、隣り合うシフトレジスタ部からのサンプリングパルスが一対となってＮＡＮＤ回路の両入力端に入力され、その各出力端から各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・としてそれぞれ出力される。各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は、図９と同様に、二つに分岐されている。分岐された各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・の一方は、二つのインバータＩＮＶの直列回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、他方は、他のインバータＩＮＶに入力され、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・はそれぞれ、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・に順次出力される。
【００１３】
図１１および図１２はそれぞれ、シフトレジスタＳＲを構成する各単位回路（シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・）の構成を示す回路図である。シフトレジスタＳＲは、複数の単位回路が直列に接続されて構成されている。図１１および図１２の単位回路において、図９に示すスタート信号ＳＰＳが各単位回路を順次通過して隣りの単位回路に入力されると共に、各単位回路の出力端が分岐してサンプリングパルス生成用のシフトレジスタＳＲの各出力端となっている。
【００１４】
図１１に示す単位回路は、クロック信号ＣＬＫＳで制御されるインバータＩＮＶ１、ＩＮＶ３と、クロック信号ＣＬＫＳによって制御されないインバータＩＮＶ２とからなり、インバータＩＮＶ１とインバータＩＮＶ２とが直列に接続され、インバータＩＮＶ２の入力端および出力端と、インバータＩＮＶ３の出力端および入力端とがそれぞれ接続されている。この単位回路によれば、パルス信号が一方向にのみシフトされるシフトレジスタ部が構成されている。
【００１５】
図１２に示す単位回路は、クロック信号ＣＬＫＳで制御される二つのインバータＩＮＶ１１，ＩＮＶ１４と、走査方向切り替え信号ＬＲで制御される二つのインバータＩＮＶ１２，ＩＮＶ１３とからなり、インバータＩＮＶ１１の入力端および出力端と、インバータＩＮＶ１２の出力端および入力端とがそれぞれ接続された回路と、インバータＩＮＶ１３の入力端および出力端と、インバータＩＮＶ１４の出力端および入力端とがそれぞれ接続された回路とが直列に接続されている。この単位回路によれば、パルスが双方向にシフトされるシフトレジスタ部が構成されている。
【００１６】
何れのシフトレジスタＳＲの単位回路も、ハーフラッチ回路にて構成されており、クロック信号ＣＬＫの立ち上がりまたは立ち下がりで、パルス信号がラッチされるため、クロック信号ＣＬＫの略１周期分のパルス幅でパルス信号が順次遅延出力される。
【００１７】
図１３は、図９に示すデータ信号線駆動回路ＳＤの動作を説明するための信号波形図である。
【００１８】
図９に示す従来のデータ信号線駆動回路ＳＤでは、外部から入力されるクロック信号ＣＬＫＳに同期して図１３に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が順次遅延して生成され、各サンプリングパルスＮに応答して表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・が順次遅延してサンプリングされて各データ信号線ＳＬにそれぞれ出力される。図１３には真の表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・の出力期間（サンプリング期間の後半部分）が示されている。このデータ信号線駆動回路ＳＤでは、シフトレジスタＳＲからの各出力信号がそのままサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・として用いられる。このため、連続する各サンプリングパルスは、図１３に示すように半分ずつ重なり合ったものとなっている。
【００１９】
図１４は、図１０に示すデータ信号線駆動回路の動作を説明するための信号波形図である。
【００２０】
図１０に示す従来のデータ信号線駆動回路ＳＤでは、外部から入力されるクロック信号ＣＬＫＳに同期して図１４に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が生成され、各サンプリングパルスに応答して表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・がサンプリングされて各データ信号線にそれぞれ出力される。このデータ信号線駆動回路ＳＤでは、シフトレジスタＳＲにおいて隣り合う各出力パルス信号の重なり部分が各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・として用いられている。このため、連続する各サンプリングパルスは、図１４に示すようにお互いに重なり合わない。
【００２１】
【発明が解決しようとする課題】
図１０に示す従来のデータ信号線駆動回路では、図１４に示すように、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・によって対応する表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・が順次遅延してそれぞれサンプリングされる各サンプリング時間が短く、データ信号線ＳＬに表示データが出力される時間が短くなる。よって、データ信号線ＳＬ自体が抵抗および容量を有するため、データ信号線ＳＬの充電が不十分になって、所望の信号電圧レベルまでデータ信号線ＳＬに書込むことができないことがある。特に、比較的面積が大きい画像表示装置では、データ信号線ＳＬが長く、その抵抗および容量も大きいため、このような問題が生じ易く、その結果、画素容量の充電が不十分になってコントラストが低下することが多い。
【００２２】
これに対して、図９に示す従来のデータ信号線駆動回路ＳＤでは、図１３に示すように、図１４に比べてサンプリングパルスのパルス幅が２倍になっており、サンプリング期間の前半では、対応するデータ信号線に出力するべきデータ（映像信号）の一つ前に映像信号線に供給されるデータがサンプリングされる。従って、サンプリング期間の前半で、ほぼ同一の電位になっていることが多い、隣合う画素に対応する映像信号（一つ前のデータ）電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で真の映像信号電位にて充電することによって、データ信号線および画素容量の充電不足を回避することができる。
【００２３】
しかしながら、図９に示す構成では、外部から入力されるクロック信号ＣＬＫＳに同期してサンプリングパルスを２倍のパルス幅で生成するだけであり、最初のデータＤ１をサンプリングするサンプリング期間には、前半のサンプリング期間に隣合う画素に対応するデータが供給されていない。このため、常に、１水平走査期間毎の最初の表示データＤｌに対応するデータ信号線ＳＬおよび画素電極は、充電不足のままになる。
【００２４】
また、ＶＧＡ（６４０×４８０）の映像信号などのように規格が決まっている場合には、最初のデータＤ１の前にブランキング期間としてある一定のデータ（通常、黒レベルまたは白レベル）が供給されることがある。この場合、例えば、全画面である中間調のベタ表示を行う際には、２番目のデータＤ２に対する画素はデータＤ１で予備充電された後、データＤ２が充電される。以下、３番目、４番目、・・・と同様に充電される。しかしながら、１番目のデータＤ１に対する画素は、黒または白のデータで予備充電された後にデータＤ１が充電されるため、他の画素とは充電される際の条件が異なり、これが縦すじなどとして表われて、表示品位が低下する。
【００２５】
本発明は、上記従来の事情に鑑みて為されたもので、比較的大きな画像表示装置においても、データ信号線および画素電極を表示データの所望の信号電圧レベルに十分に充電することができて表示品位を向上させることができるデータ信号線駆動装置および画像表示装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明のデータ信号線駆動装置は、時系列に順次遅延した複数のサンプリング信号に応じて入力映像信号を順次サンプリングした各表示データを複数のデータ信号線にそれぞれ出力すると共に、複数のデータ信号線にそれぞれ出力される一連の表示データは一つ前の表示データの少なくとも一部を時間的に前方に含むように出力するデータ信号線駆動装置であって、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するデータ出力期間設定手段が設けられ、該データ出力期間設定手段は、該１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間連続的に出力されるように設定されているものであり、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明のデータ信号線駆動装置におけるデータ出力期間設定手段は、入力映像信号の供給源であるデータ供給回路と、この入力映像信号をサンプリングするサンプリング回路とを有し、このサンプリング回路でサンプリングされた表示データをデータ出力期間、各データ信号線にそれぞれ出力する。
【００２８】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるデータ供給回路は、タイミング信号を生成するタイミングコントロール回路と、外部から供給される複数の表示データが蓄積され、該タイミングコントロール回路から供給されるタイミング信号に応答して映像信号の各表示データを順次供給可能とするメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている。
【００２９】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるタイミング信号は、メモリ手段に蓄積された複数の表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも２倍の出力期間に設定されている。
【００３０】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの１水平走査期間分を蓄積可能なラインメモリである。
【００３１】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの１水平走査期間分を記憶する第１ラインメモリと、この第１ラインメモリから表示データが転送されて記憶され、タイミングコントロール回路から供給されるタイミング信号に応答して、各表示データを順次供給可能とする第２ラインメモリとを有する。
【００３２】
さらに、好ましくは、本発明のデータ信号線駆動装置における第２ラインメモリは、パラレルに入力される複数の表示データをシリアルに出力する。また、好ましくは、第２ラインメモリは、複数に分割されて複数設けられている。即ち、第２ラインメモリは、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。
【００３３】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるサンプリング回路は、複数のデータ信号線に対応する表示データの前方部で一つ前の表示データをサンプリングし、その後方部で各データ信号線毎に対応する表示データをサンプリングするように、サンプリング期間を広げたサンプリング信号を生成すると共に、１水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されている。
【００３４】
本発明の画像表示装置は、複数の走査信号線と複数のデータ信号線とが互いに交叉して配置され、各交叉部近傍位置毎に画素部がそれぞれマトリクス状に配置され、画素部は駆動素子を介して交叉部近傍のデータ信号線に接続され、駆動素子の制御端子は交叉部近傍の走査信号線に接続された画素アレイと、各データ信号線にそれぞれ表示データを供給する請求項１〜９の何れかに記載のデータ信号線駆動装置と、各走査信号線に走査信号を順次供給する走査信号線駆動装置とを備えたものであり、そのことにより上記目的が達成される。
【００３５】
以下に、本発明の作用について説明する。
【００３６】
データ信号線駆動装置は、複数のサンプリング信号を生成し、各サンプリング信号に応答して入力映像信号を連続的にサンプリングして、複数のデータ信号線にそれぞれ出力する。
【００３７】
このとき、各サンプリング信号によって入力映像信号がサンプリングされる時間が短いと、データ信号線に表示データが出力される時間も短くなる。データ信号線自体に抵抗および容量があるため、データ信号線への充電が不十分になって、所望の信号電圧レベルにデータ信号線を充電できないことがある。特に、比較的面積が大きな画像表示装置では、データ信号線が長く、その抵抗および容量が大きくなるため、このような問題が生じ易い。
【００３８】
データ信号線駆動装置は、一連の表示データのうち一つ前の表示データが供給されるタイミングと一部重なるように、サンプリング信号のパルス幅を広くすることによって、データ信号線駆動装置に対して一つ前に供給される表示データにてデータ信号線を予備充電（プリチャージ）し、その後、真の表示データの信号電圧レベルにてデータ信号線を正確に充電することができる。
【００３９】
この場合、データ信号線駆動装置において、１水平走査期間毎に最初に供給される例えば表示データＤ１をサンプリングするサンプリング期間には、データ信号線駆動装置に対して一つ前に供給される表示データが存在しないため、その表示データＤ１にて充電するデータ信号線は、一つ前の表示データにて予備充電を行うことができない。
【００４０】
そこで、本発明にあっては、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するようにしている。具体的には、メモリ手段から１水平走査期間毎に最初に供給される表示データＤ１が、それ以降に供給されるデータよりも長時間出力されるように、メモリ手段から表示データを読み出しタイミング信号を設定する。これによって、１水平走査期間毎に最初に供給される表示データＤ１をサンプリングするサンプリング期間に、その表示データＤ１でデータ信号線を予備充電することができる。このため、データ信号線が充電不足になることが防止されて、所望の信号電圧レベルの表示データをデータ信号線に書込むことができる。
【００４１】
【発明の実施の形態】
以下に、本発明の画像表示装置の実施形態を液晶表示装置に適用させた場合について、図面に基づいて説明する。
【００４２】
図１は、本発明の液晶表示装置の一実施形態の要部構成を示すブロック図である。
【００４３】
図１において、液晶表示装置１０は、画素アレイＡＲＡＹと、走査信号線駆動回路ＧＤと、データ信号線駆動回路ＳＤと、データ供給回路とを有している。データ供給回路は、二つの１水平走査期間分記憶用の表示データ用ラインメモリ１ＨＭＥＭＯ１，１ＨＭＥＭＯ２と、タイミングコントロール回路ＣＴＲＬと、デジタル・アナログ変換器Ｄ／Ａとを有している。また、本発明の特徴のため詳細に後述するが、データ供給回路とデータ信号線駆動回路ＳＤのサンプリング回路とによりデータ出力期間設定手段が構成されており、データ出力期間設定手段は、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線ＳＬへの各出力期間の時間的前方部でデータ信号線ＳＬをプリチャージし、その時間的後方部で表示データをデータ信号線ＳＬに書込むようにデータ出力期間を設定する。
【００４４】
画素アレイＡＲＡＹには、複数の走査信号線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２・・・）と、複数のデータ信号線ＳＬ（・・ＳＬｉ、ＳＬｉ＋１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互いに交叉して設けられており、隣接する２本の走査信号線ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各部分に、その近傍を通る１本の走査信号線ＧＬと１本のデータ信号線ＳＬとにそれぞれ駆動素子を介して接続された画素部ＰＩＸがマトリクス状に複数設けられている。
【００４５】
画素部ＰＩＸは、図８に示すように、駆動素子（スイッチング素子）である電界効果トランジスタＳＷと、液晶容量ＣＬおよび必要に応じて付加される補助容量ＣＳからなる画素容量部とによって構成されており、画素容量部の一方の画素電極は、トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと接続され、トランジスタＳＷのゲート（制御端子）は走査信号線ＧＬと接続され、画素容量部の他方の対向電極は、全ての画素部ＰＩＸに共通に設けられた電極線と接続されている。各液晶容量ＣＬに印加される信号電圧によって、液晶の透過率が変更または反射率が変調され、表示に供される。画素アレイＡＲＡＹを構成する走査信号線ＧＬ、データ信号線ＳＬおよびトランジスタＳＷと、走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤとは、同じ基板ＳＵＢ上に設けられている。
【００４６】
タイミングコントロール回路ＣＴＲＬには、外部からクロック信号ＣＬＫおよびイネーブル信号ＥＮＡＢが入力される。タイミングコントロール回路ＣＴＲＬは、クロック信号ＣＬＫＳ，ＣＬＫＧを生成して、それぞれデータ信号線駆動回路ＳＤおよび走査信号線駆動回路ＧＤに供給すると共に、転送信号ＴＲＦおよびメモリリードクロック信号ＭＣＬＫを生成して、転送信号ＴＲＦを表示データ用ラインメモリ１ＨＭＥＭＯ１，１ＨＭＥＭＯ２に供給すると共に、メモリリードクロック信号ＭＣＬＫを表示データ用ラインメモリ１ＨＭＥＭＯ２に供給する。また、タイミングコントロール回路ＣＴＲＬは、ライトイネーブル信号ＷＥおよびリードイネーブル信号ＲＥを生成して、ライトイネーブル信号ＷＥを表示データ用ラインメモリ１ＨＭＥＭＯ１に供給すると共に、リードイネーブル信号ＲＥを表示データ用ラインメモリ１ＨＭＥＭＯ２に供給する。
【００４７】
表示データ用ラインメモリ１ＨＥＭＯ１は、一般的な１水平走査期間分の表示データ用ラインメモリであり、タイミングコントロール回路ＣＴＲＬから供給されるライトイネーブル信号ＷＥに応答して、外部信号源から連続的に供給される１水平走査分の映像信号（表示データ）ＤＡＴが書き込まれて蓄積される。表示データ用ラインメモリ１ＨＥＭＯ１は、タイミングコントロール回路ＣＴＲＬから供給される転送信号ＴＲＦによって、ブランキング期間に全表示データを表示データ用ラインメモリ１ＨＭＥＭＯ２へ転送する。
【００４８】
表示データ用ラインメモリｌＨＭＥＭＯ２は、パラレルに入力されたデータをシリアルに出力することができるパラレル−シリアル変換器であり、タイミングコントロール回路ＣＴＲＬから供給されるメモリリードクロック信号ＭＣＬＫおよびリードイネーブル信号ＲＥに応答して、転送されて蓄積された映像信号ＤＡＴを、表示データ用ラインメモリ１ＨＭＥＭＯ２から出力する。この間、表示データ用ラインメモリ１ＨＭＥＭＯ１は、外部信号源から連続的に供給される、次の１水平走査分の映像信号の表示データＤＡＴが書き込まれて蓄積される。
【００４９】
デジタル・アナログ変換器Ａ／Ｄは、表示データ用ラインメモリ１ＨＭＥＭＯ２から出力される映像信号の表示データＤＡＴをデジタルデータからアナログデータに変換して、データ信号線駆動回路ＳＤに供給する。
【００５０】
データ信号線駆動回路ＳＤは、タイミングコントロール回路ＣＴＲＬからクロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されると共に、表示データ用ラインメモリ１ＨＥＭＯ２からデジタル・アナログ変換器Ｄ／Ａを介して映像信号ＤＡＴが入力される。データ信号線駆動回路ＳＤは、クロック信号ＣＬＫＳに同期して複数のサンプリング信号を生成して、入力された映像信号ＤＡＴを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号の表示データを必要に応じて増幅して、各データ信号線ＳＬにそれぞれ出力する。
【００５１】
走査信号線駆動回路ＧＤは、タイミングコントロール回路ＣＴＲＬからクロック信号ＣＬＫＧ、スタート信号ＳＰＧなどが入力される。走査信号線駆動回路ＧＤは、クロック信号ＣＬＫＧに同期して各走査信号線ＧＬを選択する選択信号を生成して、走査信号線ＧＬを順次選択し、選択された走査信号線ＧＬに沿って接続された各画素部ＰＩＸに設けられた各スイッチング素子（図示せず）をオン／オフ制御することにより、各データ信号線ＳＬに出力された各表示データを各画素部ＰＩＸに書き込むと共に、各画素部ＰＩＸに書き込まれた表示データを保持させる。
【００５２】
図２は、図１に示すデータ信号線駆動回路ＳＤのサンプリング回路の構成を示す回路図であり、図３は、そのサンプリング回路の動作を説明するための信号波形図である。ここでは、データ信号線駆動回路ＳＤにおいて、データ供給期間の２倍のパルス幅を有するサンプリング信号を生成する例について説明する。
【００５３】
このデータ信号線駆動回路ＳＤのサンプリング回路はサンプリング信号生成回路とサンプリング駆動回路とで構成されている。
【００５４】
サンプリング信号生成回路は、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されるシフトレジスタＳＲとその後段のバッファ回路ＢＵＦとを有している。このシフトレジスタＳＲは、複数のシフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・からなり、クロック信号ＣＬＫＳに同期して、スタート信号ＳＰＳが順次シフトされて、各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・から、図３に示すようなパルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・が順次出力される。
【００５５】
シフトレジスタＳＲは、図１１および図１２に示す各単位回路が複数個、直列に接続されて構成される。図１１に示す単位回路を複数直列に接続してなるシフトレジスタＳＲは、パルスが一方向にのみシフトされ、図１２に示す単位回路を複数直接に接続してなるシフトレジスタＳＲは、パルスが双方向にシフトされる。
【００５６】
各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から順次出力されるパルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・は、それぞれバッファ回路ＢＵＦに入力される。信号生成
図４（ａ）は、バッファ回路ＢＵＦの構成を示す回路図であり、図４（ｂ）は、バッファ回路ＢＵＦの動作を説明するための信号波形図である。
【００５７】
バッファ回路ＢＵＦは、図４（ａ）に示すようにインバータＩＮＶが複数個直列に配列され、各バッファ回路ＢＵＦの入力端に、パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・がそれぞれ入力されて、その出力端からサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・がそれぞれ出力される。図４（ａ）では、各バッファ回路ＢＵＦは、４つのインバータＩＮＶを直列に接続した回路と一つのＮＡＮＤ回路ＮＤとからなっている。
【００５８】
バッファ回路ＢＵＦに入力されたパルス信号Ａ（パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・）は二つに分岐され、一方のパルス信号Ａは４つのインバータＩＮＶを直列に接続した回路に入力されて、図４（ｂ）に示すようにパルス信号Ａがシフトされたパルス信号Ｂとして出力されて、それがＮＡＮＤ回路の一方の入力端に入力される。また、他方のパルス信号ＡはそのままＮＡＮＤ回路の他方の入力端に入力される。これによって、ＮＡＮＤ回路の出力端からは、図４（ｂ）に示すようにパルス信号Ａを反転させたパルス信号Ｃ（サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・）がパルス信号Ａよりも狭いパルス幅で出力される。これによって、各バッファ回路ＢＵＦの出力端からは、図３に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・がそれぞれ出力される。
【００５９】
バッファＢＵＦから出力されたサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は、それぞれサンプリング駆動回路ＡＳＷに入力される。
【００６０】
サンプリング駆動回路ＡＳＷは、Ｐ型トランジスタおよびＮ型トランジスタが並列に接続された各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・と、各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・におけるＮ型トランジスタのゲートに出力が接続されたインバータ回路と、各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・におけるＰ型トランジスタのゲートに出力端が接続され、二つのインバータＩＮＶが直列接続されたインバータ回路とによって構成されている。
【００６１】
サンプリング駆動回路ＡＳＷに入力されたサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は二つに分岐され、一方のサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は二つのインバータＩＮＶが直列接続されたインバータ回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、他方のサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は他のインバータ回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・は、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号線に供給されている映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、図３に示すような各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・に順次出力される。
【００６２】
このように構成されたデータ信号線駆動回路ＳＤにおいては、図３に示すように、シフトレジスタＳＲから出力される各パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・よりもパルス幅が狭い各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が生成されるため、一つおきのサンプリングパルス、例えば各サンプリングパルスＮ２とＮ４との間に重なりが生じない。このため、例えばサンプリングパルスＮ２に応答して、映像信号をデータ信号線ＳＬ２に出力してから、サンプリングパルスＮ４に応答して、映像信号をデータ信号線ＳＬ４に出力したときに、データ信号線ＳＬ２に出力すべき表示データがデータ信号線ＳＬ４に引き込まれることを防ぐことができる。その結果、このような表示データの引き込みによる表示データ電位の変動が発生せず、データ信号線に所望の信号電圧レベルの表示データを出力することができる。
【００６３】
さらに、サンプリングパルス幅が表示データ供給期間のほぼ２倍になっていることにより、サンプリング期間の前半で、ほぼ同一の表示データ電位をとることが多い、隣接する画素部に供給される映像信号電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で、真の表示データ電位に充電されるので、充電不足を回避することができる。
【００６４】
次に、表示データ用ラインメモリ１ＨＭＥＭＯ２からデータ信号線駆動回路ＳＤに対するデータ供給を制御する方法について説明する。ここでは、図３に示すように、表示データ用ラインメモリ１ＨＭＥＭＯ２に蓄積された１水平走査線分の表示データのうち、最初にデータ信号線駆動回路ＳＤに供給される表示データＤ１を、それ以降に供給される表示データＤ２、Ｄ３、Ｄ４、・・・に比べてほぼ２倍の時間出力する場合の制御例について説明する。
【００６５】
図５は、本実施形態における表示データ用ラインメモリ１ＨＭＥＭＯ２の動作を説明するための信号波形図である。
【００６６】
表示データ用ラインメモリ１ＨＭＥＭＯ２は、パラレル−シリアル変換器であり、タイミングコントロール回路ＣＴＲＬから供給されるメモリリードクロック信号ＭＣＬＫおよびリードイネーブル信号ＲＥによって制御される。
【００６７】
表示データ用ラインメモリ１ＨＭＥＭＯ２は、リードイネーブル信号ＲＥがハイレベル状態のときに、メモリリードクロック信号ＭＣＬＫの立ち上がりタイミングで、蓄積されているデータを順に出力する。ここで、最初の表示データＤ１の出力時間を他の表示データＤ２、Ｄ３、Ｄ４、・・・、Ｄ−ＥＮＤの２倍とするために、リードイネーブル信号ＲＥがハイレベル状態のときにクロック信号ＭＣＬＫの立ち上がりタイミングで表示データＤ１が出力された後、次のリードクロック信号ＭＣＬＫの立ち上がりタイミングのときにリードイネーブル信号ＲＥをローレベル状態にすることによって、そのまま表示データＤ１が引き続いて出力される。さらに、次のリードクロック信号ＭＣＬＫの立ち上がりタイミングのときにリードイネーブル信号ＲＥをハイレベル状態にすることによって、それ以降の表示データＤ２が出力される。これにより、１水平期間毎に最初の表示データＤ１の出力時間を他のデータＤ２、Ｄ３、Ｄ４、・・・、Ｄ−ＥＮＤの２倍とすることができる。
【００６８】
データ信号線駆動回路ＳＤでは、表示データＤ１の供給期間に、サンプリングパルスＮ１によって、サンプリング期間の前半でデータＤ１にてデータ信号線ＳＬを予備充電し、その後、サンプリング期間の後半で表示データＤ１にて充電することができるので、表示データＤ１が供給されるデータ信号線ＳＬ１およびその画素画素についても、表示データＤ１の信号電圧レベルにて十分に受電することができて、充電不足を回避することができる。
【００６９】
なお、データ信号線駆動回路ＳＤへのデータ供給を制御するために１水平走査期間分の表示データ用メモリを専用に用意することは、製造コストの観点から望ましいことではない。
【００７０】
比較的面積の大きな画像表示装置においては、データ信号線の充電時間を確保するために、画面を縦方向に２〜４分割して、分割された画面をパラレルに駆動することがしばしば行われる。この場合、ラインメモリ２は、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。例えば、図６に示すように、画面ＤＩＳＰＬＡＹ ＡＲＥＡを縦方向に４分割してパラレルに駆動するためには、図６に示すように、１水平走査期間分の表示データ用メモリＭＥＭＯＲＹ１と、各分割画面のそれぞれに対応する４つの１水平走査期間分の表示データ用メモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４とが設けられる。
【００７１】
この場合、外部信号源ＳＩＧＮＡＬＳＯＵＲＣＥから供給される１水平走査期間分の表示データが、一旦メモリＭＥＭＯＲＹ１にて蓄積され、その後、各分割画面のそれぞれに対応するメモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４にそれぞれ転送される。メモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４では、４分割された画面をパラレルに駆動するために、各メモリから同時に表示データが出力される。このように各分割画面をパラレルに駆動することによって、データ周波数が１／４に下がるため、データ信号線の充電時間を、画面を分割しない場合の４倍に増やすことが可能となる。また、このように画面を分割して各画面をパラレルに駆動する場合には、各分割画面のそれぞれに対応するメモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４に対して、図１に示すメモリ１ＨＭＥＭＯ２と同様に、タイミングコントロール回路ＣＴＲＬによって最初の表示データＤ１を他の表示データＤ２、Ｄ３、Ｄ４、・・・に比べて２倍の時間出力させるように制御することによって、容易にデータ信号線駆動回路ＳＤに対するデータ供給を制御することができる。なお、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている場合に、１水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されていてもよい。
【００７２】
【発明の効果】
以上により、本発明によれば、１水平走査期間毎の最初の表示データも含めて全表示データに対して、一つ前の表示データが供給されるタイミングと一部重なるように、データをサンプリングするサンプリング信号のパルス幅を広くすることによって、一つ前に供給されるデータにてデータ信号線を予備充電し、その後、真のデータにて充電することができる。したがって、比較的面積の大きな画像表示装置においても、データ信号線に所望の信号電圧レベルの映像信号の表示データで充電することができる。
【００７３】
また、メモリ手段から１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるようにタイミング信号を設定することによって、１水平走査期間毎に最初に供給される表示データをサンプリングするサンプリング期間に、その表示データによってデータ信号線を予備充電することができる。したがって、全１水平走査期間においてデータ信号線が充電不足になることを防いで、データ信号線に所望の信号電圧レベルを書込むことができる。
【００７４】
さらに、本発明の画像表示装置によれば、本発明のデータ信号線駆動装置によって各画素部に所望の信号電圧レベルを書き込むことができ、表示品位が極めて高い画像を表示することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である液晶表示装置の要部構成を示すブロック図である。
【図２】図１のデータ信号線駆動回路のサンプリング回路の構成例を示す回路図である。
【図３】図２のサンプリング回路の動作を説明するための信号波形図である。
【図４】（ａ）は図２のバッファ回路ＢＵＦの構成を示す回路図であり、（ｂ）はその動作を説明するための信号波形図である。
【図５】図１のデータ供給回路における表示データ用ラインメモリ１ＨＭＥＭＯ２の動作を説明するための信号波形図である。
【図６】本発明の他の実施形態である画像表示装置の表示制御構成を示すブロック図である。
【図７】従来の画像表示装置の構成例を示すブロック図である。
【図８】一般的な画像表示装置における画素部の構成を示す回路図である。
【図９】従来のデータ信号線駆動回路の構成例を示す回路図である。
【図１０】従来のデータ信号線駆動回路の他の構成例を示す回路図である。
【図１１】一般的なデータ信号線駆動回路におけるシフトレジスタの単位構成例を示す回路図である。
【図１２】一般的なデータ信号線駆動回路におけるシフトレジスタの他の単位構成例を示す回路図である。
【図１３】図９のデータ信号線駆動回路の動作を説明するための信号波形図である。
【図１４】図１０のデータ信号線駆動回路の動作を説明するための信号波形図である。
【符号の説明】
１０ 液晶表示装置
ＳＲ シフトレジスタ
ＤＡＴ 映像信号
ＣＬＫ，ＣＬＫＳ，ＣＬＫＧ，／ＣＬＫＳ クロック信号
ＳＰＳ、ＳＰＧ スタート信号
ＳＬ データ信号線
ＧＬ 走査信号線
ＳＤ データ信号線駆動回路
ＧＤ 走査信号線駆動回路
ＰＩＸ 画素部
ＡＲＹ 画素アレイ
ＣＴＲＬ タイミングコントロール回路
１ＨＭＥＭＯ１、１ＨＭＥＭＯ２ 表示データ用ラインメモリ
Ｄ／Ａ デジタルアナログ変換器
ＬＲ、／ＬＲ 走査方向切り替え信号
ＥＮＡＢ イネーブル信号
ＲＥ リードイネーブル信号
ＭＣＬＫ メモリリードクロック信号
ＴＲＦ 転送信号
ＷＥ ライトイネーブル信号
Ｎ サンプリングパルス
Ｇ アナログスイッチ
ＢＵＦ バッファ回路
ＡＳＷ サンプリング駆動回路
ＩＮＶ インバータ
ＮＡＮＤ ＮＡＮＤ回路
【発明の属する技術分野】
本発明は、入力データを連続的にサンプリングして出力するデータ信号線駆動回路、およびそのデータ信号線駆動回路を備えた画像表示装置に関する。
【０００２】
【従来の技術】
以下に、従来の画像表示装置の一例として、アクティブマトリクス駆動方式の液晶表示装置について説明する。図７は、アクティブマトリクス駆動方式の液晶表示装置の構成を示すブロック図である。
【０００３】
この液晶表示装置は、画素アレイＡＲＡＹと、走査信号線駆動回路ＧＤと、データ信号線駆動回路ＳＤとを有している。画素アレイＡＲＡＹには、複数の走査信号線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２・・・）と、複数のデータ信号線ＳＬ（・・ＳＬｉ、ＳＬｉ＋１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互いに交叉して設けられており、隣接する２本の走査信号線ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各部分に、その近傍を通る１本の走査信号線ＧＬと１本のデータ信号線ＳＬとに駆動素子を介してそれぞれ接続された画素部ＰＩＸがマトリクス状に複数個設けられている。
【０００４】
データ信号線駆動回路ＳＤには、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳ等のタイミング信号と映像信号ＤＡＴとが入力される。データ信号線駆動回路ＳＤは、クロック信号ＣＬＫＳに同期して複数のサンプリング信号を生成して、入力された映像信号ＤＡＴを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号を必要に応じて増幅して、各データ信号線ＳＬに出力する。
【０００５】
走査信号線駆動回路ＧＤには、クロック信号ＣＬＫＧ、スタート信号ＳＰＧ、パルス信号ＧＰＳ等のタイミング信号が入力される。走査信号線駆動回路ＧＤは、クロック信号ＣＬＫＧに同期して各走査信号線ＧＬを選択する選択信号を生成して、走査信号線ＧＬを順次選択し、選択された走査信号線ＧＬに沿った各画素部ＰＩＸに設けられたそれぞれの駆動素子であるスイッチング素子をオン／オフ制御することにより、各データ信号線ＳＬに出力された各映像信号（データ）を各画素部ＰＩＸに書き込むと共に、各画素部ＰＩＸに書き込まれたデータを保持させる。
【０００６】
図８は、図７に示す画素部ＰＩＸの構成を示す回路図である。
【０００７】
画素部ＰＩＸは、スイッチング素子である電界効果トランジスタＳＷと、液晶容量ＣＬおよび必要に応じて付加される補助容量ＣＳからなる画素容量とによって構成されている。画素容量の一方の画素電極は、トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと接続され、トランジスタＳＷのゲートは走査信号線ＧＬと接続され、画素容量の他方の対向電極は、全ての画素に共通に設けられた電極線と共通接続されている。各液晶容量ＣＬに印加される電圧によって、液晶の透過率が変更または反射率が変調されて、表示に供される。
【０００８】
次に、画像表示装置において、映像信号をサンプリングしてデータ信号線に出力するための駆動方法について説明する。
【０００９】
データ信号線を駆動する駆動方式としては、点順次駆動方式と線順次駆動方式との二つの方式が挙げられる。以下では、点順次駆動方式について説明するが、同様のことが線順次駆動方式についても当てはまる。
【００１０】
図９および図１０はそれぞれ、従来のデータ信号線駆動回路の構成例を示す回路図である。
【００１１】
図９に示すデータ信号線駆動回路は、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されるシフトレジスタＳＲを有している。このシフトレジスタＳＲは、シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・からなり、クロック信号ＣＬＫＳに同期して、スタート信号ＳＰＳが順次シフトされ、各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から信号出力される。各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から順次遅延出力されるパルス信号は、それぞれインバータＩＮＶに入力されて各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・としてそれぞれ出力され、二つに分岐される。分岐された各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・の一方は、二つのインバータＩＮＶを直列に接続した直列回路に入力され、その出力が、Ｐ型トランジスタおよびＮ型トランジスタが並列に接続された複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、その他方は、他のインバータＩＮＶに入力され、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・はそれぞれ、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・にそれぞれ出力される。
【００１２】
図１０に示すデータ信号線駆動回路は、図９と同様のシフトレジスタＳＲの各出力端から順次遅延出力されるパルス信号が、隣り合うシフトレジスタ部からのサンプリングパルスが一対となってＮＡＮＤ回路の両入力端に入力され、その各出力端から各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・としてそれぞれ出力される。各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は、図９と同様に、二つに分岐されている。分岐された各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・の一方は、二つのインバータＩＮＶの直列回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、他方は、他のインバータＩＮＶに入力され、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・はそれぞれ、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、サンプリングされた各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・に順次出力される。
【００１３】
図１１および図１２はそれぞれ、シフトレジスタＳＲを構成する各単位回路（シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・）の構成を示す回路図である。シフトレジスタＳＲは、複数の単位回路が直列に接続されて構成されている。図１１および図１２の単位回路において、図９に示すスタート信号ＳＰＳが各単位回路を順次通過して隣りの単位回路に入力されると共に、各単位回路の出力端が分岐してサンプリングパルス生成用のシフトレジスタＳＲの各出力端となっている。
【００１４】
図１１に示す単位回路は、クロック信号ＣＬＫＳで制御されるインバータＩＮＶ１、ＩＮＶ３と、クロック信号ＣＬＫＳによって制御されないインバータＩＮＶ２とからなり、インバータＩＮＶ１とインバータＩＮＶ２とが直列に接続され、インバータＩＮＶ２の入力端および出力端と、インバータＩＮＶ３の出力端および入力端とがそれぞれ接続されている。この単位回路によれば、パルス信号が一方向にのみシフトされるシフトレジスタ部が構成されている。
【００１５】
図１２に示す単位回路は、クロック信号ＣＬＫＳで制御される二つのインバータＩＮＶ１１，ＩＮＶ１４と、走査方向切り替え信号ＬＲで制御される二つのインバータＩＮＶ１２，ＩＮＶ１３とからなり、インバータＩＮＶ１１の入力端および出力端と、インバータＩＮＶ１２の出力端および入力端とがそれぞれ接続された回路と、インバータＩＮＶ１３の入力端および出力端と、インバータＩＮＶ１４の出力端および入力端とがそれぞれ接続された回路とが直列に接続されている。この単位回路によれば、パルスが双方向にシフトされるシフトレジスタ部が構成されている。
【００１６】
何れのシフトレジスタＳＲの単位回路も、ハーフラッチ回路にて構成されており、クロック信号ＣＬＫの立ち上がりまたは立ち下がりで、パルス信号がラッチされるため、クロック信号ＣＬＫの略１周期分のパルス幅でパルス信号が順次遅延出力される。
【００１７】
図１３は、図９に示すデータ信号線駆動回路ＳＤの動作を説明するための信号波形図である。
【００１８】
図９に示す従来のデータ信号線駆動回路ＳＤでは、外部から入力されるクロック信号ＣＬＫＳに同期して図１３に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が順次遅延して生成され、各サンプリングパルスＮに応答して表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・が順次遅延してサンプリングされて各データ信号線ＳＬにそれぞれ出力される。図１３には真の表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・の出力期間（サンプリング期間の後半部分）が示されている。このデータ信号線駆動回路ＳＤでは、シフトレジスタＳＲからの各出力信号がそのままサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・として用いられる。このため、連続する各サンプリングパルスは、図１３に示すように半分ずつ重なり合ったものとなっている。
【００１９】
図１４は、図１０に示すデータ信号線駆動回路の動作を説明するための信号波形図である。
【００２０】
図１０に示す従来のデータ信号線駆動回路ＳＤでは、外部から入力されるクロック信号ＣＬＫＳに同期して図１４に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が生成され、各サンプリングパルスに応答して表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・がサンプリングされて各データ信号線にそれぞれ出力される。このデータ信号線駆動回路ＳＤでは、シフトレジスタＳＲにおいて隣り合う各出力パルス信号の重なり部分が各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・として用いられている。このため、連続する各サンプリングパルスは、図１４に示すようにお互いに重なり合わない。
【００２１】
【発明が解決しようとする課題】
図１０に示す従来のデータ信号線駆動回路では、図１４に示すように、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・によって対応する表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・が順次遅延してそれぞれサンプリングされる各サンプリング時間が短く、データ信号線ＳＬに表示データが出力される時間が短くなる。よって、データ信号線ＳＬ自体が抵抗および容量を有するため、データ信号線ＳＬの充電が不十分になって、所望の信号電圧レベルまでデータ信号線ＳＬに書込むことができないことがある。特に、比較的面積が大きい画像表示装置では、データ信号線ＳＬが長く、その抵抗および容量も大きいため、このような問題が生じ易く、その結果、画素容量の充電が不十分になってコントラストが低下することが多い。
【００２２】
これに対して、図９に示す従来のデータ信号線駆動回路ＳＤでは、図１３に示すように、図１４に比べてサンプリングパルスのパルス幅が２倍になっており、サンプリング期間の前半では、対応するデータ信号線に出力するべきデータ（映像信号）の一つ前に映像信号線に供給されるデータがサンプリングされる。従って、サンプリング期間の前半で、ほぼ同一の電位になっていることが多い、隣合う画素に対応する映像信号（一つ前のデータ）電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で真の映像信号電位にて充電することによって、データ信号線および画素容量の充電不足を回避することができる。
【００２３】
しかしながら、図９に示す構成では、外部から入力されるクロック信号ＣＬＫＳに同期してサンプリングパルスを２倍のパルス幅で生成するだけであり、最初のデータＤ１をサンプリングするサンプリング期間には、前半のサンプリング期間に隣合う画素に対応するデータが供給されていない。このため、常に、１水平走査期間毎の最初の表示データＤｌに対応するデータ信号線ＳＬおよび画素電極は、充電不足のままになる。
【００２４】
また、ＶＧＡ（６４０×４８０）の映像信号などのように規格が決まっている場合には、最初のデータＤ１の前にブランキング期間としてある一定のデータ（通常、黒レベルまたは白レベル）が供給されることがある。この場合、例えば、全画面である中間調のベタ表示を行う際には、２番目のデータＤ２に対する画素はデータＤ１で予備充電された後、データＤ２が充電される。以下、３番目、４番目、・・・と同様に充電される。しかしながら、１番目のデータＤ１に対する画素は、黒または白のデータで予備充電された後にデータＤ１が充電されるため、他の画素とは充電される際の条件が異なり、これが縦すじなどとして表われて、表示品位が低下する。
【００２５】
本発明は、上記従来の事情に鑑みて為されたもので、比較的大きな画像表示装置においても、データ信号線および画素電極を表示データの所望の信号電圧レベルに十分に充電することができて表示品位を向上させることができるデータ信号線駆動装置および画像表示装置を提供することを目的とする。
【００２６】
【課題を解決するための手段】
本発明のデータ信号線駆動装置は、時系列に順次遅延した複数のサンプリング信号に応じて入力映像信号を順次サンプリングした各表示データを複数のデータ信号線にそれぞれ出力すると共に、複数のデータ信号線にそれぞれ出力される一連の表示データは一つ前の表示データの少なくとも一部を時間的に前方に含むように出力するデータ信号線駆動装置であって、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するデータ出力期間設定手段が設けられ、該データ出力期間設定手段は、該１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間連続的に出力されるように設定されているものであり、そのことにより上記目的が達成される。
【００２７】
また、好ましくは、本発明のデータ信号線駆動装置におけるデータ出力期間設定手段は、入力映像信号の供給源であるデータ供給回路と、この入力映像信号をサンプリングするサンプリング回路とを有し、このサンプリング回路でサンプリングされた表示データをデータ出力期間、各データ信号線にそれぞれ出力する。
【００２８】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるデータ供給回路は、タイミング信号を生成するタイミングコントロール回路と、外部から供給される複数の表示データが蓄積され、該タイミングコントロール回路から供給されるタイミング信号に応答して映像信号の各表示データを順次供給可能とするメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている。
【００２９】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるタイミング信号は、メモリ手段に蓄積された複数の表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも２倍の出力期間に設定されている。
【００３０】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの１水平走査期間分を蓄積可能なラインメモリである。
【００３１】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるメモリ手段は、外部から供給される表示データの１水平走査期間分を記憶する第１ラインメモリと、この第１ラインメモリから表示データが転送されて記憶され、タイミングコントロール回路から供給されるタイミング信号に応答して、各表示データを順次供給可能とする第２ラインメモリとを有する。
【００３２】
さらに、好ましくは、本発明のデータ信号線駆動装置における第２ラインメモリは、パラレルに入力される複数の表示データをシリアルに出力する。また、好ましくは、第２ラインメモリは、複数に分割されて複数設けられている。即ち、第２ラインメモリは、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。
【００３３】
さらに、好ましくは、本発明のデータ信号線駆動装置におけるサンプリング回路は、複数のデータ信号線に対応する表示データの前方部で一つ前の表示データをサンプリングし、その後方部で各データ信号線毎に対応する表示データをサンプリングするように、サンプリング期間を広げたサンプリング信号を生成すると共に、１水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されている。
【００３４】
本発明の画像表示装置は、複数の走査信号線と複数のデータ信号線とが互いに交叉して配置され、各交叉部近傍位置毎に画素部がそれぞれマトリクス状に配置され、画素部は駆動素子を介して交叉部近傍のデータ信号線に接続され、駆動素子の制御端子は交叉部近傍の走査信号線に接続された画素アレイと、各データ信号線にそれぞれ表示データを供給する請求項１〜９の何れかに記載のデータ信号線駆動装置と、各走査信号線に走査信号を順次供給する走査信号線駆動装置とを備えたものであり、そのことにより上記目的が達成される。
【００３５】
以下に、本発明の作用について説明する。
【００３６】
データ信号線駆動装置は、複数のサンプリング信号を生成し、各サンプリング信号に応答して入力映像信号を連続的にサンプリングして、複数のデータ信号線にそれぞれ出力する。
【００３７】
このとき、各サンプリング信号によって入力映像信号がサンプリングされる時間が短いと、データ信号線に表示データが出力される時間も短くなる。データ信号線自体に抵抗および容量があるため、データ信号線への充電が不十分になって、所望の信号電圧レベルにデータ信号線を充電できないことがある。特に、比較的面積が大きな画像表示装置では、データ信号線が長く、その抵抗および容量が大きくなるため、このような問題が生じ易い。
【００３８】
データ信号線駆動装置は、一連の表示データのうち一つ前の表示データが供給されるタイミングと一部重なるように、サンプリング信号のパルス幅を広くすることによって、データ信号線駆動装置に対して一つ前に供給される表示データにてデータ信号線を予備充電（プリチャージ）し、その後、真の表示データの信号電圧レベルにてデータ信号線を正確に充電することができる。
【００３９】
この場合、データ信号線駆動装置において、１水平走査期間毎に最初に供給される例えば表示データＤ１をサンプリングするサンプリング期間には、データ信号線駆動装置に対して一つ前に供給される表示データが存在しないため、その表示データＤ１にて充電するデータ信号線は、一つ前の表示データにて予備充電を行うことができない。
【００４０】
そこで、本発明にあっては、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部でデータ信号線をプリチャージし、その時間的後方部で表示データをデータ信号線に書込むようにデータ出力期間を設定するようにしている。具体的には、メモリ手段から１水平走査期間毎に最初に供給される表示データＤ１が、それ以降に供給されるデータよりも長時間出力されるように、メモリ手段から表示データを読み出しタイミング信号を設定する。これによって、１水平走査期間毎に最初に供給される表示データＤ１をサンプリングするサンプリング期間に、その表示データＤ１でデータ信号線を予備充電することができる。このため、データ信号線が充電不足になることが防止されて、所望の信号電圧レベルの表示データをデータ信号線に書込むことができる。
【００４１】
【発明の実施の形態】
以下に、本発明の画像表示装置の実施形態を液晶表示装置に適用させた場合について、図面に基づいて説明する。
【００４２】
図１は、本発明の液晶表示装置の一実施形態の要部構成を示すブロック図である。
【００４３】
図１において、液晶表示装置１０は、画素アレイＡＲＡＹと、走査信号線駆動回路ＧＤと、データ信号線駆動回路ＳＤと、データ供給回路とを有している。データ供給回路は、二つの１水平走査期間分記憶用の表示データ用ラインメモリ１ＨＭＥＭＯ１，１ＨＭＥＭＯ２と、タイミングコントロール回路ＣＴＲＬと、デジタル・アナログ変換器Ｄ／Ａとを有している。また、本発明の特徴のため詳細に後述するが、データ供給回路とデータ信号線駆動回路ＳＤのサンプリング回路とによりデータ出力期間設定手段が構成されており、データ出力期間設定手段は、１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線ＳＬへの各出力期間の時間的前方部でデータ信号線ＳＬをプリチャージし、その時間的後方部で表示データをデータ信号線ＳＬに書込むようにデータ出力期間を設定する。
【００４４】
画素アレイＡＲＡＹには、複数の走査信号線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２・・・）と、複数のデータ信号線ＳＬ（・・ＳＬｉ、ＳＬｉ＋１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互いに交叉して設けられており、隣接する２本の走査信号線ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各部分に、その近傍を通る１本の走査信号線ＧＬと１本のデータ信号線ＳＬとにそれぞれ駆動素子を介して接続された画素部ＰＩＸがマトリクス状に複数設けられている。
【００４５】
画素部ＰＩＸは、図８に示すように、駆動素子（スイッチング素子）である電界効果トランジスタＳＷと、液晶容量ＣＬおよび必要に応じて付加される補助容量ＣＳからなる画素容量部とによって構成されており、画素容量部の一方の画素電極は、トランジスタＳＷのドレインおよびソースを介してデータ信号線ＳＬと接続され、トランジスタＳＷのゲート（制御端子）は走査信号線ＧＬと接続され、画素容量部の他方の対向電極は、全ての画素部ＰＩＸに共通に設けられた電極線と接続されている。各液晶容量ＣＬに印加される信号電圧によって、液晶の透過率が変更または反射率が変調され、表示に供される。画素アレイＡＲＡＹを構成する走査信号線ＧＬ、データ信号線ＳＬおよびトランジスタＳＷと、走査信号線駆動回路ＧＤおよびデータ信号線駆動回路ＳＤとは、同じ基板ＳＵＢ上に設けられている。
【００４６】
タイミングコントロール回路ＣＴＲＬには、外部からクロック信号ＣＬＫおよびイネーブル信号ＥＮＡＢが入力される。タイミングコントロール回路ＣＴＲＬは、クロック信号ＣＬＫＳ，ＣＬＫＧを生成して、それぞれデータ信号線駆動回路ＳＤおよび走査信号線駆動回路ＧＤに供給すると共に、転送信号ＴＲＦおよびメモリリードクロック信号ＭＣＬＫを生成して、転送信号ＴＲＦを表示データ用ラインメモリ１ＨＭＥＭＯ１，１ＨＭＥＭＯ２に供給すると共に、メモリリードクロック信号ＭＣＬＫを表示データ用ラインメモリ１ＨＭＥＭＯ２に供給する。また、タイミングコントロール回路ＣＴＲＬは、ライトイネーブル信号ＷＥおよびリードイネーブル信号ＲＥを生成して、ライトイネーブル信号ＷＥを表示データ用ラインメモリ１ＨＭＥＭＯ１に供給すると共に、リードイネーブル信号ＲＥを表示データ用ラインメモリ１ＨＭＥＭＯ２に供給する。
【００４７】
表示データ用ラインメモリ１ＨＥＭＯ１は、一般的な１水平走査期間分の表示データ用ラインメモリであり、タイミングコントロール回路ＣＴＲＬから供給されるライトイネーブル信号ＷＥに応答して、外部信号源から連続的に供給される１水平走査分の映像信号（表示データ）ＤＡＴが書き込まれて蓄積される。表示データ用ラインメモリ１ＨＥＭＯ１は、タイミングコントロール回路ＣＴＲＬから供給される転送信号ＴＲＦによって、ブランキング期間に全表示データを表示データ用ラインメモリ１ＨＭＥＭＯ２へ転送する。
【００４８】
表示データ用ラインメモリｌＨＭＥＭＯ２は、パラレルに入力されたデータをシリアルに出力することができるパラレル−シリアル変換器であり、タイミングコントロール回路ＣＴＲＬから供給されるメモリリードクロック信号ＭＣＬＫおよびリードイネーブル信号ＲＥに応答して、転送されて蓄積された映像信号ＤＡＴを、表示データ用ラインメモリ１ＨＭＥＭＯ２から出力する。この間、表示データ用ラインメモリ１ＨＭＥＭＯ１は、外部信号源から連続的に供給される、次の１水平走査分の映像信号の表示データＤＡＴが書き込まれて蓄積される。
【００４９】
デジタル・アナログ変換器Ａ／Ｄは、表示データ用ラインメモリ１ＨＭＥＭＯ２から出力される映像信号の表示データＤＡＴをデジタルデータからアナログデータに変換して、データ信号線駆動回路ＳＤに供給する。
【００５０】
データ信号線駆動回路ＳＤは、タイミングコントロール回路ＣＴＲＬからクロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されると共に、表示データ用ラインメモリ１ＨＥＭＯ２からデジタル・アナログ変換器Ｄ／Ａを介して映像信号ＤＡＴが入力される。データ信号線駆動回路ＳＤは、クロック信号ＣＬＫＳに同期して複数のサンプリング信号を生成して、入力された映像信号ＤＡＴを各サンプリング信号に応答して順次サンプリングし、サンプリングされた各映像信号の表示データを必要に応じて増幅して、各データ信号線ＳＬにそれぞれ出力する。
【００５１】
走査信号線駆動回路ＧＤは、タイミングコントロール回路ＣＴＲＬからクロック信号ＣＬＫＧ、スタート信号ＳＰＧなどが入力される。走査信号線駆動回路ＧＤは、クロック信号ＣＬＫＧに同期して各走査信号線ＧＬを選択する選択信号を生成して、走査信号線ＧＬを順次選択し、選択された走査信号線ＧＬに沿って接続された各画素部ＰＩＸに設けられた各スイッチング素子（図示せず）をオン／オフ制御することにより、各データ信号線ＳＬに出力された各表示データを各画素部ＰＩＸに書き込むと共に、各画素部ＰＩＸに書き込まれた表示データを保持させる。
【００５２】
図２は、図１に示すデータ信号線駆動回路ＳＤのサンプリング回路の構成を示す回路図であり、図３は、そのサンプリング回路の動作を説明するための信号波形図である。ここでは、データ信号線駆動回路ＳＤにおいて、データ供給期間の２倍のパルス幅を有するサンプリング信号を生成する例について説明する。
【００５３】
このデータ信号線駆動回路ＳＤのサンプリング回路はサンプリング信号生成回路とサンプリング駆動回路とで構成されている。
【００５４】
サンプリング信号生成回路は、クロック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力されるシフトレジスタＳＲとその後段のバッファ回路ＢＵＦとを有している。このシフトレジスタＳＲは、複数のシフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・からなり、クロック信号ＣＬＫＳに同期して、スタート信号ＳＰＳが順次シフトされて、各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・から、図３に示すようなパルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・が順次出力される。
【００５５】
シフトレジスタＳＲは、図１１および図１２に示す各単位回路が複数個、直列に接続されて構成される。図１１に示す単位回路を複数直列に接続してなるシフトレジスタＳＲは、パルスが一方向にのみシフトされ、図１２に示す単位回路を複数直接に接続してなるシフトレジスタＳＲは、パルスが双方向にシフトされる。
【００５６】
各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から順次出力されるパルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・は、それぞれバッファ回路ＢＵＦに入力される。信号生成
図４（ａ）は、バッファ回路ＢＵＦの構成を示す回路図であり、図４（ｂ）は、バッファ回路ＢＵＦの動作を説明するための信号波形図である。
【００５７】
バッファ回路ＢＵＦは、図４（ａ）に示すようにインバータＩＮＶが複数個直列に配列され、各バッファ回路ＢＵＦの入力端に、パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・がそれぞれ入力されて、その出力端からサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・がそれぞれ出力される。図４（ａ）では、各バッファ回路ＢＵＦは、４つのインバータＩＮＶを直列に接続した回路と一つのＮＡＮＤ回路ＮＤとからなっている。
【００５８】
バッファ回路ＢＵＦに入力されたパルス信号Ａ（パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・）は二つに分岐され、一方のパルス信号Ａは４つのインバータＩＮＶを直列に接続した回路に入力されて、図４（ｂ）に示すようにパルス信号Ａがシフトされたパルス信号Ｂとして出力されて、それがＮＡＮＤ回路の一方の入力端に入力される。また、他方のパルス信号ＡはそのままＮＡＮＤ回路の他方の入力端に入力される。これによって、ＮＡＮＤ回路の出力端からは、図４（ｂ）に示すようにパルス信号Ａを反転させたパルス信号Ｃ（サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・）がパルス信号Ａよりも狭いパルス幅で出力される。これによって、各バッファ回路ＢＵＦの出力端からは、図３に示すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・がそれぞれ出力される。
【００５９】
バッファＢＵＦから出力されたサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は、それぞれサンプリング駆動回路ＡＳＷに入力される。
【００６０】
サンプリング駆動回路ＡＳＷは、Ｐ型トランジスタおよびＮ型トランジスタが並列に接続された各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・と、各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・におけるＮ型トランジスタのゲートに出力が接続されたインバータ回路と、各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・におけるＰ型トランジスタのゲートに出力端が接続され、二つのインバータＩＮＶが直列接続されたインバータ回路とによって構成されている。
【００６１】
サンプリング駆動回路ＡＳＷに入力されたサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は二つに分岐され、一方のサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は二つのインバータＩＮＶが直列接続されたインバータ回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型トランジスタのゲートに順次加えられる。また、他方のサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は他のインバータ回路に入力されて、その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタのゲートに順次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・は、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像信号線に供給されている映像信号ＤＡＴが表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、図３に示すような各表示データが各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・に順次出力される。
【００６２】
このように構成されたデータ信号線駆動回路ＳＤにおいては、図３に示すように、シフトレジスタＳＲから出力される各パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・よりもパルス幅が狭い各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・が生成されるため、一つおきのサンプリングパルス、例えば各サンプリングパルスＮ２とＮ４との間に重なりが生じない。このため、例えばサンプリングパルスＮ２に応答して、映像信号をデータ信号線ＳＬ２に出力してから、サンプリングパルスＮ４に応答して、映像信号をデータ信号線ＳＬ４に出力したときに、データ信号線ＳＬ２に出力すべき表示データがデータ信号線ＳＬ４に引き込まれることを防ぐことができる。その結果、このような表示データの引き込みによる表示データ電位の変動が発生せず、データ信号線に所望の信号電圧レベルの表示データを出力することができる。
【００６３】
さらに、サンプリングパルス幅が表示データ供給期間のほぼ２倍になっていることにより、サンプリング期間の前半で、ほぼ同一の表示データ電位をとることが多い、隣接する画素部に供給される映像信号電位にてデータ信号線を予備充電し、その後、サンプリング期間の後半で、真の表示データ電位に充電されるので、充電不足を回避することができる。
【００６４】
次に、表示データ用ラインメモリ１ＨＭＥＭＯ２からデータ信号線駆動回路ＳＤに対するデータ供給を制御する方法について説明する。ここでは、図３に示すように、表示データ用ラインメモリ１ＨＭＥＭＯ２に蓄積された１水平走査線分の表示データのうち、最初にデータ信号線駆動回路ＳＤに供給される表示データＤ１を、それ以降に供給される表示データＤ２、Ｄ３、Ｄ４、・・・に比べてほぼ２倍の時間出力する場合の制御例について説明する。
【００６５】
図５は、本実施形態における表示データ用ラインメモリ１ＨＭＥＭＯ２の動作を説明するための信号波形図である。
【００６６】
表示データ用ラインメモリ１ＨＭＥＭＯ２は、パラレル−シリアル変換器であり、タイミングコントロール回路ＣＴＲＬから供給されるメモリリードクロック信号ＭＣＬＫおよびリードイネーブル信号ＲＥによって制御される。
【００６７】
表示データ用ラインメモリ１ＨＭＥＭＯ２は、リードイネーブル信号ＲＥがハイレベル状態のときに、メモリリードクロック信号ＭＣＬＫの立ち上がりタイミングで、蓄積されているデータを順に出力する。ここで、最初の表示データＤ１の出力時間を他の表示データＤ２、Ｄ３、Ｄ４、・・・、Ｄ−ＥＮＤの２倍とするために、リードイネーブル信号ＲＥがハイレベル状態のときにクロック信号ＭＣＬＫの立ち上がりタイミングで表示データＤ１が出力された後、次のリードクロック信号ＭＣＬＫの立ち上がりタイミングのときにリードイネーブル信号ＲＥをローレベル状態にすることによって、そのまま表示データＤ１が引き続いて出力される。さらに、次のリードクロック信号ＭＣＬＫの立ち上がりタイミングのときにリードイネーブル信号ＲＥをハイレベル状態にすることによって、それ以降の表示データＤ２が出力される。これにより、１水平期間毎に最初の表示データＤ１の出力時間を他のデータＤ２、Ｄ３、Ｄ４、・・・、Ｄ−ＥＮＤの２倍とすることができる。
【００６８】
データ信号線駆動回路ＳＤでは、表示データＤ１の供給期間に、サンプリングパルスＮ１によって、サンプリング期間の前半でデータＤ１にてデータ信号線ＳＬを予備充電し、その後、サンプリング期間の後半で表示データＤ１にて充電することができるので、表示データＤ１が供給されるデータ信号線ＳＬ１およびその画素画素についても、表示データＤ１の信号電圧レベルにて十分に受電することができて、充電不足を回避することができる。
【００６９】
なお、データ信号線駆動回路ＳＤへのデータ供給を制御するために１水平走査期間分の表示データ用メモリを専用に用意することは、製造コストの観点から望ましいことではない。
【００７０】
比較的面積の大きな画像表示装置においては、データ信号線の充電時間を確保するために、画面を縦方向に２〜４分割して、分割された画面をパラレルに駆動することがしばしば行われる。この場合、ラインメモリ２は、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする。例えば、図６に示すように、画面ＤＩＳＰＬＡＹ ＡＲＥＡを縦方向に４分割してパラレルに駆動するためには、図６に示すように、１水平走査期間分の表示データ用メモリＭＥＭＯＲＹ１と、各分割画面のそれぞれに対応する４つの１水平走査期間分の表示データ用メモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４とが設けられる。
【００７１】
この場合、外部信号源ＳＩＧＮＡＬＳＯＵＲＣＥから供給される１水平走査期間分の表示データが、一旦メモリＭＥＭＯＲＹ１にて蓄積され、その後、各分割画面のそれぞれに対応するメモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４にそれぞれ転送される。メモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４では、４分割された画面をパラレルに駆動するために、各メモリから同時に表示データが出力される。このように各分割画面をパラレルに駆動することによって、データ周波数が１／４に下がるため、データ信号線の充電時間を、画面を分割しない場合の４倍に増やすことが可能となる。また、このように画面を分割して各画面をパラレルに駆動する場合には、各分割画面のそれぞれに対応するメモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４に対して、図１に示すメモリ１ＨＭＥＭＯ２と同様に、タイミングコントロール回路ＣＴＲＬによって最初の表示データＤ１を他の表示データＤ２、Ｄ３、Ｄ４、・・・に比べて２倍の時間出力させるように制御することによって、容易にデータ信号線駆動回路ＳＤに対するデータ供給を制御することができる。なお、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている場合に、１水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されていてもよい。
【００７２】
【発明の効果】
以上により、本発明によれば、１水平走査期間毎の最初の表示データも含めて全表示データに対して、一つ前の表示データが供給されるタイミングと一部重なるように、データをサンプリングするサンプリング信号のパルス幅を広くすることによって、一つ前に供給されるデータにてデータ信号線を予備充電し、その後、真のデータにて充電することができる。したがって、比較的面積の大きな画像表示装置においても、データ信号線に所望の信号電圧レベルの映像信号の表示データで充電することができる。
【００７３】
また、メモリ手段から１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるようにタイミング信号を設定することによって、１水平走査期間毎に最初に供給される表示データをサンプリングするサンプリング期間に、その表示データによってデータ信号線を予備充電することができる。したがって、全１水平走査期間においてデータ信号線が充電不足になることを防いで、データ信号線に所望の信号電圧レベルを書込むことができる。
【００７４】
さらに、本発明の画像表示装置によれば、本発明のデータ信号線駆動装置によって各画素部に所望の信号電圧レベルを書き込むことができ、表示品位が極めて高い画像を表示することができる。
【図面の簡単な説明】
【図１】本発明の一実施形態である液晶表示装置の要部構成を示すブロック図である。
【図２】図１のデータ信号線駆動回路のサンプリング回路の構成例を示す回路図である。
【図３】図２のサンプリング回路の動作を説明するための信号波形図である。
【図４】（ａ）は図２のバッファ回路ＢＵＦの構成を示す回路図であり、（ｂ）はその動作を説明するための信号波形図である。
【図５】図１のデータ供給回路における表示データ用ラインメモリ１ＨＭＥＭＯ２の動作を説明するための信号波形図である。
【図６】本発明の他の実施形態である画像表示装置の表示制御構成を示すブロック図である。
【図７】従来の画像表示装置の構成例を示すブロック図である。
【図８】一般的な画像表示装置における画素部の構成を示す回路図である。
【図９】従来のデータ信号線駆動回路の構成例を示す回路図である。
【図１０】従来のデータ信号線駆動回路の他の構成例を示す回路図である。
【図１１】一般的なデータ信号線駆動回路におけるシフトレジスタの単位構成例を示す回路図である。
【図１２】一般的なデータ信号線駆動回路におけるシフトレジスタの他の単位構成例を示す回路図である。
【図１３】図９のデータ信号線駆動回路の動作を説明するための信号波形図である。
【図１４】図１０のデータ信号線駆動回路の動作を説明するための信号波形図である。
【符号の説明】
１０ 液晶表示装置
ＳＲ シフトレジスタ
ＤＡＴ 映像信号
ＣＬＫ，ＣＬＫＳ，ＣＬＫＧ，／ＣＬＫＳ クロック信号
ＳＰＳ、ＳＰＧ スタート信号
ＳＬ データ信号線
ＧＬ 走査信号線
ＳＤ データ信号線駆動回路
ＧＤ 走査信号線駆動回路
ＰＩＸ 画素部
ＡＲＹ 画素アレイ
ＣＴＲＬ タイミングコントロール回路
１ＨＭＥＭＯ１、１ＨＭＥＭＯ２ 表示データ用ラインメモリ
Ｄ／Ａ デジタルアナログ変換器
ＬＲ、／ＬＲ 走査方向切り替え信号
ＥＮＡＢ イネーブル信号
ＲＥ リードイネーブル信号
ＭＣＬＫ メモリリードクロック信号
ＴＲＦ 転送信号
ＷＥ ライトイネーブル信号
Ｎ サンプリングパルス
Ｇ アナログスイッチ
ＢＵＦ バッファ回路
ＡＳＷ サンプリング駆動回路
ＩＮＶ インバータ
ＮＡＮＤ ＮＡＮＤ回路
Claims (10)
- 時系列に順次遅延した複数のサンプリング信号に応じて入力映像信号を順次サンプリングした各表示データを複数のデータ信号線にそれぞれ出力すると共に、該複数のデータ信号線にそれぞれ出力される一連の表示データは一つ前の表示データの少なくとも一部を時間的に前方に含むように出力するデータ信号線駆動装置であって、
１水平走査期間毎の最初の表示データも含めて全表示データの各データ信号線への各出力期間の時間的前方部で該データ信号線をプリチャージし、その時間的後方部で表示データを該データ信号線に書込むようにデータ出力期間を設定するデータ出力期間設定手段が設けられ、
該データ出力期間設定手段は、該１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間連続的に出力されるように設定されているデータ信号線駆動装置。 - 前記データ出力期間設定手段は、前記入力映像信号の供給源であるデータ供給回路と、該入力映像信号をサンプリングするサンプリング回路とを有し、該サンプリング回路でサンプリングされた表示データを前記データ出力期間、各データ信号線にそれぞれ出力する請求項１記載のデータ信号線駆動装置。
- 前記データ供給回路は、タイミング信号を生成するタイミングコントロール回路と、外部から供給される複数の表示データが蓄積され、該タイミングコントロール回路から供給されるタイミング信号に応答して映像信号の各表示データを順次供給可能とするメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも長時間出力されるように設定されている請求項２記載のデータ信号線駆動装置。
- 前記タイミング信号は、前記メモリ手段に蓄積された複数の表示データのうち、１水平走査期間毎に最初に供給される表示データが、それ以降に供給される表示データよりも２倍の出力期間に設定されている請求項３に記載のデータ供給回路。
- 前記メモリ手段は、外部から供給される表示データの１水平走査期間分を蓄積可能なラインメモリである請求項４記載のデータ信号線駆動装置。
- 前記メモリ手段は、外部から供給される表示データの１水平走査期間分を記憶する第１ラインメモリと、該第１ラインメモリから表示データが転送されて記憶され、前記タイミングコントロール回路から供給されるタイミング信号に応答して、各表示データを順次供給可能とする第２ラインメモリとを有する請求項５記載のデータ信号線駆動装置。
- 前記第２ラインメモリは、パラレルに入力される複数の表示データをシリアルに出力する請求項６記載のデータ信号線駆動装置。
- 前記第２ラインメモリは、複数に分割された複数の分割ラインメモリで構成され、各分割ラインメモリ毎にデータ出力制御されて、表示画面を水平方向に複数に分割した分割画面毎に表示データをサンプリング可能とする請求項７記載のデータ信号線駆動装置。
- 前記サンプリング回路は、前記複数のデータ信号線に対応する表示データの前方部で一つ前の表示データをサンプリングし、その後方部で各データ信号線毎に対応する表示データをサンプリングするように、サンプリング期間を広げたサンプリング信号を生成すると共に、１水平走査期間毎の最初の表示データのサンプリング期間がそれ以降の表示データのサンプリング期間よりも長く設定されている請求項２記載のデータ信号線駆動装置。
- 複数の走査信号線と複数のデータ信号線とが互いに交叉して配置され、各交叉部近傍位置毎に画素部がそれぞれマトリクス状に配置され、画素部は駆動素子を介して該交叉部近傍のデータ信号線に接続され、該駆動素子の制御端子は該交叉部近傍の走査信号線に接続された画素アレイと、 各データ信号線にそれぞれ表示データを供給する請求項１〜９の何れかに記載のデータ信号線駆動装置と、
各走査信号線に走査信号を順次供給する走査信号線駆動装置とを備えた画像表示装置。
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