JP2003223149A

JP2003223149A - データ線駆動装置および画像表示装置

Info

Publication number: JP2003223149A
Application number: JP2002020704A
Authority: JP
Inventors: Yuji Aso; 祐史麻生; Yasushi Kubota; 靖久保田
Original assignee: Sharp Corp
Current assignee: Sharp Corp
Priority date: 2002-01-29
Filing date: 2002-01-29
Publication date: 2003-08-08
Anticipated expiration: 2022-01-29
Also published as: JP3862155B2

Abstract

(57)【要約】【課題】比較的面積の大きな画像表示装置において
も、データ信号線を所望の信号電圧レベルに書込んで、
表示ムラ、コントラスト不足が生じないようにする。【解決手段】データ信号線駆動回路ＳＤは、生成した
サンプリング信号に応答して入力映像信号ＤＡＴを連続
的にサンプリングし、そのサンプリングした表示データ
をデータ信号線に順次出力する。サンプリング信号のパ
ルス幅はデータ供給期間の２倍であり、一つ前の表示デ
ータにてデータ信号線が予備充電され、その後、真の表
示データにて充電される。タイミングコントロール回路
ＣＴＲＬは、ラインメモリ１ＨＭＥＭＯ２からデータ信
号線駆動回路ＳＤに対して最初に供給される表示データ
が、それ以降に供給される表示データの２倍の時間出力
されるように、タイミング信号ＭＣＬＫ、ＲＥを生成す
る。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、入力データを連続
的にサンプリングして出力するデータ信号線駆動回路、
そのデータ信号線にデータを供給するデータ供給回路お
よびそのデータ信号線駆動回路を備えた画像表示装置に
関する。

【０００２】

【従来の技術】以下に、従来の画像表示装置の一例とし
て、アクティブマトリクス駆動方式の液晶表示装置につ
いて説明する。図７は、アクティブマトリクス駆動方式
の液晶表示装置の構成を示すブロック図である。

【０００３】この液晶表示装置は、画素アレイＡＲＡＹ
と、走査信号線駆動回路ＧＤと、データ信号線駆動回路
ＳＤとを有している。画素アレイＡＲＡＹには、複数の
走査信号線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２
・・・）と、複数のデータ信号線ＳＬ（・・ＳＬｉ、Ｓ
Ｌｉ＋１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互い
に交叉して設けられており、隣接する２本の走査信号線
ＧＬと隣接する２本のデータ信号線ＳＬとで囲まれた各
部分に、その近傍を通る１本の走査信号線ＧＬと１本の
データ信号線ＳＬとに駆動素子を介してそれぞれ接続さ
れた画素部ＰＩＸがマトリクス状に複数個設けられてい
る。

【０００４】データ信号線駆動回路ＳＤには、クロック
信号ＣＬＫＳおよびスタート信号ＳＰＳ等のタイミング
信号と映像信号ＤＡＴとが入力される。データ信号線駆
動回路ＳＤは、クロック信号ＣＬＫＳに同期して複数の
サンプリング信号を生成して、入力された映像信号ＤＡ
Ｔを各サンプリング信号に応答して順次サンプリング
し、サンプリングされた各映像信号を必要に応じて増幅
して、各データ信号線ＳＬに出力する。

【０００５】走査信号線駆動回路ＧＤには、クロック信
号ＣＬＫＧ、スタート信号ＳＰＧ、パルス信号ＧＰＳ等
のタイミング信号が入力される。走査信号線駆動回路Ｇ
Ｄは、クロック信号ＣＬＫＧに同期して各走査信号線Ｇ
Ｌを選択する選択信号を生成して、走査信号線ＧＬを順
次選択し、選択された走査信号線ＧＬに沿った各画素部
ＰＩＸに設けられたそれぞれの駆動素子であるスイッチ
ング素子をオン／オフ制御することにより、各データ信
号線ＳＬに出力された各映像信号（データ）を各画素部
ＰＩＸに書き込むと共に、各画素部ＰＩＸに書き込まれ
たデータを保持させる。

【０００６】図８は、図７に示す画素部ＰＩＸの構成を
示す回路図である。

【０００７】画素部ＰＩＸは、スイッチング素子である
電界効果トランジスタＳＷと、液晶容量ＣＬおよび必要
に応じて付加される補助容量ＣＳからなる画素容量とに
よって構成されている。画素容量の一方の画素電極は、
トランジスタＳＷのドレインおよびソースを介してデー
タ信号線ＳＬと接続され、トランジスタＳＷのゲートは
走査信号線ＧＬと接続され、画素容量の他方の対向電極
は、全ての画素に共通に設けられた電極線と共通接続さ
れている。各液晶容量ＣＬに印加される電圧によって、
液晶の透過率が変更または反射率が変調されて、表示に
供される。

【０００８】次に、画像表示装置において、映像信号を
サンプリングしてデータ信号線に出力するための駆動方
法について説明する。

【０００９】データ信号線を駆動する駆動方式として
は、点順次駆動方式と線順次駆動方式との二つの方式が
挙げられる。以下では、点順次駆動方式について説明す
るが、同様のことが線順次駆動方式についても当てはま
る。

【００１０】図９および図１０はそれぞれ、従来のデー
タ信号線駆動回路の構成例を示す回路図である。

【００１１】図９に示すデータ信号線駆動回路は、クロ
ック信号ＣＬＫＳおよびスタート信号ＳＰＳが入力され
るシフトレジスタＳＲを有している。このシフトレジス
タＳＲは、シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ３、
ＳＲ４、・・・からなり、クロック信号ＣＬＫＳに同期
して、スタート信号ＳＰＳが順次シフトされ、各シフト
レジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の
各出力端から信号出力される。各シフトレジスタ部ＳＲ
１、ＳＲ２、ＳＲ３、ＳＲ４、・・・の各出力端から順
次遅延出力されるパルス信号は、それぞれインバータＩ
ＮＶに入力されて各サンプリングパルスＮ１、Ｎ２、Ｎ
３、Ｎ４、・・・としてそれぞれ出力され、二つに分岐
される。分岐された各サンプリングパルスＮ１、Ｎ２、
Ｎ３、Ｎ４、・・・の一方は、二つのインバータＩＮＶ
を直列に接続した直列回路に入力され、その出力が、Ｐ
型トランジスタおよびＮ型トランジスタが並列に接続さ
れた複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、
・・・における各Ｐ型トランジスタのゲートに順次加え
られる。また、その他方は、他のインバータＩＮＶに入
力され、その出力が複数のアナログスイッチＧ１、Ｇ
２、Ｇ３、Ｇ４、・・・における各Ｎ型トランジスタの
ゲートに順次加えられる。各アナログスイッチＧ１、Ｇ
２、Ｇ３、Ｇ４、・・・はそれぞれ、各サンプリングパ
ルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・に応答して順次Ｏ
Ｎ状態になり、映像信号ＤＡＴが表示データＤ１、Ｄ
２、Ｄ３、Ｄ４、・・・として順次サンプリングされ、
サンプリングされた各表示データが各データ信号線ＳＬ
１、ＳＬ２、ＳＬ３、ＳＬ４、・・・にそれぞれ出力さ
れる。

【００１２】図１０に示すデータ信号線駆動回路は、図
９と同様のシフトレジスタＳＲの各出力端から順次遅延
出力されるパルス信号が、隣り合うシフトレジスタ部か
らのサンプリングパルスが一対となってＮＡＮＤ回路の
両入力端に入力され、その各出力端から各サンプリング
パルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・としてそれぞれ
出力される。各サンプリングパルスＮ１、Ｎ２、Ｎ３、
Ｎ４、・・・は、図９と同様に、二つに分岐されてい
る。分岐された各サンプリングパルスＮ１、Ｎ２、Ｎ
３、Ｎ４、・・・の一方は、二つのインバータＩＮＶの
直列回路に入力されて、その出力が複数のアナログスイ
ッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・における各Ｐ型ト
ランジスタのゲートに順次加えられる。また、他方は、
他のインバータＩＮＶに入力され、その出力が複数のア
ナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・におけ
る各Ｎ型トランジスタのゲートに順次加えられる。各ア
ナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・はそれ
ぞれ、各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、
・・・に応答して順次ＯＮ状態になり、映像信号ＤＡＴ
が表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・として順
次サンプリングされ、サンプリングされた各表示データ
が各データ信号線ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・
・・に順次出力される。

【００１３】図１１および図１２はそれぞれ、シフトレ
ジスタＳＲを構成する各単位回路（シフトレジスタ部Ｓ
Ｒ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・）の構成を示す
回路図である。シフトレジスタＳＲは、複数の単位回路
が直列に接続されて構成されている。図１１および図１
２の単位回路において、図９に示すスタート信号ＳＰＳ
が各単位回路を順次通過して隣りの単位回路に入力され
ると共に、各単位回路の出力端が分岐してサンプリング
パルス生成用のシフトレジスタＳＲの各出力端となって
いる。

【００１４】図１１に示す単位回路は、クロック信号Ｃ
ＬＫＳで制御されるインバータＩＮＶ１、ＩＮＶ３と、
クロック信号ＣＬＫＳによって制御されないインバータ
ＩＮＶ２とからなり、インバータＩＮＶ１とインバータ
ＩＮＶ２とが直列に接続され、インバータＩＮＶ２の入
力端および出力端と、インバータＩＮＶ３の出力端およ
び入力端とがそれぞれ接続されている。この単位回路に
よれば、パルス信号が一方向にのみシフトされるシフト
レジスタ部が構成されている。

【００１５】図１２に示す単位回路は、クロック信号Ｃ
ＬＫＳで制御される二つのインバータＩＮＶ１１，ＩＮ
Ｖ１４と、走査方向切り替え信号ＬＲで制御される二つ
のインバータＩＮＶ１２，ＩＮＶ１３とからなり、イン
バータＩＮＶ１１の入力端および出力端と、インバータ
ＩＮＶ１２の出力端および入力端とがそれぞれ接続され
た回路と、インバータＩＮＶ１３の入力端および出力端
と、インバータＩＮＶ１４の出力端および入力端とがそ
れぞれ接続された回路とが直列に接続されている。この
単位回路によれば、パルスが双方向にシフトされるシフ
トレジスタ部が構成されている。

【００１６】何れのシフトレジスタＳＲの単位回路も、
ハーフラッチ回路にて構成されており、クロック信号Ｃ
ＬＫの立ち上がりまたは立ち下がりで、パルス信号がラ
ッチされるため、クロック信号ＣＬＫの略１周期分のパ
ルス幅でパルス信号が順次遅延出力される。

【００１７】図１３は、図９に示すデータ信号線駆動回
路ＳＤの動作を説明するための信号波形図である。

【００１８】図９に示す従来のデータ信号線駆動回路Ｓ
Ｄでは、外部から入力されるクロック信号ＣＬＫＳに同
期して図１３に示すようなサンプリングパルスＮ１、Ｎ
２、Ｎ３、Ｎ４、・・・が順次遅延して生成され、各サ
ンプリングパルスＮに応答して表示データＤ１、Ｄ２、
Ｄ３、Ｄ４、・・・が順次遅延してサンプリングされて
各データ信号線ＳＬにそれぞれ出力される。図１３には
真の表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・の出力
期間（サンプリング期間の後半部分）が示されている。
このデータ信号線駆動回路ＳＤでは、シフトレジスタＳ
Ｒからの各出力信号がそのままサンプリングパルスＮ
１、Ｎ２、Ｎ３、Ｎ４、・・・として用いられる。この
ため、連続する各サンプリングパルスは、図１３に示す
ように半分ずつ重なり合ったものとなっている。

【００１９】図１４は、図１０に示すデータ信号線駆動
回路の動作を説明するための信号波形図である。

【００２０】図１０に示す従来のデータ信号線駆動回路
ＳＤでは、外部から入力されるクロック信号ＣＬＫＳに
同期して図１４に示すようなサンプリングパルスＮ１、
Ｎ２、Ｎ３、Ｎ４、・・・が生成され、各サンプリング
パルスに応答して表示データＤ１、Ｄ２、Ｄ３、Ｄ４、
・・・がサンプリングされて各データ信号線にそれぞれ
出力される。このデータ信号線駆動回路ＳＤでは、シフ
トレジスタＳＲにおいて隣り合う各出力パルス信号の重
なり部分が各サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ
４、・・・として用いられている。このため、連続する
各サンプリングパルスは、図１４に示すようにお互いに
重なり合わない。

【００２１】

【発明が解決しようとする課題】図１０に示す従来のデ
ータ信号線駆動回路では、図１４に示すように、各サン
プリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・によっ
て対応する表示データＤ１、Ｄ２、Ｄ３、Ｄ４、・・・
が順次遅延してそれぞれサンプリングされる各サンプリ
ング時間が短く、データ信号線ＳＬに表示データが出力
される時間が短くなる。よって、データ信号線ＳＬ自体
が抵抗および容量を有するため、データ信号線ＳＬの充
電が不十分になって、所望の信号電圧レベルまでデータ
信号線ＳＬに書込むことができないことがある。特に、
比較的面積が大きい画像表示装置では、データ信号線Ｓ
Ｌが長く、その抵抗および容量も大きいため、このよう
な問題が生じ易く、その結果、画素容量の充電が不十分
になってコントラストが低下することが多い。

【００２２】これに対して、図９に示す従来のデータ信
号線駆動回路ＳＤでは、図１３に示すように、図１４に
比べてサンプリングパルスのパルス幅が２倍になってお
り、サンプリング期間の前半では、対応するデータ信号
線に出力するべきデータ（映像信号）の一つ前に映像信
号線に供給されるデータがサンプリングされる。従っ
て、サンプリング期間の前半で、ほぼ同一の電位になっ
ていることが多い、隣合う画素に対応する映像信号（一
つ前のデータ）電位にてデータ信号線を予備充電し、そ
の後、サンプリング期間の後半で真の映像信号電位にて
充電することによって、データ信号線および画素容量の
充電不足を回避することができる。

【００２３】しかしながら、図９に示す構成では、外部
から入力されるクロック信号ＣＬＫＳに同期してサンプ
リングパルスを２倍のパルス幅で生成するだけであり、
最初のデータＤ１をサンプリングするサンプリング期間
には、前半のサンプリング期間に隣合う画素に対応する
データが供給されていない。このため、常に、１水平走
査期間毎の最初の表示データＤｌに対応するデータ信号
線ＳＬおよび画素電極は、充電不足のままになる。

【００２４】また、ＶＧＡ（６４０×４８０）の映像信
号などのように規格が決まっている場合には、最初のデ
ータＤ１の前にブランキング期間としてある一定のデー
タ（通常、黒レベルまたは白レベル）が供給されること
がある。この場合、例えば、全画面である中間調のベタ
表示を行う際には、２番目のデータＤ２に対する画素は
データＤ１で予備充電された後、データＤ２が充電され
る。以下、３番目、４番目、・・・と同様に充電され
る。しかしながら、１番目のデータＤ１に対する画素
は、黒または白のデータで予備充電された後にデータＤ
１が充電されるため、他の画素とは充電される際の条件
が異なり、これが縦すじなどとして表われて、表示品位
が低下する。

【００２５】本発明は、上記従来の事情に鑑みて為され
たもので、比較的大きな画像表示装置においても、デー
タ信号線および画素電極を表示データの所望の信号電圧
レベルに十分に充電することができて表示品位を向上さ
せることができるデータ信号線駆動装置および画像表示
装置を提供することを目的とする。

【００２６】

【課題を解決するための手段】本発明のデータ信号線駆
動装置は、時系列に順次遅延した複数のサンプリング信
号に応じて入力映像信号を順次サンプリングした各表示
データを複数のデータ信号線にそれぞれ出力すると共
に、複数のデータ信号線にそれぞれ出力される一連の表
示データは一つ前の表示データの少なくとも一部を時間
的に前方に含むように出力するデータ信号線駆動装置で
あって、１水平走査期間毎の最初の表示データも含めて
全表示データの各データ信号線への各出力期間の時間的
前方部でデータ信号線をプリチャージし、その時間的後
方部で表示データをデータ信号線に書込むようにデータ
出力期間を設定するデータ出力期間設定手段が設けられ
たものであり、そのことにより上記目的が達成される。

【００２７】また、好ましくは、本発明のデータ信号線
駆動装置におけるデータ出力期間設定手段は、入力映像
信号の供給源であるデータ供給回路と、この入力映像信
号をサンプリングするサンプリング回路とを有し、この
サンプリング手段でサンプリングされた表示データをデ
ータ出力期間、各データ信号線にそれぞれ出力する。

【００２８】さらに、好ましくは、本発明のデータ信号
線駆動装置におけるデータ供給回路は、タイミング信号
を生成するタイミングコントロール回路と、外部から供
給される複数の表示データが蓄積され、該タイミングコ
ントロール回路から供給されるタイミング信号に応答し
て映像信号の各表示データを順次供給可能とするメモリ
手段とを有し、該タイミング信号は、該メモリ手段に蓄
積された各表示データのうち、１水平走査期間毎に最初
に供給される表示データが、それ以降に供給される表示
データよりも長時間出力されるように設定されている。

【００２９】さらに、好ましくは、本発明のデータ信号
線駆動装置におけるタイミング信号は、メモリ手段に蓄
積された複数の表示データのうち、１水平走査期間毎に
最初に供給される表示データが、それ以降に供給される
表示データよりも２倍の出力期間に設定されている。

【００３０】さらに、好ましくは、本発明のデータ信号
線駆動装置におけるメモリ手段は、外部から供給される
表示データの１水平走査期間分を蓄積可能なラインメモ
リである。

【００３１】さらに、好ましくは、本発明のデータ信号
線駆動装置におけるメモリ手段は、外部から供給される
表示データの１水平走査期間分を記憶する第１ラインメ
モリと、この第１ラインメモリから表示データが転送さ
れて記憶され、タイミングコントロール回路から供給さ
れるタイミング信号に応答して、各表示データを順次供
給可能とする第２ラインメモリとを有する。

【００３２】さらに、好ましくは、本発明のデータ信号
線駆動装置における第２ラインメモリは、パラレルに入
力される複数の表示データをシリアルに出力する。ま
た、好ましくは、第２ラインメモリは、複数に分割され
て複数設けられている。即ち、第２ラインメモリは、複
数に分割された複数の分割ラインメモリで構成され、各
分割ラインメモリ毎にデータ出力制御されて、表示画面
を水平方向に複数に分割した分割画面毎に表示データを
サンプリング可能とする。

【００３３】さらに、好ましくは、本発明のデータ信号
線駆動装置におけるサンプリング回路は、複数のデータ
信号線に対応する表示データの前方部で一つ前の表示デ
ータをサンプリングし、その後方部で各データ信号線毎
に対応する表示データをサンプリングするように、サン
プリング期間を広げたサンプリング信号を生成すると共
に、１水平走査期間毎の最初の表示データのサンプリン
グ期間がそれ以降の表示データのサンプリング期間より
も長く設定されている。

【００３４】本発明の画像表示装置は、複数の走査信号
線と複数のデータ信号線とが互いに交叉して配置され、
各交叉部近傍位置毎に画素部がそれぞれマトリクス状に
配置され、画素部は駆動素子を介して交叉部近傍のデー
タ信号線に接続され、駆動素子の制御端子は交叉部近傍
の走査信号線に接続された画素アレイと、各データ信号
線にそれぞれ表示データを供給する請求項１〜９の何れ
かに記載のデータ信号線駆動装置と、各走査信号線に走
査信号を順次供給する走査信号線駆動装置とを備えたも
のであり、そのことにより上記目的が達成される。

【００３５】以下に、本発明の作用について説明する。

【００３６】データ信号線駆動装置は、複数のサンプリ
ング信号を生成し、各サンプリング信号に応答して入力
映像信号を連続的にサンプリングして、複数のデータ信
号線にそれぞれ出力する。

【００３７】このとき、各サンプリング信号によって入
力映像信号がサンプリングされる時間が短いと、データ
信号線に表示データが出力される時間も短くなる。デー
タ信号線自体に抵抗および容量があるため、データ信号
線への充電が不十分になって、所望の信号電圧レベルに
データ信号線を充電できないことがある。特に、比較的
面積が大きな画像表示装置では、データ信号線が長く、
その抵抗および容量が大きくなるため、このような問題
が生じ易い。

【００３８】データ信号線駆動装置は、一連の表示デー
タのうち一つ前の表示データが供給されるタイミングと
一部重なるように、サンプリング信号のパルス幅を広く
することによって、データ信号線駆動装置に対して一つ
前に供給される表示データにてデータ信号線を予備充電
（プリチャージ）し、その後、真の表示データの信号電
圧レベルにてデータ信号線を正確に充電することができ
る。

【００３９】この場合、データ信号線駆動装置におい
て、１水平走査期間毎に最初に供給される例えば表示デ
ータＤ１をサンプリングするサンプリング期間には、デ
ータ信号線駆動装置に対して一つ前に供給される表示デ
ータが存在しないため、その表示データＤ１にて充電す
るデータ信号線は、一つ前の表示データにて予備充電を
行うことができない。

【００４０】そこで、本発明にあっては、１水平走査期
間毎の最初の表示データも含めて全表示データの各デー
タ信号線への各出力期間の時間的前方部でデータ信号線
をプリチャージし、その時間的後方部で表示データをデ
ータ信号線に書込むようにデータ出力期間を設定するよ
うにしている。具体的には、メモリ手段から１水平走査
期間毎に最初に供給される表示データＤ１が、それ以降
に供給されるデータよりも長時間出力されるように、メ
モリ手段から表示データを読み出しタイミング信号を設
定する。これによって、１水平走査期間毎に最初に供給
される表示データＤ１をサンプリングするサンプリング
期間に、その表示データＤ１でデータ信号線を予備充電
することができる。このため、データ信号線が充電不足
になることが防止されて、所望の信号電圧レベルの表示
データをデータ信号線に書込むことができる。

【００４１】

【発明の実施の形態】以下に、本発明の画像表示装置の
実施形態を液晶表示装置に適用させた場合について、図
面に基づいて説明する。

【００４２】図１は、本発明の液晶表示装置の一実施形
態の要部構成を示すブロック図である。

【００４３】図１において、液晶表示装置１０は、画素
アレイＡＲＡＹと、走査信号線駆動回路ＧＤと、データ
信号線駆動回路ＳＤと、データ供給回路とを有してい
る。データ供給回路は、二つの１水平走査期間分記憶用
の表示データ用ラインメモリ１ＨＭＥＭＯ１，１ＨＭＥ
ＭＯ２と、タイミングコントロール回路ＣＴＲＬと、デ
ジタル・アナログ変換器Ｄ／Ａとを有している。また、
本発明の特徴のため詳細に後述するが、データ供給回路
とデータ信号線駆動回路ＳＤのサンプリング回路とによ
りデータ出力期間設定手段が構成されており、データ出
力期間設定手段は、１水平走査期間毎の最初の表示デー
タも含めて全表示データの各データ信号線ＳＬへの各出
力期間の時間的前方部でデータ信号線ＳＬをプリチャー
ジし、その時間的後方部で表示データをデータ信号線Ｓ
Ｌに書込むようにデータ出力期間を設定する。

【００４４】画素アレイＡＲＡＹには、複数の走査信号
線ＧＬ（・・ＧＬｊ、ＧＬｊ＋１、ＧＬｊ＋２・・・）
と、複数のデータ信号線ＳＬ（・・ＳＬｉ、ＳＬｉ＋
１、ＳＬｉ＋２、ＳＬｉ＋３、・・・）とが互いに交叉
して設けられており、隣接する２本の走査信号線ＧＬと
隣接する２本のデータ信号線ＳＬとで囲まれた各部分
に、その近傍を通る１本の走査信号線ＧＬと１本のデー
タ信号線ＳＬとにそれぞれ駆動素子を介して接続された
画素部ＰＩＸがマトリクス状に複数設けられている。

【００４５】画素部ＰＩＸは、図８に示すように、駆動
素子（スイッチング素子）である電界効果トランジスタ
ＳＷと、液晶容量ＣＬおよび必要に応じて付加される補
助容量ＣＳからなる画素容量部とによって構成されてお
り、画素容量部の一方の画素電極は、トランジスタＳＷ
のドレインおよびソースを介してデータ信号線ＳＬと接
続され、トランジスタＳＷのゲート（制御端子）は走査
信号線ＧＬと接続され、画素容量部の他方の対向電極
は、全ての画素部ＰＩＸに共通に設けられた電極線と接
続されている。各液晶容量ＣＬに印加される信号電圧に
よって、液晶の透過率が変更または反射率が変調され、
表示に供される。画素アレイＡＲＡＹを構成する走査信
号線ＧＬ、データ信号線ＳＬおよびトランジスタＳＷ
と、走査信号線駆動回路ＧＤおよびデータ信号線駆動回
路ＳＤとは、同じ基板ＳＵＢ上に設けられている。

【００４６】タイミングコントロール回路ＣＴＲＬに
は、外部からクロック信号ＣＬＫおよびイネーブル信号
ＥＮＡＢが入力される。タイミングコントロール回路Ｃ
ＴＲＬは、クロック信号ＣＬＫＳ，ＣＬＫＧを生成し
て、それぞれデータ信号線駆動回路ＳＤおよび走査信号
線駆動回路ＧＤに供給すると共に、転送信号ＴＲＦおよ
びメモリリードクロック信号ＭＣＬＫを生成して、転送
信号ＴＲＦを表示データ用ラインメモリ１ＨＭＥＭＯ
１，１ＨＭＥＭＯ２に供給すると共に、メモリリードク
ロック信号ＭＣＬＫを表示データ用ラインメモリ１ＨＭ
ＥＭＯ２に供給する。また、タイミングコントロール回
路ＣＴＲＬは、ライトイネーブル信号ＷＥおよびリード
イネーブル信号ＲＥを生成して、ライトイネーブル信号
ＷＥを表示データ用ラインメモリ１ＨＭＥＭＯ１に供給
すると共に、リードイネーブル信号ＲＥを表示データ用
ラインメモリ１ＨＭＥＭＯ２に供給する。

【００４７】表示データ用ラインメモリ１ＨＥＭＯ１
は、一般的な１水平走査期間分の表示データ用ラインメ
モリであり、タイミングコントロール回路ＣＴＲＬから
供給されるライトイネーブル信号ＷＥに応答して、外部
信号源から連続的に供給される１水平走査分の映像信号
（表示データ）ＤＡＴが書き込まれて蓄積される。表示
データ用ラインメモリ１ＨＥＭＯ１は、タイミングコン
トロール回路ＣＴＲＬから供給される転送信号ＴＲＦに
よって、ブランキング期間に全表示データを表示データ
用ラインメモリ１ＨＭＥＭＯ２へ転送する。

【００４８】表示データ用ラインメモリｌＨＭＥＭＯ２
は、パラレルに入力されたデータをシリアルに出力する
ことができるパラレル−シリアル変換器であり、タイミ
ングコントロール回路ＣＴＲＬから供給されるメモリリ
ードクロック信号ＭＣＬＫおよびリードイネーブル信号
ＲＥに応答して、転送されて蓄積された映像信号ＤＡＴ
を、表示データ用ラインメモリ１ＨＭＥＭＯ２から出力
する。この間、表示データ用ラインメモリ１ＨＭＥＭＯ
１は、外部信号源から連続的に供給される、次の１水平
走査分の映像信号の表示データＤＡＴが書き込まれて蓄
積される。

【００４９】デジタル・アナログ変換器Ａ／Ｄは、表示
データ用ラインメモリ１ＨＭＥＭＯ２から出力される映
像信号の表示データＤＡＴをデジタルデータからアナロ
グデータに変換して、データ信号線駆動回路ＳＤに供給
する。

【００５０】データ信号線駆動回路ＳＤは、タイミング
コントロール回路ＣＴＲＬからクロック信号ＣＬＫＳお
よびスタート信号ＳＰＳが入力されると共に、表示デー
タ用ラインメモリ１ＨＥＭＯ２からデジタル・アナログ
変換器Ｄ／Ａを介して映像信号ＤＡＴが入力される。デ
ータ信号線駆動回路ＳＤは、クロック信号ＣＬＫＳに同
期して複数のサンプリング信号を生成して、入力された
映像信号ＤＡＴを各サンプリング信号に応答して順次サ
ンプリングし、サンプリングされた各映像信号の表示デ
ータを必要に応じて増幅して、各データ信号線ＳＬにそ
れぞれ出力する。

【００５１】走査信号線駆動回路ＧＤは、タイミングコ
ントロール回路ＣＴＲＬからクロック信号ＣＬＫＧ、ス
タート信号ＳＰＧなどが入力される。走査信号線駆動回
路ＧＤは、クロック信号ＣＬＫＧに同期して各走査信号
線ＧＬを選択する選択信号を生成して、走査信号線ＧＬ
を順次選択し、選択された走査信号線ＧＬに沿って接続
された各画素部ＰＩＸに設けられた各スイッチング素子
（図示せず）をオン／オフ制御することにより、各デー
タ信号線ＳＬに出力された各表示データを各画素部ＰＩ
Ｘに書き込むと共に、各画素部ＰＩＸに書き込まれた表
示データを保持させる。

【００５２】図２は、図１に示すデータ信号線駆動回路
ＳＤのサンプリング回路の構成を示す回路図であり、図
３は、そのサンプリング回路の動作を説明するための信
号波形図である。ここでは、データ信号線駆動回路ＳＤ
において、データ供給期間の２倍のパルス幅を有するサ
ンプリング信号を生成する例について説明する。

【００５３】このデータ信号線駆動回路ＳＤのサンプリ
ング回路はサンプリング信号生成回路とサンプリング駆
動回路とで構成されている。

【００５４】サンプリング信号生成回路は、クロック信
号ＣＬＫＳおよびスタート信号ＳＰＳが入力されるシフ
トレジスタＳＲとその後段のバッファ回路ＢＵＦとを有
している。このシフトレジスタＳＲは、複数のシフトレ
ジスタ部ＳＲ１、ＳＲ２、ＳＲ３、ＳＲ４、・・・から
なり、クロック信号ＣＬＫＳに同期して、スタート信号
ＳＰＳが順次シフトされて、各シフトレジスタ部ＳＲ
１、ＳＲ２、ＳＲ３、ＳＲ４、・・・から、図３に示す
ようなパルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・が順
次出力される。

【００５５】シフトレジスタＳＲは、図１１および図１
２に示す各単位回路が複数個、直列に接続されて構成さ
れる。図１１に示す単位回路を複数直列に接続してなる
シフトレジスタＳＲは、パルスが一方向にのみシフトさ
れ、図１２に示す単位回路を複数直接に接続してなるシ
フトレジスタＳＲは、パルスが双方向にシフトされる。

【００５６】各シフトレジスタ部ＳＲ１、ＳＲ２、ＳＲ
３、ＳＲ４、・・・の各出力端から順次出力されるパル
ス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・は、それぞれバ
ッファ回路ＢＵＦに入力される。信号生成図４（ａ）
は、バッファ回路ＢＵＦの構成を示す回路図であり、図
４（ｂ）は、バッファ回路ＢＵＦの動作を説明するため
の信号波形図である。

【００５７】バッファ回路ＢＵＦは、図４（ａ）に示す
ようにインバータＩＮＶが複数個直列に配列され、各バ
ッファ回路ＢＵＦの入力端に、パルス信号Ｓｌ、Ｓ２、
Ｓ３、Ｓ４、・・・がそれぞれ入力されて、その出力端
からサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・
・がそれぞれ出力される。図４（ａ）では、各バッファ
回路ＢＵＦは、４つのインバータＩＮＶを直列に接続し
た回路と一つのＮＡＮＤ回路ＮＤとからなっている。

【００５８】バッファ回路ＢＵＦに入力されたパルス信
号Ａ（パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ４、・・・）は
二つに分岐され、一方のパルス信号Ａは４つのインバー
タＩＮＶを直列に接続した回路に入力されて、図４
（ｂ）に示すようにパルス信号Ａがシフトされたパルス
信号Ｂとして出力されて、それがＮＡＮＤ回路の一方の
入力端に入力される。また、他方のパルス信号Ａはその
ままＮＡＮＤ回路の他方の入力端に入力される。これに
よって、ＮＡＮＤ回路の出力端からは、図４（ｂ）に示
すようにパルス信号Ａを反転させたパルス信号Ｃ（サン
プリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・）がパ
ルス信号Ａよりも狭いパルス幅で出力される。これによ
って、各バッファ回路ＢＵＦの出力端からは、図３に示
すようなサンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、
・・・がそれぞれ出力される。

【００５９】バッファＢＵＦから出力されたサンプリン
グパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は、それぞれ
サンプリング駆動回路ＡＳＷに入力される。

【００６０】サンプリング駆動回路ＡＳＷは、Ｐ型トラ
ンジスタおよびＮ型トランジスタが並列に接続された各
アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・と、
各アナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・・に
おけるＮ型トランジスタのゲートに出力が接続されたイ
ンバータ回路と、各アナログスイッチＧ１、Ｇ２、Ｇ
３、Ｇ４、・・・におけるＰ型トランジスタのゲートに
出力端が接続され、二つのインバータＩＮＶが直列接続
されたインバータ回路とによって構成されている。

【００６１】サンプリング駆動回路ＡＳＷに入力された
サンプリングパルスＮ１、Ｎ２、Ｎ３、Ｎ４、・・・は
二つに分岐され、一方のサンプリングパルスＮ１、Ｎ
２、Ｎ３、Ｎ４、・・・は二つのインバータＩＮＶが直
列接続されたインバータ回路に入力されて、その出力が
複数のアナログスイッチＧ１、Ｇ２、Ｇ３、Ｇ４、・・
・における各Ｐ型トランジスタのゲートに順次加えられ
る。また、他方のサンプリングパルスＮ１、Ｎ２、Ｎ
３、Ｎ４、・・・は他のインバータ回路に入力されて、
その出力が複数のアナログスイッチＧ１、Ｇ２、Ｇ３、
Ｇ４、・・・における各Ｎ型トランジスタのゲートに順
次加えられる。各アナログスイッチＧ１、Ｇ２、Ｇ３、
Ｇ４、・・・は、各サンプリングパルスＮ１、Ｎ２、Ｎ
３、Ｎ４、・・・に応答して順次ＯＮ状態になり、映像
信号線に供給されている映像信号ＤＡＴが表示データＤ
１、Ｄ２、Ｄ３、Ｄ４、・・・として順次サンプリング
され、図３に示すような各表示データが各データ信号線
ＳＬ１、ＳＬ２、ＳＬ３、ＳＬ４、・・・に順次出力さ
れる。

【００６２】このように構成されたデータ信号線駆動回
路ＳＤにおいては、図３に示すように、シフトレジスタ
ＳＲから出力される各パルス信号Ｓｌ、Ｓ２、Ｓ３、Ｓ
４、・・・よりもパルス幅が狭い各サンプリングパルス
Ｎ１、Ｎ２、Ｎ３、Ｎ４、・・・が生成されるため、一
つおきのサンプリングパルス、例えば各サンプリングパ
ルスＮ２とＮ４との間に重なりが生じない。このため、
例えばサンプリングパルスＮ２に応答して、映像信号を
データ信号線ＳＬ２に出力してから、サンプリングパル
スＮ４に応答して、映像信号をデータ信号線ＳＬ４に出
力したときに、データ信号線ＳＬ２に出力すべき表示デ
ータがデータ信号線ＳＬ４に引き込まれることを防ぐこ
とができる。その結果、このような表示データの引き込
みによる表示データ電位の変動が発生せず、データ信号
線に所望の信号電圧レベルの表示データを出力すること
ができる。

【００６３】さらに、サンプリングパルス幅が表示デー
タ供給期間のほぼ２倍になっていることにより、サンプ
リング期間の前半で、ほぼ同一の表示データ電位をとる
ことが多い、隣接する画素部に供給される映像信号電位
にてデータ信号線を予備充電し、その後、サンプリング
期間の後半で、真の表示データ電位に充電されるので、
充電不足を回避することができる。

【００６４】次に、表示データ用ラインメモリ１ＨＭＥ
ＭＯ２からデータ信号線駆動回路ＳＤに対するデータ供
給を制御する方法について説明する。ここでは、図３に
示すように、表示データ用ラインメモリ１ＨＭＥＭＯ２
に蓄積された１水平走査線分の表示データのうち、最初
にデータ信号線駆動回路ＳＤに供給される表示データＤ
１を、それ以降に供給される表示データＤ２、Ｄ３、Ｄ
４、・・・に比べてほぼ２倍の時間出力する場合の制御
例について説明する。

【００６５】図５は、本実施形態における表示データ用
ラインメモリ１ＨＭＥＭＯ２の動作を説明するための信
号波形図である。

【００６６】表示データ用ラインメモリ１ＨＭＥＭＯ２
は、パラレル−シリアル変換器であり、タイミングコン
トロール回路ＣＴＲＬから供給されるメモリリードクロ
ック信号ＭＣＬＫおよびリードイネーブル信号ＲＥによ
って制御される。

【００６７】表示データ用ラインメモリ１ＨＭＥＭＯ２
は、リードイネーブル信号ＲＥがハイレベル状態のとき
に、メモリリードクロック信号ＭＣＬＫの立ち上がりタ
イミングで、蓄積されているデータを順に出力する。こ
こで、最初の表示データＤ１の出力時間を他の表示デー
タＤ２、Ｄ３、Ｄ４、・・・、Ｄ−ＥＮＤの２倍とする
ために、リードイネーブル信号ＲＥがハイレベル状態の
ときにクロック信号ＭＣＬＫの立ち上がりタイミングで
表示データＤ１が出力された後、次のリードクロック信
号ＭＣＬＫの立ち上がりタイミングのときにリードイネ
ーブル信号ＲＥをローレベル状態にすることによって、
そのまま表示データＤ１が引き続いて出力される。さら
に、次のリードクロック信号ＭＣＬＫの立ち上がりタイ
ミングのときにリードイネーブル信号ＲＥをハイレベル
状態にすることによって、それ以降の表示データＤ２が
出力される。これにより、１水平期間毎に最初の表示デ
ータＤ１の出力時間を他のデータＤ２、Ｄ３、Ｄ４、・
・・、Ｄ−ＥＮＤの２倍とすることができる。

【００６８】データ信号線駆動回路ＳＤでは、表示デー
タＤ１の供給期間に、サンプリングパルスＮ１によっ
て、サンプリング期間の前半でデータＤ１にてデータ信
号線ＳＬを予備充電し、その後、サンプリング期間の後
半で表示データＤ１にて充電することができるので、表
示データＤ１が供給されるデータ信号線ＳＬ１およびそ
の画素画素についても、表示データＤ１の信号電圧レベ
ルにて十分に受電することができて、充電不足を回避す
ることができる。

【００６９】なお、データ信号線駆動回路ＳＤへのデー
タ供給を制御するために１水平走査期間分の表示データ
用メモリを専用に用意することは、製造コストの観点か
ら望ましいことではない。

【００７０】比較的面積の大きな画像表示装置において
は、データ信号線の充電時間を確保するために、画面を
縦方向に２〜４分割して、分割された画面をパラレルに
駆動することがしばしば行われる。この場合、ラインメ
モリ２は、複数に分割された複数の分割ラインメモリで
構成され、各分割ラインメモリ毎にデータ出力制御され
て、表示画面を水平方向に複数に分割した分割画面毎に
表示データをサンプリング可能とする。例えば、図６に
示すように、画面ＤＩＳＰＬＡＹＡＲＥＡを縦方向に
４分割してパラレルに駆動するためには、図６に示すよ
うに、１水平走査期間分の表示データ用メモリＭＥＭＯ
ＲＹ１と、各分割画面のそれぞれに対応する４つの１水
平走査期間分の表示データ用メモリＭＥＭＯ２−１、Ｍ
ＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４と
が設けられる。

【００７１】この場合、外部信号源ＳＩＧＮＡＬＳＯ
ＵＲＣＥから供給される１水平走査期間分の表示データ
が、一旦メモリＭＥＭＯＲＹ１にて蓄積され、その後、
各分割画面のそれぞれに対応するメモリＭＥＭＯ２−
１、ＭＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２
−４にそれぞれ転送される。メモリＭＥＭＯ２−１、Ｍ
ＥＭＯ２−２、ＭＥＭＯ２−３およびＭＥＭＯ２−４で
は、４分割された画面をパラレルに駆動するために、各
メモリから同時に表示データが出力される。このように
各分割画面をパラレルに駆動することによって、データ
周波数が１／４に下がるため、データ信号線の充電時間
を、画面を分割しない場合の４倍に増やすことが可能と
なる。また、このように画面を分割して各画面をパラレ
ルに駆動する場合には、各分割画面のそれぞれに対応す
るメモリＭＥＭＯ２−１、ＭＥＭＯ２−２、ＭＥＭＯ２
−３およびＭＥＭＯ２−４に対して、図１に示すメモリ
１ＨＭＥＭＯ２と同様に、タイミングコントロール回路
ＣＴＲＬによって最初の表示データＤ１を他の表示デー
タＤ２、Ｄ３、Ｄ４、・・・に比べて２倍の時間出力さ
せるように制御することによって、容易にデータ信号線
駆動回路ＳＤに対するデータ供給を制御することができ
る。

【００７２】

【発明の効果】以上により、本発明によれば、１水平走
査期間毎の最初の表示データも含めて全表示データに対
して、一つ前の表示データが供給されるタイミングと一
部重なるように、データをサンプリングするサンプリン
グ信号のパルス幅を広くすることによって、一つ前に供
給されるデータにてデータ信号線を予備充電し、その
後、真のデータにて充電することができる。したがっ
て、比較的面積の大きな画像表示装置においても、デー
タ信号線に所望の信号電圧レベルの映像信号の表示デー
タで充電することができる。

【００７３】また、メモリ手段から１水平走査期間毎に
最初に供給される表示データが、それ以降に供給される
表示データよりも長時間出力されるようにタイミング信
号を設定することによって、１水平走査期間毎に最初に
供給される表示データをサンプリングするサンプリング
期間に、その表示データによってデータ信号線を予備充
電することができる。したがって、全１水平走査期間に
おいてデータ信号線が充電不足になることを防いで、デ
ータ信号線に所望の信号電圧レベルを書込むことができ
る。

【００７４】さらに、本発明の画像表示装置によれば、
本発明のデータ信号線駆動装置によって各画素部に所望
の信号電圧レベルを書き込むことができ、表示品位が極
めて高い画像を表示することができる。

【図面の簡単な説明】

【図１】本発明の一実施形態である液晶表示装置の要部
構成を示すブロック図である。

【図２】図１のデータ信号線駆動回路のサンプリング回
路の構成例を示す回路図である。

【図３】図２のサンプリング回路の動作を説明するため
の信号波形図である。

【図４】（ａ）は図２のバッファ回路ＢＵＦの構成を示
す回路図であり、（ｂ）はその動作を説明するための信
号波形図である。

【図５】図１のデータ供給回路における表示データ用ラ
インメモリ１ＨＭＥＭＯ２の動作を説明するための信号
波形図である。

【図６】本発明の他の実施形態である画像表示装置の表
示制御構成を示すブロック図である。

【図７】従来の画像表示装置の構成例を示すブロック図
である。

【図８】一般的な画像表示装置における画素部の構成を
示す回路図である。

【図９】従来のデータ信号線駆動回路の構成例を示す回
路図である。

【図１０】従来のデータ信号線駆動回路の他の構成例を
示す回路図である。

【図１１】一般的なデータ信号線駆動回路におけるシフ
トレジスタの単位構成例を示す回路図である。

【図１２】一般的なデータ信号線駆動回路におけるシフ
トレジスタの他の単位構成例を示す回路図である。

【図１３】図９のデータ信号線駆動回路の動作を説明す
るための信号波形図である。

【図１４】図１０のデータ信号線駆動回路の動作を説明
するための信号波形図である。

【符号の説明】

１０液晶表示装置ＳＲシフトレジスタＤＡＴ映像信号ＣＬＫ，ＣＬＫＳ，ＣＬＫＧ，／ＣＬＫＳクロック信
号ＳＰＳ、ＳＰＧスタート信号ＳＬデータ信号線ＧＬ走査信号線ＳＤデータ信号線駆動回路ＧＤ走査信号線駆動回路ＰＩＸ画素部ＡＲＹ画素アレイＣＴＲＬタイミングコントロール回路１ＨＭＥＭＯ１、１ＨＭＥＭＯ２表示データ用ライン
メモリＤ／Ａデジタルアナログ変換器ＬＲ、／ＬＲ走査方向切り替え信号ＥＮＡＢイネーブル信号ＲＥリードイネーブル信号ＭＣＬＫメモリリードクロック信号ＴＲＦ転送信号ＷＥライトイネーブル信号ＮサンプリングパルスＧアナログスイッチＢＵＦバッファ回路ＡＳＷサンプリング駆動回路ＩＮＶインバータＮＡＮＤＮＡＮＤ回路

───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.⁷ 識別記号ＦＩテーマコート゛(参考）Ｇ０９Ｇ 3/20 Ｇ０９Ｇ 3/20 ６２３Ｘ６３１６３１Ｑ６４２６４２ＢＦターム(参考） 2H093 NC11 NC12 NC15 NC16 ND01 ND10 ND15 ND34 ND43 NE07 5C006 AA01 AC09 AC21 AF06 AF42 AF51 AF71 BB14 BB16 BC16 BF05 BF07 BF11 FA22 5C080 AA10 BB06 DD05 FF13 GG12 GG15 GG17 JJ02 JJ03 JJ04

Claims

【特許請求の範囲】

【請求項１】時系列に順次遅延した複数のサンプリン
グ信号に応じて入力映像信号を順次サンプリングした各
表示データを複数のデータ信号線にそれぞれ出力すると
共に、該複数のデータ信号線にそれぞれ出力される一連
の表示データは一つ前の表示データの少なくとも一部を
時間的に前方に含むように出力するデータ信号線駆動装
置であって、１水平走査期間毎の最初の表示データも含めて全表示デ
ータの各データ信号線への各出力期間の時間的前方部で
該データ信号線をプリチャージし、その時間的後方部で
表示データを該データ信号線に書込むようにデータ出力
期間を設定するデータ出力期間設定手段が設けられたデ
ータ信号線駆動装置。
【請求項２】前記データ出力期間設定手段は、前記入力映像信号の供給源であるデータ供給回路と、該
入力映像信号をサンプリングするサンプリング回路とを
有し、該サンプリング手段でサンプリングされた表示デ
ータを前記データ出力期間、各データ信号線にそれぞれ
出力する請求項１記載のデータ信号線駆動装置。
【請求項３】前記データ供給回路は、タイミング信号を生成するタイミングコントロール回路
と、外部から供給される複数の表示データが蓄積され、該タ
イミングコントロール回路から供給されるタイミング信
号に応答して映像信号の各表示データを順次供給可能と
するメモリ手段とを有し、該タイミング信号は、該メモリ手段に蓄積された各表示
データのうち、１水平走査期間毎に最初に供給される表
示データが、それ以降に供給される表示データよりも長
時間出力されるように設定されている請求項２記載のデ
ータ信号線駆動装置。
【請求項４】前記タイミング信号は、前記メモリ手段
に蓄積された複数の表示データのうち、１水平走査期間
毎に最初に供給される表示データが、それ以降に供給さ
れる表示データよりも２倍の出力期間に設定されている
請求項３に記載のデータ供給回路。
【請求項５】前記メモリ手段は、外部から供給される
表示データの１水平走査期間分を蓄積可能なラインメモ
リである請求項４記載のデータ信号線駆動装置。
【請求項６】前記メモリ手段は、外部から供給される
表示データの１水平走査期間分を記憶する第１ラインメ
モリと、該第１ラインメモリから表示データが転送され
て記憶され、前記タイミングコントロール回路から供給
されるタイミング信号に応答して、各表示データを順次
供給可能とする第２ラインメモリとを有する請求項５記
載のデータ信号線駆動装置。
【請求項７】前記第２ラインメモリは、パラレルに入
力される複数の表示データをシリアルに出力する請求項
６記載のデータ供給回路。
【請求項８】前記第２ラインメモリは、複数に分割さ
れた複数の分割ラインメモリで構成され、各分割ライン
メモリ毎にデータ出力制御されて、表示画面を水平方向
に複数に分割した分割画面毎に表示データをサンプリン
グ可能とする請求項７記載のデータ供給回路。
【請求項９】前記サンプリング回路は、前記複数のデ
ータ信号線に対応する表示データの前方部で一つ前の表
示データをサンプリングし、その後方部で各データ信号
線毎に対応する表示データをサンプリングするように、
サンプリング期間を広げたサンプリング信号を生成する
と共に、１水平走査期間毎の最初の表示データのサンプ
リング期間がそれ以降の表示データのサンプリング期間
よりも長く設定されている請求項２記載のデータ信号線
駆動装置。
【請求項１０】複数の走査信号線と複数のデータ信号
線とが互いに交叉して配置され、各交叉部近傍位置毎に
画素部がそれぞれマトリクス状に配置され、画素部は駆
動素子を介して該交叉部近傍のデータ信号線に接続さ
れ、該駆動素子の制御端子は該交叉部近傍の走査信号線
に接続された画素アレイと、各データ信号線にそれぞれ表示データを供給する請求項
１〜９の何れかに記載のデータ信号線駆動装置と、各走査信号線に走査信号を順次供給する走査信号線駆動
装置とを備えた画像表示装置。