JP5490567B2

JP5490567B2 - 駆動装置

Info

Publication number: JP5490567B2
Application number: JP2010040633A
Authority: JP
Inventors: 武志奥野; 浩文勝瀬; 一浩松元
Original assignee: Samsung Display Co Ltd
Current assignee: Samsung Display Co Ltd
Priority date: 2010-02-25
Filing date: 2010-02-25
Publication date: 2014-05-14
Anticipated expiration: 2030-02-25
Also published as: KR20110097651A; KR101815704B1; JP2011175183A

Description

アクティブマトリクス型の液晶パネルのゲート選択回路、蓄積容量駆動回路、駆動装置、及び駆動方法に関する。

従来のゲート選択回路２０１は、図１６に示すように、複数のラッチ回路ＬＡ１´からなるシフトレジスタ回路から構成されており、クロック信号Ｃｌｏｃｋ１，Ｃｌｏｃｋ２は上記ラッチ回路ＬＡ１´のクロックとして用いられる。また、ゲート選択信号Ｇａｔｅ＜１＞〜Ｇａｔｅ＜ｍ＞は上記ラッチ回路出力Ｑ１〜Ｑｍから生成される。なお、ラッチ回路ＬＡ１´は、図２０（Ａ）に示すように、２個のクロックドインバータ回路ＣＩＮＶａ，ＣＩＮＶｂと、１個のインバータ回路ＩＮＶａとで構成されている。このように、ゲート選択回路２０１においては、１ゲート選択回路出力（ゲート選択信号Ｇａｔｅ＜１＞〜Ｇａｔｅ＜ｍ＞の内の１出力信号）あたり、各１個のラッチ回路ＬＡ１´が必要となる。また上記ラッチ回路ＬＡ１´を動作させるための制御信号が必要となる。なお、図２０（Ａ）に示すラッチ回路は、通常ラッチ回路と呼ばれ、これに対して図２０（Ｂ）に示す２個のインバータ回路ＩＮＶｃ，ＩＮＶｄで構成されるラッチ回路はバス型ラッチ回路と呼ばれる。

次に、従来の蓄積容量駆動回路２０２は、図１７に示すように、ゲート選択回路２０１と同様に、複数のラッチ回路ＬＡ１´（図２０（Ａ）を参照）からなるシフトレジスタ回路から構成されており、クロック信号Ｃｌｏｃｋ１，Ｃｌｏｃｋ２は通常ラッチ回路ＬＡ１´のクロック信号として用いられる。また、蓄積容量駆動信号Ｃ＜１＞〜Ｃ＜ｍ＞は上記ラッチ回路出力から生成される。このように、蓄積容量駆動回路２０２では、ゲート選択回路２０１と同様に、１蓄積容量駆動回路出力（蓄積容量駆動信号Ｃ＜１＞〜Ｃ＜ｍ＞の内の１出力信号）あたり、各１個のラッチ回路ＬＡ１´が必要となる。また上記ラッチ回路ＬＡ１´を動作させるための制御信号が必要となる。

次に、これら従来の技術を用いたゲート選択回路２０１及び蓄積容量駆動回路２０２により液晶パネルを駆動する駆動装置の全体構成の例を図１８に示す。また、駆動波形の例を図１９に示す。図１８に示す駆動装置において、液晶パネル１は、水平方向に複数の電極を配してなるゲートラインＧＬと、同じく水平方向に複数の電極を配してなる蓄積容量ラインＣＬと、垂直方向に複数の電極を配してなるソースラインＳＬと、を有している。そして、上記ゲートラインＧＬ及び上記ソースラインＳＬの各交点にはＴＦＴ（薄膜トランジスタ）スイッチ、液晶容量ＬＣ、蓄積容量ＣＳからなる画素が形成されている。

また、液晶パネル１には、上記複数のゲートラインＧＬを駆動するためのゲート選択回路２０１と、上記複数の蓄積容量ラインを駆動するための蓄積容量駆動回路２０２と、上記複数のソース電極を駆動するためのソース駆動回路２０３が接続されている。上記ゲート選択回路２０１は１走査期間において、ゲートラインＧＬに接続されている画素ＴＦＴ（薄膜トランジスタ）を順次選択すると共に、ソース駆動回路２０３から所望のデータ電圧を液晶容量ＬＣに書き込む。またデータ電圧を書きこんだ後に、蓄積容量駆動回路２０２から所定の電圧を重畳することにより、液晶容量ＬＣに書き込まれたデータは実際の液晶の光学特性に適した電圧に変換され、次のフレームまで保持される。

なお、関連する表示装置及び表示装置の駆動方法がある（特許文献１を参照）。この表示装置では、シフトレジスタ回路の高密度配置を緩和することのできる表示装置を実現することを目的としている。このために、パネルの両側にゲート回路を配置することにより、回路の密度を低減する。ゲート回路を構成するＳＲ（シフトレジスタ回路）はパネルの一端側のＳＲ出力をパネル表示領域の走査電極を介して、もう一端側のＳＲの入力として使用することにより、パネル両側に配置したＳＲをひとつのＳＲとして動作させる。

特開２００９−２２３０５１号公報

前述したように、従来構成のゲート回路においては、１ゲート選択回路出力あたりに各１個のラッチ回路が必要となる。また従来構成の蓄積容量駆動回路においても、１蓄積容量駆動回路出力あたりに、各１個のラッチ回路が必要となるほか、ラッチ回路を駆動するための制御信号も別途必要となるため、高精細パネルに適用しようとする場合、全体的な回路数の増加は避けられず、結果として、額縁面積の増大が懸念される。狭額縁化の要求に対応するためには、従来と同様の機能を維持しつつ、全体的な回路数を削減することが求められている。

本発明は、斯かる実情に鑑みなされたものであり、本発明の目的は、アクティブマトリクス型の液晶パネルのゲート選択回路において、回路規模を削減することにある。また、さらには、蓄積容量駆動回路における回路規模を削減し、全体的な回路面積を削減できる、液晶パネルの駆動装置を提供することにある。

上記課題を解決するために、水平方向に配された複数のゲートライン及び複数の蓄積容量駆動ラインと、垂直方向に配された複数のソースラインとが交わる箇所に、薄膜トランジスタスイッチ、液晶容量、蓄積容量を備える画素をマトリクス状に配して形成されるアクティブマトリクス型の液晶パネルを駆動する駆動装置であって、前記液晶パネルに表示する画像信号に同期する所定の水平同期信号を分周して生成されるイネーブルクロック信号と、所定の垂直同期クロック信号及び前記イネーブルクロック信号から生成され、互いに異なる位相を有する少なくとも４相以上の複数のクロック信号を発生させるクロック発生回路と、直列に接続してシフトレジスタを形成し、前記イネーブルクロック信号に同期して保持する情報をシフトさせる複数の第１のラッチ回路と、前記ゲートラインに対応して設けられ、それぞれの前記ゲートラインに対応する前記クロック信号を前記画素へのゲート選択信号として供給する際に、前記第１のラッチ回路からの出力信号にしたがって前記ゲート選択信号を順次出力させる第１のスイッチ回路と、を備えるゲート選択回路と、前記画素が備える蓄積容量を駆動する複数の第２のラッチ回路と、前記蓄積容量に保持させる情報を前記第２のラッチ回路に設定する第２のスイッチ回路と、前記複数のクロック信号に接続され、前記第１のラッチ回路の出力信号によってイネーブル状態にされると共に、該イネーブルされた状態において前記クロック信号を出力して前記第２のスイッチ回路をイネーブル状態にする第３のスイッチ回路と、を備える蓄積容量駆動回路と、を有し、前記蓄積容量駆動回路は、前記第１のラッチ回路の出力信号によって前記第１のスイッチ回路がイネーブル状態にされた所定の期間に、前記複数のクロック信号を前記ゲート選択回路の出力信号として順次出力させ、前記第１のラッチ回路の出力信号によって前記第３のスイッチ回路がイネーブル状態にされた所定の期間に、前記第２のスイッチ回路と前記第３のスイッチ回路を通して、前記第２のラッチ回路に前記蓄積容量に保持させる情報を設定することを特徴とする駆動装置である。
この構成により、クロック発生回路によって複数のクロック信号を発生させる。また、複数のラッチ回路によりシフトレジスタを構成し、イネーブルクロック信号に同期して保持する情報をシフトさせる。そして、スイッチ回路ではラッチ回路の出力信号に従って、複数のクロック信号のそれぞれを、ゲート選択信号として順次出力させる。
これにより、ゲート選択回路全体の回路規模を削減し、回路面積を削減することができる。

本発明のゲート選択回路においては、クロック発生回路によって生成された複数のクロック信号が、ラッチ回路からの出力信号に応じて、スイッチ回路からゲート選択信号として順次出力されるようしたので、これにより、回路規模を削減したゲート選択回路を提供できる効果がある。

本発明の第１の実施形態におけるゲート選択回路の構成を示す図である。第１の実施形態における蓄積容量駆動回路の構成を示す図である。本発明のゲート選択回路と蓄積容量駆動回路との関係を示す図である。本発明の第１の実施形態におけるゲート選択回路の動作を示す図である。本発明の第１の実施形態における蓄積容量駆動回路の動作を示す図である。本発明の第２の実施形態に係わる液晶パネルの駆動装置の構成を示す図である。本発明の第２の実施形態におけるゲート選択回路及び蓄積容量駆動回路の動作を示す図である。本発明の第３の実施形態に係わる液晶パネルの駆動装置の構成を示す図である。クロック信号変換回路の例を示す図である。本発明の第３の実施形態におけるゲート選択回路と蓄積容量駆動回路の動作を示す図である。本発明の第４の実施形態に係わる液晶パネルの駆動装置の構成を示す図である。本発明の第４の実施形態の動作を示すタイミングチャートである。ゲート選択回路の制御信号を発生するためのクロック発生回路の構成を示す図である。図１３に示すクロック発生回路の動作波形を示す図である。本発明の液晶パネルの駆動装置を用いた液晶ディスプレイ装置の構成例を示す図である。従来のゲート選択回路の構成を示す図である。従来の蓄積容量駆動回路の構成を示す図である。従来の技術を用いたゲート選択回路及び蓄積容量駆動回路からなる液晶パネルの駆動装置の構成を示す図である。図１７に示す駆動装置における駆動波形の例を示す図である。ラッチ回路の構成を示す図である。

［第１の実施の形態］
（ゲート選択回路）
図１に本発明の第１の実施形態に係わるゲート選択回路の構成を示す。図１に例示するゲート選択回路１１は、複数のラッチ回路ＬＡ１_１〜ＬＡ１_ｍが直列に接続されてなるシフトレジスタ回路（ラッチ回路ＬＡ１）と、４相クロック信号から所望のゲート信号を選択するためのスイッチ回路ＳＷ１（ＳＷ１_１〜ＳＷ１_ｍ）と、各ゲート選択信号（ゲート出力）を出力するためのバッファ回路ＢＡ１とで構成されている。また、ゲート選択回路１１に供給される信号（イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４、データ信号Ｇｄａｔａ）は信号制御回路部１０１から供給される。なお、信号制御回路部１０１については後述する（図１５を参照）。

図１に示すように、シフトレジスタ回路は、複数のラッチ回路ＬＡ１_１〜ＬＡ１_ｍが直列に接続されて構成され、初段のラッチ回路ＬＡ１_１に入力されるデータ信号Ｇｄａｔａが、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２により、順次にシフトされて、出力信号Ｑ１、Ｑ２、Ｑ３、・・・・として出力される。なお、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ）の出力信号Ｑ１、Ｑ２、Ｑ３、・・・・の内、スイッチ回路ＳＷ１に出力されるのは、奇数番目のラッチ回路ＬＡ１の出力信号Ｑ１、Ｑ３、Ｑ５、・・・・である。これは、ラッチ回路ＬＡ１はハーフラッチ回路であり、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４に対してタイミングを合わせるために、４相クロック信号に対して、２つのラッチ回路ＬＡ１が必要になる。また、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ）は、図２０（Ａ）に示す構成の通常ラッチ回路である。

また、スイッチ回路ＳＷ１内の各スイッチ回路ＳＷ１_１〜ＳＷ１_ｍは、ＭＯＳトランジスタで構成され、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４に対応して、４個のスイッチ回路ＳＷ１を１つの単位として区分して構成される。例えば、スイッチ回路ＳＷ１_１〜ＳＷ１_４が１つの単位となり、スイッチ回路ＳＷ１_１〜ＳＷ１_４のゲートが共通接続され、この共通接続されたゲートにラッチ回路ＬＡ１_１の出力信号Ｑ１が入力される。

そして、スイッチ回路ＳＷ１_１のドレインにクロック信号Ｃｋ１が入力され、ソースから出力される信号がバッファ回路ＢＡ１_１の入力となり、ゲート選択信号Ｇａｔｅ＜１＞として出力される。また、スイッチ回路ＳＷ１_２のドレインにクロック信号Ｃｋ２が入力され、ソースから出力される信号がバッファ回路ＢＡ１_２の入力となり、ゲート選択信号Ｇａｔｅ＜２＞として出力される。また、スイッチ回路ＳＷ１_３のドレインにクロック信号Ｃｋ３が入力され、ソースから出力される信号がバッファ回路ＢＡ１_３の入力となり、ゲート選択信号Ｇａｔｅ＜３＞として出力される。また、スイッチ回路ＳＷ１_４のドレインにクロック信号Ｃｋ４が入力され、ソースから出力される信号がバッファ回路ＢＡ１_４の入力となり、ゲート選択信号Ｇａｔｅ＜４＞として出力される。

同様にして、スイッチ回路ＳＷ１_５〜ＳＷ１_８が１つの単位となり、スイッチ回路ＳＷ１_５〜ＳＷ１_８のゲートが共通接続され、この共通接続されたゲートにラッチ回路ＬＡ１_３の出力信号Ｑ３が入力される。そして、スイッチ回路ＳＷ１_５のドレインにクロック信号Ｃｋ１が入力され、ソースから出力される信号がバッファ回路ＢＡ１_５の入力となり、ゲート選択信号Ｇａｔｅ＜５＞として出力される。以下、同様である。
このようにして、各バッファ回路ＢＡ１（ＢＡ１_１〜ＢＡ１_ｍ）の出力はそれぞれ上記ゲートライン出力端子Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞，・・・Ｇａｔｅ＜ｍ＞に接続されており、上記液晶パネルのゲートラインがｍ本の場合、必要なゲート出力もｍ本となる。

次に、図１に示すゲート選択回路１１の制御信号を発生するためのクロック発生回路の構成とその動作を図１３及び図１４に示す。図１３は、図１に示すゲート選択回路のイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２と、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を発生する回路であり、図１３（Ａ）に示す分周回路１１１と、図１３（Ｂ）に示すイネーブルクロック信号生成回路１１２と、図１３（Ｃ）に示す４相クロック生成回路１１３から構成されている。

図１３（Ａ）に示す分周回路１１１は、水平同期信号１Hと、この水平同期信号１Hをインバータ回路ＩＮＶ１により論理反転させた水平同期信号１Hｂにより制御される。この分周回路１１１では、クロックドインバータ回路ＣＩＮＶ１と、インバータ回路ＩＮＶ２（クロックドインバータ回路ＣＩＮＶ３が逆並列接続される）と、クロックドインバータ回路ＣＩＮＶ２とが従属接続され、クロックドインバータ回路ＣＩＮＶ２の出力側がクロックドインバータ回路ＣＩＮＶ１に入力側に接続される。また、クロックドインバータ回路ＣＩＮＶ２の出力信号がナンド回路ＮＡＮＤ１の一方の入力端子の入力信号となり、このナンド回路ＮＡＮＤ１の他方の入力端子には、この分周回路の起動と停止を制御する信号ＲＥＳが入力される。また、ナンド回路ＮＡＮＤ１の出力側と、一方の入力側との間にクロックドインバータ回路ＣＩＮＶ４が接続される。

上記構成の分周回路１１１により、インバータ回路ＩＮＶ１に、水平同期信号１Hが入力され、信号ＲＥＳがＨレベルとなることにより、２分周（周波数が１/２）された信号Ａが得られる。
この信号Ａは、図１３（Ｂ）に示すイネーブルクロック信号生成回路１１２に入力される。図１３（Ｂ）に示すイネーブルクロック信号生成回路１１２では、インバータ回路ＩＮＶ３、ＩＮＶ３ａ、ＩＮＶ３ｂ、ＩＮＶ３ｃを直列に接続し、インバータ回路ＩＮＶ３の出力側にインバータ回路ＩＮＶ３ｄとＩＮＶ３ｄの直列回路を接続する。このイネーブルクロック信号生成回路１１２に、分周回路１１１から出力される信号Ａを入力することにより、インバータ回路ＩＮＶ３から信号Ｂが出力され、インバータ回路ＩＮＶ３ｃからイネーブルクロック信号Ｅｎａｂｌｅ１が出力され、インバータ回路ＩＮＶ３ｅからイネーブルクロック信号Ｅｎａｂｌｅ２が出力される。このイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２が、図１に示すゲート選択回路１１のイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２となる。なお、信号Ｂは、信号Ａの反転信号である。

また、これらの信号Ａ及びＢは、垂直クロック信号ＣＫＶ１、ＣＫＶ２と共に、図１３（Ｃ）に示す４相クロック生成回路１１３のＮＡＮＤ回路（ＮＡＮＤ２〜ＮＡＮＤ５）にそれぞれ入力される。ナンド回路ＮＡＮＤ２には、信号Ａと垂直クロック信号ＣＫＶ１とが入力され、インバータ回路ＩＮＶ４ａ，４ｂ，４ｃを通して、クロック信号Ｃｋ１が得られる。ナンド回路ＮＡＮＤ３には、信号Ａと垂直クロック信号ＣＫＶ２とが入力され、インバータ回路ＩＮＶ５ａ，５ｂ，５ｃを通して、クロック信号Ｃｋ２が得られる。ナンド回路ＮＡＮＤ４には、信号Ａと垂直クロック信号ＣＫＶ１とが入力され、インバータ回路ＩＮＶ６ａ，６ｂ，６ｃを通して、クロック信号Ｃｋ３が得られる。ナンド回路ＮＡＮＤ５には、信号Ｂと垂直クロック信号ＣＫＶ２とが入力され、インバータ回路ＩＮＶ７ａ，７ｂ，７ｃを通して、クロック信号Ｃｋ４が得られる。このようにして、４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を得ることができる。

図１４には具体的な動作タイミングを示してある。図１４に示すタイミングチャートでは、縦方向に上から順番に、水平同期信号１H、クロック信号Ｃｌｏｃｋ１（垂直クロック信号ＣＫＶ１）、クロック信号Ｃｌｏｃｋ２（垂直クロック信号ＣＫＶ２）、イネーブルクロック信号Ｅｎａｂｌｅ１、イネーブルクロック信号Ｅｎａｂｌｅ２、４相クロックＣｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４、分周回路制御信号ＲＥＳを並べて示している。図１４に示すように、最下段に示す信号ＲＥＳをＨレベルにすることにより分周回路が動作を開始し、水平同期信号１H、及び垂直クロック信号ＣＫＶ１，ＣＫＶ２により、４相クロックＣｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が生成される。

（蓄積容量駆動回路）
次に、第１の実施形態における蓄積容量駆動回路１２を図２に示す。本発明の蓄積容量駆動回路は、図２に示すように、複数のラッチ回路ＬＡ２（ＬＡ２_ｎ＋２〜ＬＡ２_ｎ＋９）と、上記ラッチ回路ＬＡ２に入力される蓄積容量駆動データ信号Ｃｄａｔａを選択する複数のスイッチ回路ＳＷ２（ＳＷ２_ｎ＋２〜ＳＷ_ｎ＋９）と、上記ラッチ回路出力より各蓄積容量出力を出力するためのバッファ回路ＢＡ２（ＢＡ_ｎ〜ＢＡ_ｎ＋７）から構成されている。なお、「ｎ」はｎ番目のゲートラインを示す（垂直方向：Ｙ）アドレスであり、例えば、「ｎ＋２」は、垂直方向にｎ＋２番目のゲートラインであることを示している。

図２に示すように、スイッチ回路ＳＷ２内の各スイッチ回路ＳＷ２_ｎ＋２〜ＳＷ２_ｎ＋９は、ＭＯＳトランジスタで構成され、それぞれのゲートにゲート選択回路１１からゲート選択信号Ｇａｔｅ＜ｎ＋２＞，Ｇａｔｅ＜ｎ＋３＞，・・・，Ｇａｔｅ＜ｎ＋９＞がそれぞれ入力される。そして、各スイッチ回路ＳＷ２_ｎ＋２〜ＳＷ２_ｎ＋９のそれぞれのドレインは共通接続され、この共通接続されたドレインに、データ信号Ｃｄａｔａが入力される。また、各スイッチ回路ＳＷ２_ｎ＋２〜ＳＷ２_ｎ＋９のそれぞれのソースは、ラッチ回路ＬＡ２（ＬＡ２_ｎ＋２〜ＬＡ２_ｎ＋９）のデータ入力側にそれぞれ接続される。また、ラッチ回路ＬＡ２（ＬＡ２_ｎ＋２〜ＬＡ２_ｎ＋９）のそれぞれのデータ出力側は、それぞれ、バッファ回路ＢＡ２（ＢＡ２_ｎ〜ＢＡ２_ｎ＋７）の入力側に接続され、バッファ回路ＢＡ２（ＢＡ２_ｎ〜ＢＡ２_ｎ＋７）のそれぞれの出力側は、蓄積容量ライン出力端子Ｃ＜ｎ＞，Ｃ＜ｎ＋１＞，・・・，Ｃ＜ｎ＋７＞に接続されている。上記液晶パネルの蓄積容量ラインがｍ本の場合、必要な蓄積容量出力もｍ本となる。

なお、図２に示す例では、実際の液晶パネルのゲートラインＧＬと蓄積容量ラインＣＬの駆動タイミングに合わせるために、ゲートラインＧＬの垂直方向アドレスと、蓄積容量ラインＣＬの垂直方向アドレスとに２ライン分のオフセットを持たせている。このため、ゲート選択信号Ｇａｔｅ＜ｎ＋２＞（ｎ＋２番目のゲートラインの駆動信号）により、蓄積容量駆動信号Ｃ＜ｎ＞（ｎ番目のソースラインＳＬの駆動信号）が生成されるように構成されている。また、バッファ回路ＢＡ２内の各バッファ回路ＢＡ２_ｎ〜ＢＡ２_ｎ＋７を構成するインバータの段数がバッファ回路ＢＡ２_ｎについては３段、ＢＡ２_ｎ＋２については２段と、出力信号が交互に異なる信号レベルになるように構成される。

また、バッファ回路ＢＡ２（ＢＡ２_ｎ〜ＢＡ２_ｎ＋７）内の最終出力用のバッファ回路（インバータ）は、電圧調整可能（画像のコントラストの調整可能）な電源Ｖ１，Ｖ２により駆動される。また、バッファ回路ＢＡ２内の各バッファ回路ＢＡ２_ｎ〜ＢＡ２_ｎ＋７は、インバータの接続段数が２段、３段と交互に異なるように構成されている。

また、ラッチ回路ＬＡ２（ＬＡ２_ｎ＋２〜ＬＡ２_ｎ＋９）は、バス型ラッチ回路で構成される。図２０は通常ラッチ回路とバス型ラッチ回路の構成例を示したものである。図２０（Ａ）に示す通常ラッチ回路では、２個のクロックドインバータ回路ＣＩＮＶａ，ＣＩＮＶｂと、１個のインバータ回路ＩＮＶａとで構成されており、素子数としては１０個のトランジスタが必要となる。これに対してバス型ラッチ回路では２個のインバータ回路ＩＮＶｃ，ＩＮＶｄを逆並列接続して構成されている。素子数としては４個のトランジスタで実現できるので、上記ラッチ回路部分で６個のトランジスタ数を削減することが可能である。

次に、本発明の第１の実施形態におけるゲート選択回路と蓄積容量駆動回路の全体構成を示す。図３は本発明のゲート選択回路１１と蓄積容量駆動回路１２の関係を示したものであり、液晶パネル（画面）の左側に配置されるゲート選択回路１１と、画面の右側に配置される蓄積容量駆動回路１２の関係を示す図である。

図３に示すように、ゲート選択回路１１によって生成されたゲート選択信号は、液晶パネルのゲートラインＧＬ上を通過し、対向側にある蓄積容量駆動回路１２のスイッチ回路ＳＷ２に接続されている。また、上記蓄積容量駆動回路１２では、ゲート出力（ゲート選択信号）がＨレベルになったタイミングで蓄積容量駆動データをラッチ回路ＬＡ２に設定し、このラッチ回路ＬＡ２に設定したデータを、バッファ回路ＢＡ２を介して、蓄積容量回路出力として出力する。
この場合に、図２に示すように、ゲート選択信号Ｇａｔｅ＜ｎ＞により、蓄積容量駆動信号Ｃ＜ｎ＋２＞が生成されるように構成される。これは、ゲート選択信号Ｇａｔｅ＜ｎ＞によりデータ信号が書き込まれた画素に対して、蓄積容量駆動回路<n>によって更新されるタイミングを遅らせるために設定したものであり、この例では、２ライン分のオフセットを設けるようにしている。なお、このオフセットさせるライン数については、適宜選択することができる。

また、図１５に、本発明の液晶パネルの駆動装置（ゲート選択回路１１及び蓄積容量駆動回路１２）を用いた液晶ディスプレイ装置の構成例を示す。図１５に示す液晶ディスプレイ装置は、本発明に直接関係する部分、すなわち、クロック信号等の信号を発生する信号制御回路部のみを示しており、対向電極駆動回路や、バッライトや、電源回路等は省略して示している。
図１５に示す駆動装置において、液晶パネル１は、水平方向に複数の電極を配してなるゲートラインＧＬと、同じく水平方向に複数の電極を配してなる蓄積容量ラインＣＬと、垂直方向に複数の電極を配してなるソースラインＳＬと、を有している。そして、上記ゲートラインＧＬ及び上記ソースラインＳＬの各交点にはＴＦＴ（薄膜トランジスタ）スイッチ、液晶容量ＬＣ、蓄積容量ＣＳからなる画素が形成されている。

また、液晶パネル１には、上記複数のゲートラインＧＬを駆動するためのゲート選択回路１１と、上記複数の蓄積容量ラインを駆動するための蓄積容量駆動回路１２と、上記複数のソース電極を駆動するためのソース駆動回路１３が接続されている。上記ゲート選択回路１１は１走査期間において、ゲートラインＧＬに接続されている画素ＴＦＴ（薄膜トランジスタ）を順次選択すると共に、ソース駆動回路１３から所望のデータ電圧を液晶容量ＬＣに書き込む。またデータ電圧を書きこんだ後に、蓄積容量駆動回路１２から所定の電圧を重畳することにより、液晶容量ＬＣに書き込まれたデータは実際の液晶の光学特性に適した電圧に変換され、次のフレームまで保持される。

また、信号制御回路部１０１は、ゲート選択回路１１、蓄積容量駆動回路１２、及びソース駆動回路１３を制御するための信号を生成する。この信号制御回路部１０１は、ＣＰＵ等を含む制御部２により制御されることにより、外部から入力される画像データ信号、同期信号（水平・垂直同期信号）、及び外部入力クロック信号を基に、ゲート選択回路１１、蓄積容量駆動回路１２、及びソース駆動回路１３を駆動制御するための信号を生成する。この信号制御回路部１０１内のクロック発生回路１１０は、図１３に示す水平同期信号を分周する分周回路１１１、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２を生成するイネーブルクロック信号生成回路１１２、４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を生成する４相クロック生成回路１１３、及び図９に示すクロック信号変換回路１１４を有している。また、データ信号生成回路１２１は、画像データ信号を基に、ソース駆動回路１３の画像信号を生成して出力する。

（第１の実施形態の動作）
次に、本発明の第１の実施形態におけるゲート選択回路の動作について、図４を参照しながら説明する。図４では、横方向に時間を取り、縦方向に、ゲート選択回路１１に入力されるデータ信号Ｇｄａｔａと、イネーブルクロック信号Ｅｎａｂｌｅ１と、イネーブルクロック信号Ｅｎａｂｌｅ２と、４相クロックＣｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４と、ラッチ回路ＬＡ１の出力信号Ｑ１、Ｑ２、Ｑ３、Ｑｍと、ゲート選択信号Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞，・・・Ｇａｔｅ＜ｍ＞と、を並べて示したものである。

図４において、データ信号Ｇｄａｔａが入力されると、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２によって信号ＧｄａｔａのＨレベルがラッチされ、ラッチ回路出力信号Q１、Q２，Ｑ３が順次出力される（時刻ｔ１，ｔ２，ｔ３）。上記ラッチ回路出力Q１、Q２は各スイッチ回路ＳＷ１に接続されているので、上記４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を選択するためのイネーブル信号となる。例えば、Q１がＨレベルになると、上記スイッチ回路はＯＮ状態になり、４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が一括して選択され、上記バッファ回路を介してゲートライン出力端子Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞・・・へ順次出力される。上記ラッチ回路ＬＡ１はシフトレジスタ回路を構成しているので、上記Ｑ１，Ｑ２出力が順次転送されることにより、上記スイッチ回路ＳＷ１も順次ＯＮ状態となり、所望のタイミングで各ゲート選択信号を出力させることが可能となる。

次に、本発明の第１の実施形態における蓄積容量駆動回路の動作について図５を参照しながら説明する。図５は、横方向に時間を取り、縦方向に、蓄積容量駆動回路１２に入力されるデータ信号Ｃｄａｔａと、ゲート選択回路１１から出力されるゲート選択信号Ｇａｔｅ＜ｎ＋２＞，Ｇａｔｅ＜ｎ＋３＞，Ｇａｔｅ＜ｎ＋４＞，Ｇａｔｅ＜ｎ＋５＞，Ｇａｔｅ＜ｎ＋６＞，Ｇａｔｅ＜ｎ＋７＞，Ｇａｔｅ＜ｎ＋８＞，Ｇａｔｅ＜Ｎ＋９＞と、蓄積容量駆動信号Ｃ＜ｎ＞，Ｃ＜ｎ＋１＞，Ｃ＜ｎ＋２＞，Ｃ＜ｎ＋３＞，Ｃ＜ｎ＋４＞，Ｃ＜ｎ＋５＞，Ｃ＜ｎ＋６＞，Ｃ＜ｎ＋７＞を並べて示したものである。

図５において、各スイッチ回路ＳＷ２に上記ゲート選択回路１１からのゲート選択信号Ｇａｔｅ＜ｎ＋２＞，Ｇａｔｅ＜ｎ＋３＞，・・・Ｇａｔｅ＜ｎ＋９＞が入力されると、蓄積容量駆動回路１２内のスイッチ回路ＳＷ２（ＳＷ２_ｎ＋２〜ＳＷ２_ｎ＋９）はそれぞれ順次にＯＮとなり、蓄積容量データＣｄａｔａがラッチ回路ＬＡ２（ＬＡ２_ｎ〜ＬＡ２_ｎ＋７）へ入力される。そして保持された各ラッチ回路ＬＡ２（ＬＡ２_ｎ〜ＬＡ２_ｎ＋７）の出力はバッファ回路ＢＡ２（ＢＡ２_ｎ〜ＢＡ２_ｎ＋７）を介して、蓄積容量ライン出力端子Ｃ＜ｎ＞，Ｃ＜ｎ＋１＞，・・・，Ｃ＜ｎ＋７＞へ出力される。なお、上記ラッチ回路ＬＡ２（ＬＡ２_ｎ〜ＬＡ２_ｎ＋７）は次のフレームで再び上記ゲート選択回路１１からのゲート出力（ゲート選択信号）がスイッチ回路ＳＷ２に入力されるまで、蓄積容量データＣｄａｔａの値を保持し続ける。

なお、本発明の第１の実施形態における蓄積容量駆動回路のラッチ回路ＬＡ２は前述したようなバス型ラッチ回路（図２０（Ｂ）を参照）を採用している。これは、従来の蓄積容量駆動回路がシフトレジスタ構成をとっており、ラッチ回路には常時クロック信号を供給することが必要な回路構成であったため、上記バス型ラッチを構成することが難しかった。これに対して、本発明の蓄積容量駆動回路ではラッチのデータを更新するタイミングは１フレームに１回の上記ゲート選択回路からのゲート出力がＨとなる期間のみと決まっていることから、常時ラッチ回路を更新する必要がなく、結果として素子数の少ないバス型ラッチを採用することが可能となっている。

（第１の実施形態により得られる効果）
上述したように、従来ゲート選択信号を生成するために用いられていたラッチ回路ＬＡ１の出力信号を複数のクロック信号（例えば、４相のクロック信号）を選択するためのイネーブル信号として用いることにより、従来技術のゲート選択回路が１ゲート出力あたり、１個のラッチ回路が必要であったのに対して、本発明のゲート選択回路では１ゲート出力あたり０．５個（４ゲート出力あたり２個のラッチ回路）があれば、同様の機能を構成することが可能となるため、結果としてゲート選択回路全体のラッチ回路の数を半減することができる。

なお、本実施形態では上記複数のクロック信号として４相クロック信号を例にとって説明したが、本発明のゲート選択回路は、例えばラッチ回路ＬＡ１に入力されるデータ信号Ｇｄａｔａとイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２のパルス幅及びタイミングを調整することにより、４相以外のクロック信号でも適用できる。例えば、データ信号とクロック信号のパルス幅を２倍（周波数１／２）として、８相のクロック信号を入力することにより、ゲート選択回路に必要なラッチ回路は８ゲート出力あたり２個のラッチ回路で構成することが可能となる。同様に本発明のゲート選択回路ではN相のクロック信号を入力することにより、必要なラッチ回路を２／Ｎに削減することができる。

また、本発明の蓄積容量駆動回路においては、１蓄積容量駆動回路出力あたりに必要なラッチ回路数は１個と変わりはないが、ラッチ回路のクロック信号として上記ゲート選択回路からのゲート出力を用いることにより、ラッチ回路を制御するための制御信号を削減することが可能となる。さらに従来のラッチ構成からバス型ラッチ回路を適用することにより、回路素子数を削減することが可能となり、蓄積容量駆動回路についても全体的な回路面積の削減が可能となる。
以上、説明したように、本発明のゲート選択回路及び蓄積容量駆動回路を用いることにより、全体的な回路面積の削減が可能となり、結果として液晶パネルの狭額縁化に寄与することが可能となる。

［第２の実施形態］
第１の実施形態においては、ゲート選択回路１１と蓄積容量駆動回路１２とを個別に設ける例、例えば、図１８に示す場合と同様に、液晶パネル１の両側にそれぞれを独立して配置する例について説明したが、第２の実施の形態では、ゲート選択回路と蓄積容量駆動回路とを１つにまとめた例、例えば、液晶パネル１の一方の側に寄せて、両方の回路を配置する例について説明する。
本発明の第２の実施形態に係わる液晶パネルの駆動装置の例を図６に示す。図６に示す駆動装置２１は、ゲート選択回路１１Ａと、蓄積容量駆動回路１２Ａとで構成される。この駆動装置２１においては、ゲート選択回路１１Ａと、蓄積容量駆動回路１２Ａとが、ラッチ回路ＬＡ１に対応して交互に配置される。

ゲート選択回路１１Ａは、複数のラッチ回路ＬＡ１_１〜ＬＡ１_ｍが直列に接続されてなるシフトレジスタ回路（ラッチ回路ＬＡ１）と、４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４から所望のゲート信号を選択するための複数のＭＯＳトランジスタからなるスイッチ回路ＳＷ１と、ゲート選択信号Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞を出力するための複数のバッファ回路からなるバッファ回路ＢＡ１とで構成されている。

そして、上記シフトレジスタ回路（ラッチ回路ＬＡ１）には、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２とデータ信号Ｇｄａｔａとが入力され、スイッチ回路ＳＷ１には、ゲートライン信号として出力される複数のクロック信号（図６では４相のクロック信号）Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が入力される。
このバッファ回路ＢＡ１内の各バッファ回路の出力はそれぞれゲートライン出力端子Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞，・・・Ｇａｔｅ＜ｍ＞に接続されている。このゲート選択回路の部分の構成については、図１の示す第１の実施形態のゲート選択回路１１となんら変わりはないので詳細な説明は省略する。

次に、蓄積容量駆動回路１２Ａは、スイッチ回路ＳＷ２と、スイッチ回路ＳＷ３と、バッファ回路ＢＡ２とで構成されている。回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ）は、スイッチ回路ＳＷ３を通して、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４によりイネーブル状態にされるスイッチ回路であり、蓄積容量駆動データ信号Ｃｄａｔａを選択して、このデータ（情報）をラッチ回路ＬＡ２（ＬＡ２１〜ＬＡ２ｍ）に設定する。スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_ｍ）は、シフトレジスタ回路（ラッチ回路ＬＡ１）内にある偶数番目のラッチ回路ＬＡ１₂，ＬＡ１_４、・・・の出力側にゲートが接続され、上記４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を選択し、且つ上記スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ）をイネーブルするためのスイッチ回路である。バッファ回路ＢＡ２（ＢＡ２_１〜ＢＡ２_ｍ）は、ラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_ｍ）の各出力信号を入力し、各蓄積容量信号を出力するためのバッファ回路である。このバッファ回路ＢＡ２_１〜ＢＡ２_ｍの出力側はそれぞれ蓄積容量ライン出力端子Ｃ＜１＞，Ｃ＜２＞，Ｃ＜３＞，・・・・，Ｃ＜m＞に接続されている。

この蓄積容量駆動回路の構成において、スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ）と、ラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_ｍ）と、バッファ回路ＢＡ２（ＢＡ２_１〜ＢＡ２_ｍ）とで構成される部分については、図２に示す蓄積容量駆動回路１２と同じ構成である。図６に示す蓄積容量駆動回路１２Ａが、図２に示す蓄積容量駆動回路１２と構成上異なるのは、スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_ｍ）を用いている点が異なる。すなわち、図２に示す蓄積容量駆動回路１２では、スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ）内の各ＭＯＳトランジスタのゲート信号として、ゲート選択信号Ｇａｔｅ＜ｎ＋２＞，Ｇａｔｅ＜ｎ＋３＞，・・・を用いている。これに対して、図６に示す蓄積容量駆動回路部分では、スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_ｍ）により、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ）内の偶数番目のラッチ回路（ＬＡ１_２，ＬＡ_４，・・・）の出力信号Ｑ２、Ｑ４、・・・・と、４相クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４とを用いて、スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ）のＭＯＳトランジスタのゲート信号を生成している。

この場合に、スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_ｍ）内の各スイッチは４個の単位で区分けされ、例えば、４個のスイッチ回路ＳＷ３_１〜ＳＷ３_４については、ラッチ回路ＬＡ１_２の出力信号Ｑ２と、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４により、スイッチ回路ＳＷ２_１〜２_４のゲート信号を生成する。同様にして、４個のスイッチ回路ＳＷ３₅〜ＳＷ３_８については、ラッチ回路ＬＡ１_４の出力信号Ｑ４と、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４により、スイッチ回路ＳＷ２_５〜２_８のゲート信号を生成する。

（第２の実施形態の動作）
次に、本発明の第２の実施形態におけるゲート選択回路及び蓄積容量駆動回路の動作について図７を参照しながら説明する。ここで、ゲート選択回路については前記第１の実施形態と何等変わりはないので詳細な説明は省略する。

図７は、横方向を時間に取り、縦方向に、データ信号Ｇｄａｔａと、イネーブルクロック信号Ｅｎａｂｌｅ１と、イネーブルクロック信号Ｅｎａｂｌｅ２と、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４と、ラッチ回路ＬＡ１_１の出力信号Ｑ１と、ラッチ回路ＬＡ１_２の出力信号Ｑ２と、データ信号Ｃｄａｔａと、ゲート選択信号Ｇａｔｅ＜１＞と、蓄積容量駆動信号Ｃ＜１＞、ゲート選択信号Ｇａｔｅ＜２＞と、蓄積容量駆動信号Ｃ＜２＞と、ゲート選択信号Ｇａｔｅ＜３＞と、蓄積容量駆動信号Ｃ＜３＞と、ゲート選択信号Ｇａｔｅ＜４＞と、蓄積容量駆動信号Ｃ＜４＞と、を並べて示したものである。

そして、図７に示すように、蓄積容量駆動回路の動作は、上記シフトレジスタ回路におけるラッチ回路ＬＡ１_２の出力Ｑ２がＨレベルになると、スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_４）がＯＮ状態となり、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４により所定のタイミングでスイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_４）がイネーブルされる。スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_４）がＯＮ状態になると、蓄積容量データＣｄａｔａがラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_４）へ入力される。そして保持された各ラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_４）の出力はバッファ回路ＢＡ２（ＢＡ２_１〜ＢＡ２_４）を介して、蓄積容量ライン出力端子Ｃ＜１＞，Ｃ＜２＞，Ｃ＜３＞，Ｃ＜４＞へ出力される。なお、上記ラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_４）は次のフレームで再びスイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_４）がイネーブルされるまで、蓄積容量データＣｄａｔａの値を保持し続ける。

なお、本発明の第２の実施形態における蓄積容量駆動回路のラッチ回路ＬＡ２についても、２個のインバータ回路で構成されるバス型ラッチ回路（図２０（Ｂ）を参照）を採用している。また、前記第１の実施形態ではラッチ回路ＬＡ２のデータが更新されるタイミングは前記ゲート選択回路のゲート出力がＨレベルとなる期間であったのに対して、第２の実施形態ではゲート選択回路のラッチ回路ＬＡ１_２の出力Ｑ２がＨレベルとなり且つ、各４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４がＨレベルとなるタイミングに変更されているが、前記第１の実施形態と同様の効果が得られることは図７の視察により明白である。

（第２の実施形態における効果）
本発明の第２の実施形態においても、従来ゲート選択信号を生成するために用いられていたラッチ回路ＬＡ１の出力信号を複数のクロック信号を選択するためのイネーブル信号として用いることにより、本発明のゲート選択回路では１ゲート出力あたり０．５個（４ゲート出力あたり２個のラッチ回路）があれば、同様の機能を構成することが可能となるため、第１の実施形態と同様の効果が得られる。

また、蓄積容量駆動回路においては、１蓄積容量駆動回路出力あたりに必要なラッチ回路数は１個と変わりはないが、ラッチ回路ＬＡ２の制御を上記ゲート選択回路であらかじめ具備されているラッチ回路の出力信号Ｑ２，Ｑ４，・・・と、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を利用することにより、蓄積容量駆動回路を制御するための制御信号を別途準備する必要がなくなる。さらに従来のラッチ回路構成からバス型ラッチ回路を適用することにより、回路素子数を削減することが可能となり、蓄積容量駆動回路についても全体的な回路面積の削減が可能となる。

以上、説明したように、本発明の第２の実施形態におけるゲート選択回路及び蓄積容量駆動回路を用いることにより、従来の回路と同様な機能を維持したまま、全体的な回路面積の削減が可能となり、結果として液晶パネルの狭額縁化に寄与することが可能となる。

［第３の実施形態］
本発明の第３の実施形態に係わる液晶パネルの駆動装置の構成を図８に示す。図８に示す第３の実施形態の駆動装置２２は、ゲート選択回路１１Ｂ及び蓄積容量駆動回路１２Ｂから構成される。ゲート選択回路１１Ｂは、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ）と、スイッチ回路ＳＷ１と、バッファ回路ＢＡ１とで構成される。なお、クロック発生回路１１０を内蔵する信号制御回路部１０１を含めてゲート選択回路と呼ぶことがある。また、蓄積容量駆動回路１２Ｂは、スイッチ回路ＳＷ２及びＳＷ３と、ラッチ回路ＬＡ２と、バッファ回路ＢＡ２とで構成される。

図８に示す第３の実施形態の駆動装置２２が、図６に示す第２の実施の形態の駆動装置２１と構成上異なるのは、図６に示す回路に、トランスファーゲートＴＧ１，ＴＧ２からなる双方向切り換え回路ＥＸＣ（破線の楕円で囲まれた部分）を、ラッチ回路ＬＡ１（より正確にはＬＡ１_１，ＬＡ１_３，・・・，ＬＡ１_ｍ−１）の入力側に新たに追加した点であり、他の構成は図６に示す回路と同様である。

すなわち、図８に示すゲート選択回路及び蓄積容量駆動回路では、ラッチ回路ＬＡ１_１，ＬＡ１_３，・・・，ＬＡ１_ｍ−１（奇数番目のラッチ回路）に入力されるデータ信号を選択し、シフトレジスタの転送方向を決定するための２つのトランスファーゲートＴＧ１，ＴＧ２からなる双方向切り換え回路ＥＸＣと、この双方向切り換え回路ＥＸＣを制御するための制御信号ＵＤ，ＵＤＢを追加している。このように、図８に示す構成は、図６に示す第２の実施形態におけるゲート選択回路に、上記双方向切り換え回路ＥＸＣを付加した構成と等しく、このため、同一の構成部分には同一の符号を付し、重複する説明は省略する。

図９はクロック信号変換回路１１４の構成を示す図であり、図８に示したシフトレジスタ回路（ＬＡ１_１〜ＬＡ１_ｍ）の双方向転送を実現するために、上記制御信号ＵＤ，ＵＤＢの状態と同期して、４相クロックの位相を反転させるための回路である。このクロック信号変換回路１１４は、図１５に示すように、信号制御回路部１０１のクロック発生回路１１０内に設けられている。
図９（Ａ）に示すように、クロック信号変換回路１１４は、出力側が共通接続されるトランスファーゲートＴＧ１１及びＴＧ１２において、トランスファーゲートＴＧ１１の入力側には、クロック信号ＣＫ１＿ａが入力され、制御端子（／φ）に信号ＵＤＢが入力され、制御端子（φ）には、信号ＵＤが入力される。また、トランスファーゲートＴＧ１２の入力側には、クロック信号ＣＫ４＿ａが入力され、制御端子（／φ）に信号ＵＤが入力され、制御端子（φ）には、信号ＵＤＢが入力される。そして、トランスファーゲートＴＧ１１及びＴＧ１２の共通接続された出力側には、信号ＵＤ，ＵＤＢの信号レベルに応じて、クロック信号Ｃｋ１＿ａまたはクロック信号Ｃｋ４＿ａのいずれかの信号が選択されて出力される。この選択された信号がバッファ回路ＢＡ３を通して、クロック信号Ｃｋ１として出力される。

出力側が共通接続されるトランスファーゲートＴＧ２１及びＴＧ２２においても同様であり、信号ＵＤ，ＵＤＢの信号レベルに応じて、クロック信号Ｃｋ２＿ａまたはクロック信号Ｃｋ１＿３ａのいずれかが選択されて出力され、この選択された信号がバッファ回路ＢＡ３を通して、クロック信号Ｃｋ２として出力される。同様にして、出力側が共通接続されるトランスファーゲートＴＧ３１及びＴＧ３２では、信号ＵＤ，ＵＤＢの信号レベルに応じて、クロック信号Ｃｋ３＿ａまたはクロック信号Ｃｋ１＿２ａのいずれかが選択されて出力され、この選択された信号がバッファ回路ＢＡ３を通して、クロック信号Ｃｋ３として出力される。また、出力側が共通接続されるトランスファーゲートＴＧ４１及びＴＧ４２では、信号ＵＤ，ＵＤＢの信号レベルに応じて、クロック信号Ｃｋ４＿ａまたはクロック信号Ｃｋ１＿１ａのいずれかが選択されて出力され、この選択された信号がバッファ回路ＢＡ３を通して、クロック信号Ｃｋ４として出力される。

上記構成のクロック信号変換回路により、図９（Ｂ）に示すように、信号ＵＤがＨレベル、信号ＵＤＢがＬレベルの状態においては、入力クロック信号ＣＫ１＿ａ／ＣＫ２_a／ＣＫ３＿ａ／ＣＫ４＿ａの位相順に応じたクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が出力される。一方、信号ＵＤがＬレベル、信号ＵＤＢがＨレベルの状態においては、入力クロック信号ＣＫ１＿ａ／ＣＫ２_a／ＣＫ３＿ａ／ＣＫ４＿ａの位相順を反転させた位相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が出力される。

（第３の実施形態の動作）
本発明の第３の実施形態におけるゲート選択回路の動作について図１０を参照しながら説明する。図１０に示すタイミングチャートでは、横方向に時間を取り、縦方向に、ラッチ回路ＬＡ１に入力されるデータ信号Ｇｄａｔａと、イネーブルクロック信号Ｅｎａｂｌｅ１と、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４と、蓄積容量駆動回路に入力されるデータ信号Ｃｄａｔａと、ラッチ回路ＬＡ１_１の出力信号Ｑ１（またはラッチ回路ＬＡ１_ｍ−１の出力信号Ｑ_ｍ−１）と、ラッチ回路ＬＡ２_１の出力信号Ｑ２（または、ラッチ回路ＬＡ１_ｍの出力信号Ｑ_ｍ）と、信号ＵＤ及びＵＤＢと、ゲート選択信号Ｇａｔｅ＜１＞と、蓄積容量駆動信号Ｃ＜１＞と、ゲート選択信号Ｇａｔｅ＜２＞と、蓄積容量駆動信号Ｃ＜２＞と、ゲート選択信号Ｇａｔｅ＜３＞と、蓄積容量駆動信号Ｃ＜３＞と、ゲート選択信号Ｇａｔｅ＜４＞と、蓄積容量駆動信号Ｃ＜４＞と、ゲート選択信号Ｇａｔｅ＜ｍ−３＞と、蓄積容量駆動信号Ｃ＜ｍ−３＞と、ゲート選択信号Ｇａｔｅ＜ｍ−２＞と、蓄積容量駆動信号Ｃ＜ｍ−２＞と、ゲート選択信号Ｇａｔｅ＜ｍ−１＞と、蓄積容量駆動信号Ｃ＜ｍ−１＞と、ゲート選択信号Ｇａｔｅ＜ｍ＞と、蓄積容量駆動信号Ｃ＜ｍ＞と、を並べて示している。

図１０に示されるように、上記双方向切り換え回路ＥＸＣ（ＴＧ１，ＴＧ２）は、上記シフトレジスタ回路（ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ））の転送方向を切り換える機能を具備している。すなわち、ゲート選択回路の転送方向をＧａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞，・・・，Ｇａｔｅ＜８＞・・・のように転送する場合には、信号ＵＤがＨレベル「ＵＤ＝Ｈ」、信号ＵＤＢがＬレベル「ＵＤＢ＝Ｌ」となり、双方向切り換え回路ＥＸＣのＴＧ１がそれぞれＯＮ状態、ＴＧ２がオフ状態となり、図８に示す左端のラッチ回路ＬＡ１_１に信号データＧｄａｔａが入力される。そしてイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２に同期して順次Ｑ１、Ｑ２、Ｑ３、Ｑ４・・・のようにデータが転送される。例えば、時刻ｔ１〜ｔ２において、ゲート選択信号Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞の順番に信号が出力される。

反対にゲート選択回路の転送方向を・・Ｇａｔｅ＜８＞，・・・，Ｇａｔｅ＜４＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜１＞のように転送する場合には、信号ＵＤがＬレベル「ＵＤ＝Ｌ」、信号ＵＤＢがＨレベル「ＵＤＢ＝Ｈ」となり、双方向切り換え回路ＥＸＣのＴＧ２がそれぞれＯＮ状態、ＴＧ１がオフ状態となり、右端から２番目のラッチ回路ＬＡ１_ｍ−１に信号データＧｄａｔａが入力され、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２に同期して順次Ｑｍ−１、Ｑｍ・・・の順番でデータが転送される。例えば、例えば、時刻ｔ３〜ｔ４において、ゲート選択信号Ｇａｔｅ＜ｍ＞，Ｇａｔｅ＜ｍ−１＞，Ｇａｔｅ＜ｍ−２＞，Ｇａｔｅ＜ｍ−３＞の順番に信号が出力される。
なお、各ラッチ出力からゲート選択信号が出力されるまでの動作については、前記第１の実施形態及び前記第２の実施形態と同様である。また、本発明の第３の実施形態における蓄積容量駆動回路の動作についても、前記実施の形態２と同様であるため、ここでは詳細な説明は省略する。

（第３の実施形態における効果）
以上説明したように、第３の実施形態においては第２の実施形態の機能に加えて、ゲート選択回路及び蓄積容量駆動回路の転送方向を切り換えることが可能となる。また言うまでもなく、従来ゲート選択信号を生成するために用いられていたラッチ回路ＬＡ１を複数のクロック信号を選択するためのイネーブル信号として用いることにより、本発明のゲート選択回路では１ゲート出力あたり０．５個（４ゲート出力あたり２個のラッチ回路）があれば、同様の機能を構成することが可能となるため、第１の実施形態、２と同様の効果が得られる。また、蓄積容量駆動回路においては、１蓄積容量駆動回路出力あたりに必要なラッチ回路数は１個と変わりはないが、ラッチ回路ＬＡ２の制御を上記ゲート選択回路であらかじめ具備されているラッチ回路の出力信号Ｑ２、Ｑ４・・・及び上記４相のクロック信号を利用することにより、蓄積容量駆動回路を制御するための制御信号を別途準備する必要がなくなる。さらに従来ラッチ構成からバス型ラッチ回路を適用することにより、回路素子数を削減することが可能となり、蓄積容量駆動回路についても全体的な回路面積の削減が可能となる。

以上、説明したように、本発明の第３の実施形態におけるゲート選択回路及び蓄積容量駆動回路を用いることにより、従来の回路と同様な機能を維持しつつ、全体的な回路面積の削減ができ、結果として液晶パネルの狭額縁化に寄与することが可能となる。

［第４の実施形態］
本発明の第４の実施形態に係わる液晶パネルの駆動装置の構成を図１１に示す。
図１１に示す第４の実施形態の駆動装置２３は、ゲート選択回路１１Ｃ及び蓄積容量駆動回路１２Ｃから構成される。ゲート選択回路１１Ｃは、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｍ）と、双方向切り換え回路ＥＸＣと、部分表示回路ＤＰ１と、スイッチ回路ＳＷ１と、バッファ回路ＢＡ１と、で構成される。なお、クロック発生回路１１０を内蔵する信号制御回路部１０１を含めてゲート選択回路と呼ぶことがある。また、蓄積容量駆動回路１２Ｃは、部分表示回路ＤＰ２と、スイッチ回路ＳＷ２と、スイッチ回路ＳＷ３と、ラッチ回路ＬＡ２と、バッファ回路ＢＡ２とで構成される。図１１に示す駆動装置２３においては、ゲート選択回路１１Ｃと、蓄積容量駆動回路１２Ｃとが、ラッチ回路ＬＡ１のそれぞれに対応して交互に配置される。

図１１に示す第４の実施形態のゲート選択回路及び蓄積容量駆動回路が、図８に示す第２の実施の形態のゲート選択回路及び蓄積容量駆動回路と構成上異なるのは、図８に示す回路に、部分表示回路ＤＰ１〜ＤＰｍを新たに追加した点であり、他の構成は図８に示す第３の実施形態と同様である。すなわち、本発明の第４の実施形態における回路構成は本発明の第３の実施形態におけるゲート選択回路及び蓄積容量駆動回路に、上記部分表示回路ＤＰ１〜ＤＰｍを付加した構成と等しい。このため、図８に示す回路と同様な構成部分については重複する説明は省略する。

図１１において、奇数番目の部分表示回路ＤＰ１，ＤＰ３，・・・は、ナンド回路とインバータ回路が直列に接続されて構成される。そして、例えば、部分表示回路ＤＰ１については、ナンド回路ＮＡＮＤ２１の一方の入力端子には信号Ｐａｒｔ１が入力され、他方の入力端子には信号Ｑ１（ラッチ回路ＬＡ１_１の出力信号Ｑ１）が入力される。ナンド回路ＮＡＮＤ２１の出力信号はインバータ回路ＩＮＶ２１を通して、スイッチ回路ＳＷ１に入力され、スイッチ回路ＳＷ１内の各ＭＯＳトランジスタの共通ゲート信号となる。

また、偶数番目の部分表示回路ＤＰ２，ＤＰ４，・・・は、ナンド回路とインバータ回路が直列に接続されて構成される。そして、例えば、部分表示回路ＤＰ２については、ナンド回路ＮＡＮＤ２２の一方の入力端子には信号Ｐａｒｔ２が入力され、他方の入力端子には信号Ｑ２（ラッチ回路ＬＡ１_２の出力信号Ｑ２）が入力される。ナンド回路ＮＡＮＤ２２の出力信号はインバータ回路ＩＮＶ２２を通して、スイッチ回路ＳＷ３に入力され、スイッチ回路ＳＷ３内の各ＭＯＳトランジスタの共通ゲート信号となる。

（第４の実施形態の動作）
第４の実施形態におけるゲート選択回路の動作について、図１２を参照しながら説明する。図１２に示すタイミングチャートでは、横方向に時間を取り、縦方向に、ラッチ回路ＬＡ１に入力されるデータ信号Ｇｄａｔａと、イネーブルクロック信号Ｅｎａｂｌｅ１と、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４と、蓄積容量駆動回路に入力されるデータ信号Ｃｄａｔａと、ラッチ回路ＬＡ１_１の出力信号Ｑ１（または、ラッチ回路ＬＡ１_ｍ−１の出力信号Ｑ_ｍ−１）と、ラッチ回路ＬＡ１_２の出力信号Ｑ２（または、ラッチ回路ＬＡ１_ｍ出力信号Ｑ_ｍ）と、信号ＵＤと、信号Ｐａｒｔ１及びＰａｒｔ２と、ゲート選択信号Ｇａｔｅ＜１＞と、蓄積容量駆動信号Ｃ＜１＞と、ゲート選択信号Ｇａｔｅ＜２＞と、蓄積容量駆動信号Ｃ＜２＞と、ゲート選択信号Ｇａｔｅ＜３＞と、蓄積容量駆動信号Ｃ＜３＞と、ゲート選択信号Ｇａｔｅ＜４＞と、蓄積容量駆動信号Ｃ＜４＞と、ゲート選択信号Ｇａｔｅ＜ｍ−３＞と、蓄積容量駆動信号Ｃ＜ｍ−３＞と、ゲート選択信号Ｇａｔｅ＜ｍ−２＞と、蓄積容量駆動信号Ｃ＜ｍ−２＞と、ゲート選択信号Ｇａｔｅ＜ｍ−１＞と、蓄積容量駆動信号Ｃ＜ｍ−１＞と、ゲート選択信号Ｇａｔｅ＜ｍ＞と、蓄積容量駆動信号Ｃ＜ｍ＞と、を並べて示している。

上記シフトレジスタの転送方向の切り替えに関する動作については、第３の実施形態となんら変わりはないので、詳細な説明は省略して、ここでは上記部分表示回路ＤＰ１、部分表示回路ＤＰ２の機能に関係する動作について説明する。図１２に示すＰａｒｔ１の信号がＨレベルの場合、ラッチ回路ＬＡ１_１の出力信号Ｑ１によってイネーブルされたスイッチ回路ＳＷ１はＯＮ状態となり、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４は所定のゲート選択信号として出力される。

これに対して、信号Ｐａｒｔ１がＬレベルの場合、ゲート選択回路１１Ｃはオフ状態となり、ゲート選択信号Ｇａｔｅ＜１＞，Ｇａｔｅ＜２＞，Ｇａｔｅ＜３＞，Ｇａｔｅ＜４＞は出力されない。これは図１２の網掛部分（符号ａで示す部分）で示されたタイミングで示されている。
例えば、時刻ｔ１〜ｔ２の間において、Ｐａｒｔ１信号がＬレベルになることにより、ゲート選択信号Ｇａｔｅ＜２＞とＧａｔｅ＜３＞（符号ａで示す網掛け部分）は出力されない。このように信号Ｐａｒｔ１の論理によって、スイッチ回路の状態をゲートライン毎に制御することが可能となり、所望のゲートラインのみを選択して出力させることができる。このような機能は液晶パネルを部分表示させるために必要な機能であり、本発明の第４の実施形態のような構成を取ることによって実現できる。

同様に、蓄積容量駆動回路においても、部分表示回路ＤＰ２によって所望の蓄積容量出力のみデータを更新することが可能となる。これは図１２の網掛部分（符号Ｈｏｌｄで示す部分）で示されたタイミングで示されている。
例えば、時刻ｔ２〜ｔ３において、Ｐａｒｔ２信号がＬレベルになることにより、蓄積容量駆動信号Ｃ＜２＞及びＣ＜３＞が変化せず、Ｈｏｌｄ状態になる（符号Ｈｏｌｄで示す部分）。なお、蓄積容量駆動回路ではラッチ回路ＬＡ２によって出力の状態が保持されているので、部分表示の機能によって更新されなかったラッチ回路ＬＡ２のラッチデータは次フレームでも保持される。

（第４の実施形態における効果）
以上説明したように、第４の実施形態においては第３の実施形態の機能に加えて、部分表示の機能を加えたものである。また言うまでもなく、従来ゲート選択信号を生成するために用いられていたラッチ回路ＬＡ１を複数のクロック信号を選択するためのイネーブル信号として用いることにより、本発明のゲート選択回路では１ゲート出力あたり０．５個（４ゲート出力あたり２個のラッチ回路）があれば、従来と同様の機能を構成することが可能となるため、第１の実施形態、２及び３と同様の効果が得られる。また、蓄積容量駆動回路においても前記実施の形態と同様に、蓄積容量駆動回路を制御するための制御信号を別途準備する必要がなくなる。さらに従来ラッチ構成からバス型ラッチ回路を適用することにより、回路素子数を削減することが可能となり、蓄積容量駆動回路についても全体的な回路面積の削減が可能となる。

以上、説明したように、本発明の第４の実施形態におけるゲート選択回路及び蓄積容量駆動回路を用いることにより、従来の回路と同様な機能を維持しつつ、全体的な回路面積の削減ができ、結果として液晶パネルの狭額縁化に寄与することが可能となる。

以上説明したように、本発明においては、携帯情報端末などに用いる電気光学装置（アクティブマトリクス型液晶パネル）のゲート選択回路において、少なくとも４相以上の複数のクロック信号及びイネーブルクロック信号を発生させるクロック発生回路と、上記クロック発生回路によって作成されたイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２により制御され、シフトレジスタ動作を行う複数のラッチ回路と、上記ラッチ回路からの出力信号によりイネーブル状態にされるスイッチ回路を具備しており、上記クロック発生回路によって生成された複数のクロック信号が、上記ラッチ回路からの出力信号により、ゲート選択信号として順次出力されるよう構成することにより、ゲート選択回路全体の回路規模を削減する。また、液晶パネルの画素回路における蓄積容量を駆動するための蓄積容量駆動回路において、上記ゲート選択信号出力を蓄積容量駆動回路内のラッチ回路用イネーブル信号として使用することにより、蓄積容量駆動回路の駆動に必要な制御信号を削減する。さらに蓄積容量駆動回路のラッチ回路にバス型ラッチ回路を適用することにより、全体の回路面積を削減することができる。

なお、ここで、本発明と上記実施形態との対応関係について補足して説明しておく。本発明の液晶パネルの駆動装置は、ゲート選択回路と蓄積容量駆動回路とで構成される。そして、本発明の液晶パネルの駆動装置は、駆動装置２１，２２，２３が対応する。また、本発明のゲート選択回路は、ゲート選択回路１１，１１Ａ，１１Ｂ，１１Ｃが対応し、本発明の蓄積容量駆動回路は、蓄積容量駆動回路１２，１２Ａ，１２Ｂ，１２Ｃが対応する。なお、ゲート選択回路１１，１１Ａ，１１Ｂ，１１Ｃには、図１５に示すクロック発生回路１１０を含む場合がある。

また、本発明におけるクロック発生回路は、クロック発生回路１１０（図１５を参照）が対応する。また本発明における第１のラッチ回路は、ラッチ回路ＬＡ１（ＬＡ１_１〜ＬＡ１_ｎ等）が、第２のラッチ回路は、ラッチ回路ＬＡ２（ＬＡ２_１〜ＬＡ２_ｍ等）が、それぞれ対応する。また、本発明における第１のスイッチ回路は、スイッチ回路ＳＷ１（ＳＷ１_１〜ＳＷ１_ｍ等）が、第２のスイッチ回路は、スイッチ回路ＳＷ２（ＳＷ２_１〜ＳＷ２_ｍ等）が、第３のスイッチ回路は、スイッチ回路ＳＷ３（ＳＷ３_１〜ＳＷ３_ｍ等）が、それぞれ相当する。また、本発明における双方向切り換え回路は、双方向切り換え回路ＥＸＣ（図８を参照）が対応し、第１の部分表示回路は部分表示回路ＤＰ１（図１１を参照）が対応し、第２の部分表示回路は部分表示回路ＤＰ２が対応する。また、本発明のイネーブルクロック信号はイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２が対応し、複数のクロック信号は、４相のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が対応する。また、第１のラッチ回路ＬＡ１に保持されるデータはデータ信号Ｇｄａｔａが、第２のラッチ回路ＬＡ２に設定されるデータは、データ信号Ｃｄａｔａが、第１の部分表示制御信号は信号Ｐａｒｔ１（図１１を参照）が、第２の部分表示制御信号は信号Ｐａｒｔ２（図１１を参照）が、それぞれ対応する。

そして、上記実施形態において、ゲート選択回路１１では、クロック発生回路１１０が、液晶パネル１に表示する画像信号に同期する所定の水平同期信号を分周して生成されるイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２と、所定の垂直同期クロック信号及びイネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２から生成され、互いに異なる位相を有する複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を発生させる。また、複数の第１のラッチ回路ＬＡ１が、直列に接続してシフトレジスタを形成し、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２に同期して保持する情報Ｇｄａｔａをシフトさせる。そして、第１のスイッチ回路ＳＷ１は、ゲートラインＧＬに対応して設けられ、それぞれのゲートラインＧＬにクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を画素へのゲート選択信号として供給する際に、第１のラッチ回路ＬＡ１から出力される出力信号にしたがってゲート選択信号を順次出力させる。
これにより、クロック発生回路１１０によって生成された複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４が、ラッチ回路ＬＡ１からの出力信号に応じて、スイッチ回路ＳＷ１からゲート選択信号として順次出力されるので、ラッチ回路ＬＡ１の回路規模を削減したゲート選択回路を提供できる。

また、上記実施形態において、蓄積容量駆動回路１２は、画素が備える蓄積容量を駆動する複数の第２のラッチ回路ＬＡ２を有し、第２のスイッチ回路ＳＷ２が、ゲート選択回路１１から出力されるゲート選択信号にしたがって、蓄積容量Ｃｓに保持させる情報を第２のラッチ回路ＬＡ２に設定する。
これにより、ゲート選択回路１１から出力されるゲート選択信号を用いることにより、第２のラッチ回路ＬＡ２を制御するための制御信号を削減することが可能となる。また、第２のラッチ回路は、２個のインバータ回路で構成されるバス型ラッチ回路で構成することができるので、蓄積容量駆動回路についても全体的な回路面積の削減が可能となる。

また、上記実施形態において、液晶パネルの駆動装置は、ゲート選択回路１１と蓄積容量駆動回路１２を備える。そして、ゲート選択回路１１は、直列に接続されたシフトレジスタを形成し、イネーブルクロック信号Ｅｎａｂｌｅ１／Ｅｎａｂｌｅ２に同期して保持する情報をシフトさせる複数の第１のラッチ回路ＬＡ１と、ゲートラインＧＬに対応して設けられ、それぞれのゲートラインＧＬに対応するクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を画素へのゲート選択信号として供給する際に、第１のラッチ回路ＬＡ１からの出力信号にしたがってゲート選択信号を順次出力させる第１のスイッチ回路ＳＷ１と、備える。また、蓄積容量駆動回路は、画素が備える蓄積容量Ｃｓを駆動する複数の第２のラッチ回路ＬＡ２と、ゲート選択回路１１から出力されるゲート選択信号にしたがって、蓄積容量ＣＳに保持させる情報（データ信号Ｃｄａｔａ）を第２のラッチ回路ＬＡ２に設定する第２のスイッチ回路ＳＷ２と、を備える。
このように、液晶パネルの駆動装置に、発明のゲート選択回路と蓄積容量駆動回路を用いることにより、ラッチ回路の回路数及び全体的な回路面積の削減が可能となり、結果として液晶パネルの狭額縁化に寄与することが可能となる。

また、液晶パネルの駆動装置２１（図６を参照）において、第３のスイッチ回路ＳＷ３は、複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を入力すると共に、第１のラッチ回路ＬＡ１の出力信号によってイネーブル状態にされる。そして、イネーブルされた状態において、クロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を第２のスイッチ回路ＳＷ２に出力することにより、該第２のスイッチ回路ＳＷ２をイネーブル状態にする。
そして、駆動装置２１では、第１のラッチ回路ＬＡ１の出力信号によってイネーブル状態にされた所定の期間に、複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を、第１のスイッチ回路ＳＷ１を通してゲート選択回路の出力信号として順次出力させると共に、第１のラッチ回路ＬＡ１の出力信号によってイネーブル状態にされた所定の期間に、第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３を通して、第２のラッチ回路ＬＡ２に蓄積容量ＣＳに保持させる情報を設定する。
これにより、液晶パネルの駆動装置に、本発明のゲート選択回路及び蓄積容量駆動回路を用いることにより、従来の回路と同様な機能を維持したまま、全体的な回路面積の削減が可能となり、結果として液晶パネルの狭額縁化に寄与することが可能となる。

また、液晶パネルの駆動装置２２（図８を参照）では、第１のラッチ回路ＬＡ１への入力情報を選択し、保持する情報をシフトさせる方向を選択する双方向切り換え回路ＥＸＣと、第１のスイッチ回路ＳＷ１及び第２のスイッチ回路ＳＷ２に供給する複数のクロック信号の位相順を変換するクロック信号変換回路１１４と、を有する。
これにより、ゲート選択回路及び蓄積容量駆動回路の転送方向を切り換えることが可能となる。

また、液晶パネルの駆動装置２３（図１１を参照）おいて、ゲート選択回路１１Ｃは、第１のラッチ回路ＬＡ１からの出力信号と第１の部分表示制御信号Ｐａｒｔ１とによって出力が決定される第１の部分表示回路ＤＰ１と、複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４にそれぞれ接続され、第１の部分表示回路ＤＰ１からの出力信号によってイネーブル状態にされる第１のスイッチ回路ＳＷ１と、を備える。また。蓄積容量駆動回路１２Ｃは、第１のラッチ回路ＬＡ１からの出力信号と第２の部分表示制御信号Ｐａｒｔ２とによって出力が決定される第２の部分表示回路ＤＰ２と、複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４にそれぞれ接続され、第２の部分表示回路ＤＰ２からの出力信号によってイネーブル状態にされると共に、該イネーブルされた状態においてクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４を出力して第２のスイッチ回路ＳＷ２をイネーブル状態にする第３のスイッチ回路ＳＷ３と、を備え、複数のクロック信号Ｃｋ１／Ｃｋ２／Ｃｋ３／Ｃｋ４は、第１の部分表示回路ＤＰ１の出力信号によってイネーブル状態にされた所定の期間に、選択された所定のゲート選択信号のみがゲート選択回路１１Ｃの出力信号として順次出力され、蓄積容量Ｃｓに保持させる情報は、第１のラッチ回路ＬＡ１の出力信号によってイネーブル状態にされた所定の期間に、第２の部分表示回路ＤＰ２の出力信号によって第２のスイッチ回路ＳＷ２と第３のスイッチ回路ＳＷ３を選択的にイネーブル状態とすることで、選択的に更新され、且つ前記双方向切り換え回路ＥＸＣ及びクロック信号変換回路１１４によって、ゲート選択回路１１Ｃ及び蓄積容量駆動回路１２Ｃにおける出力信号の出力順序を反転させる。
これにより全体的な回路面積の削減ができ、結果として液晶パネルの狭額縁化に寄与することが可能となる効果に加えて、部分表示の機能を加えることができる。

以上、本発明の実施の形態について説明したが、本発明のゲート選択回路、蓄積容量駆動回路、及び液晶パネルの駆動装置は、上述の図示例にのみ限定されるものではなく、本発明の要旨を逸脱しない範囲内において種々変更を加え得ることは勿論である。

１・・・液晶パネル、２・・・制御部、１１・・・ゲート選択回路、１２・・・蓄積容量駆動回路、１３・・・ソース駆動回路、２１，２２，２３・・・液晶パネルの駆動装置、１０１・・・信号制御回路部、１１０・・・クロック発生回路、１１１・・・分周回路、１１２・・・イネーブルクロック信号生成回路、１１３・・・４相クロック生成回路、１１４・・・クロック信号変換回路、１２１・・・データ信号生成回路、２０１・・・ゲート選択回路、２０２・・・蓄積容量駆動回路、ＢＡ１，ＢＡ２・・・バッファ回路、ＣＬ・・・蓄積容量ライン、ＧＬ・・・ゲートライン、ＳＬ・・・ソースライン、ＤＰ１，ＤＰ２・・・部分表示回路、ＬＡ１，ＬＡ２，ＬＡ３・・・ラッチ回路、ＳＷ１，ＳＷ２，ＳＷ３・・・スイッチ回路、ＴＧ１，ＴＧ２・・・トランスファーゲート、ＥＸＣ・・・双方向切り換え回路

Claims

水平方向に配された複数のゲートライン及び複数の蓄積容量駆動ラインと、垂直方向に配された複数のソースラインとが交わる箇所に、薄膜トランジスタスイッチ、液晶容量、蓄積容量を備える画素をマトリクス状に配して形成されるアクティブマトリクス型の液晶パネルを駆動する駆動装置であって、
前記液晶パネルに表示する画像信号に同期する所定の水平同期信号を分周して生成されるイネーブルクロック信号と、所定の垂直同期クロック信号及び前記イネーブルクロック信号から生成され、互いに異なる位相を有する少なくとも４相以上の複数のクロック信号を発生させるクロック発生回路と、
直列に接続してシフトレジスタを形成し、前記イネーブルクロック信号に同期して保持する情報をシフトさせる複数の第１のラッチ回路と、
前記ゲートラインに対応して設けられ、それぞれの前記ゲートラインに対応する前記クロック信号を前記画素へのゲート選択信号として供給する際に、前記第１のラッチ回路からの出力信号にしたがって前記ゲート選択信号を順次出力させる第１のスイッチ回路と、
を備えるゲート選択回路と、
前記画素が備える蓄積容量を駆動する複数の第２のラッチ回路と、
前記蓄積容量に保持させる情報を前記第２のラッチ回路に設定する第２のスイッチ回路と、
前記複数のクロック信号に接続され、前記第１のラッチ回路の出力信号によってイネーブル状態にされると共に、該イネーブルされた状態において前記クロック信号を出力して前記第２のスイッチ回路をイネーブル状態にする第３のスイッチ回路と、
を備える蓄積容量駆動回路と、
を有し、
前記蓄積容量駆動回路は、
前記第１のラッチ回路の出力信号によって前記第１のスイッチ回路がイネーブル状態にされた所定の期間に、前記複数のクロック信号を前記ゲート選択回路の出力信号として順次出力させ、
前記第１のラッチ回路の出力信号によって前記第３のスイッチ回路がイネーブル状態にされた所定の期間に、前記第２のスイッチ回路と前記第３のスイッチ回路を通して、前記第２のラッチ回路に前記蓄積容量に保持させる情報を設定する
ことを特徴とする駆動装置。
前記第１のラッチ回路への入力情報を選択し、保持する情報をシフトさせる方向を選択する双方向切り換え回路と、
前記第１のスイッチ回路及び第３のスイッチ回路に供給する前記複数のクロック信号の位相順を変換するクロック信号変換回路と、
を備え、
前記第１のラッチ回路の出力信号によって前記第１のスイッチ回路がイネーブル状態にされた所定の期間に、前記複数のクロック信号を前記ゲート選択回路の出力信号として順次出力させ、
前記第１のラッチ回路の出力信号によって前記第３のスイッチ回路がイネーブル状態にされた所定の期間に、前記第２のスイッチ回路と前記第３のスイッチ回路を通して、前記第２のラッチ回路に前記蓄積容量に保持させる情報を設定し、
且つ前記双方向切り換え回路及び前記クロック信号変換回路によって、前記ゲート選択回路及び前記蓄積容量駆動回路における出力信号の出力順序を反転させる
ことを特徴とする請求項１に記載の駆動装置。
前記ゲート選択回路は、
前記第１のラッチ回路からの出力と第１の部分表示制御信号とによって出力が決定される第１の部分表示回路と、
前記複数のクロック信号にそれぞれ接続され、前記第１の部分表示回路からの出力信号によってイネーブル状態にされる第１のスイッチ回路と、
を備え、
前記蓄積容量駆動回路は、
前記第１のラッチ回路からの出力と第２の部分表示制御信号とによって出力が決定される第２の部分表示回路と、
前記複数のクロック信号にそれぞれ接続され、前記第２の部分表示回路からの出力信号によってイネーブル状態にされると共に、該イネーブルされた状態において前記クロック信号を出力して前記第２のスイッチ回路をイネーブル状態にする第３のスイッチ回路と、
を備え、
前記複数のクロック信号は、
前記第１の部分表示回路の出力信号によってイネーブル状態にされた所定の期間に、選択された所定のゲート出力のみがゲート選択回路の出力信号として順次出力され、
前記蓄積容量に保持させる情報は、
前記第１のラッチ回路の出力信号によってイネーブル状態にされた所定の期間に、第２の部分表示回路の出力信号によって前記第２のスイッチ回路と前記第３のスイッチ回路を選択的にイネーブル状態とすることで、選択的に更新され、
且つ前記双方向切り換え回路及び前記クロック信号変換回路によって、前記ゲート選択回路及び前記蓄積容量駆動回路における出力信号の出力順序を反転させる
ことを特徴とする請求項２に記載の駆動装置。
前記第１のラッチ回路は、
前記複数のクロック信号の数Ｎ（Ｎは正の偶数）に応じた数のラッチ回路で構成され、該第１のラッチ回路の数が、前記１ゲートラインあたり少なくとも（２／Ｎ）以下である
ことを特徴とする請求項１または請求項２に記載の駆動装置。
前記第２のラッチ回路は、２個のインバータ回路で形成されるバス型ラッチ回路を備える
ことを特徴とする請求項１から請求項４のいずれかに記載の駆動装置。