KR20110097651A - 액정 패널의 게이트 선택회로, 축적 용량 구동 회로, 구동장치, 및 구동 방법 - Google Patents

Abstract

액티브 매트릭스형의 액정 패널의 게이트 선택회로에 있어서, 회로 규모를 감소시킨다.
클록 발생 회로(110)에 의해 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)가 발생되고, 복수개의 래치 회로LA1(LA11∼LA1n)에 의해 시프트레지스터가 구성되며, 인에이블 클록 신호(인에이블1, 인에이블2)에 동기해서 보유된 정보가 시프트 된다.
그리고, 스위치 회로SW1(SW11∼SW1m)에서는 래치 회로LA1(LA11∼LA1n) 각각의 출력신호에 따라 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4) 각각을 게이트 선택 신호로서 순차 출력시킨다.

Description

액정 패널의 게이트 선택회로, 축적 용량 구동 회로, 구동장치, 및 구동 방법{GATE SELECTION CIRCUIT OF LIQUID CRYSTAL PANEL, ACCUMULATING CAPACITY DRIVING CIRCUIT, DRIVING DEVICE, AND DRIVING METHOD}

액티브 매트릭스형의 액정 패널의 게이트 선택회로, 축적 용량구동 회로, 구동장치, 및 구동 방법에 관한 것이다.

종래의 게이트 선택회로 201는, 도 1 6에 도시한 바와 같이, 복수개의 래치 회로(LA1ㅄ)로 이루어지는 시프트레지스터 회로로 구성되어 있고, 클록 신호(Clock 1, Clock2)는 상기 래치 회로(LA1ㅄ)의 클록으로서 이용될 수 있다.

또, 게이트 선택 신호(Gate<1>∼Gate<m>)은 복수의 래치 회로(LA1`) 각각의 출력(Q1∼Qm)으로부터 생성된다.

한편, 래치 회로(LA1ㅄ)은, 도 20(A)에 도시한 바와 같이, 2개의 클록 인버터(클록 인버터) 회로(CINVa, CINVb)와, 1개의 인버터(인버터) 회로(INVa)로 구성된다.

이와 같이, 게이트 선택회로(201)에서는, 한 개의 게이트 선택회로 출력(게이트 선택 신호(Gate<1>∼Gate<m> 중 하나의 출력신호)당, 각 1개의 래치 회로(LA1ㅄ)가 필요하다. 또한, 상기 래치 회로(LA1ㅄ)을 동작시키기 위한 제어신호가 필요하게 된다.

한편, 도 20(A)에 도시된 래치 회로는, 통상 래치 회로라고 불리고, 도 20(B)에 도시된 2개의 인버터 회로(INVc, INVd)로 구성된 래치 회로는 버스형 래치 회로라고 불린다.

그 다음에, 종래의 축적 용량구동 회로(202)는, 도 1 7에 도시한 바와 같이, 게이트 선택회로(201)와 마찬가지로, 복수개의 래치 회로(LA1ㅄ)(도 20(A)을 참조)로 구성된 시프트레지스터 회로로 구성되어 있고, 클록 신호(Clock 1,Clock2)는 통상 래치 회로(LA1ㅄ)의 클록 신호로서 이용할 수 있다. 또, 축적 용량구동 신호(C<1>∼C<m>)은 상기 래치 회로 출력으로부터 생성된다.

이와 같이, 축적 용량구동 회로(202)에서는, 게이트 선택회로(201)와 마찬가지로, 하나의 축적 용량구동 회로 출력(축적 용량구동 신호(C<1>∼C<m> 중 하나의 출력신호)당, 각 1개의 래치 회로(LA1ㅄ)가 필요하다. 또 상기 래치 회로(LA1ㅄ)을 동작시키기 위한 제어신호가 필요하게 된다.

그 다음에, 이와 같은 종래 기술을 이용한 게이트 선택회로(201)및 축적 용량구동 회로(202)에 의해 액정 패널을 구동하는 구동장치의 전체구성의 예는 도 18에 도시되어 있다. 또한, 구동 파형의 예는 도 19에 도시되어 있다.

도 18에 도시된 구동장치에 있어서, 액정 패널(1)은, 수평 방향으로 복수개의 전극을 배설해서 형성되는 복수의 게이트 라인(GL)과, 동일하게 수평 방향으로 복수개의 전극을 배설해서 형성되는 축적 용량 라인(CL)과, 수직 방향으로 복수개의 전극을 배설해서 형성되는 소스 라인(SL)을 포함하고 있다.

그리고, 상기 게이트 라인(GL) 및 상기 소스 라인(SL)의 각 교점에는 TFT(박막 트랜지스터) 스위치, 액정용량(LC), 및 축적 용량(CS)으로 이루어지는 화소가 형성되어 있다.

또, 액정 패널(1)에는, 상기 복수개의 게이트 라인(GL)을 구동 하기 위한 게이트 선택회로(201), 상기 복수개의 축적 용량 라인을 구동 하기 위한 축적 용량구동 회로 (202), 상기 복수개의 소스 전극을 구동 하기 위한 소스 구동 회로(203)이 접속되어 있다.

상기 게이트 선택회로(201)은 1 주사 기간에 있어서, 게이트 라인(GL)에 접속되어 있는 화소TFT(박막 트랜지스터)를 순차 선택 하는 동시에, 소스 구동 회로(203)로부터 원하는 데이터 전압을 액정용량(LC)에 기입한다.

또 데이터 전압을 기입한 후에, 축적 용량구동 회로(202)로부터 소정의 전압을 중첩함으로써, 액정용량(LC)에 기입된 데이터는 실제의 액정의 광학특성에 적합한 전압 으로 변환되고, 다음 프레임까지 보유된다.

한편, 선행기술 문헌 일본 특허 공개 2009-223051호 공보에는 표시 장치 및 표시 장치의 구동 방법이 개시되어 있다.

이 표시 장치에서는, 시프트레지스터 회로의 고밀도배치를 완화할 수 있는 표시 장치를 실현하는 것을 목적으로 하고 있다. 이를 위해, 패널의 양측에 게이트 회로를 배치 함으로써, 회로의 밀도를 저감시킨다.

게이트 회로를 구성하는 SR(시프트레지스터 회로)들 중 패널의 일단측의 SR의 출력은 패널 표시 영역의 주사 전극으로 전달되고, 일단측 SR의 입력으로서 사용함으로써, 패널 양측에 배치한 SR을 하나의 SR로서 동작시킨다.

전술한 바와 같이, 종래 구성의 게이트 회로 에서는, 하나의 게이트 선택회로 출력당 각 1개의 래치 회로가 필요하다.

또 종래 구성의 축적 용량구동 회로에 있어서도, 하나의 축적 용량구동 회로 출력당, 각 1개의 래치 회로가 필요하다. 이 외에, 래치 회로를 구동 하기 위한 제어신호도 필요하므로, 패널에 적용될 경우, 전체적인회로수의 증가는 피할 수 없다. 결과적으로, 패널 면적의 증대가 우려된다.

패널 면적의 감소에 대한 요구를 충족시키기 위해, 종래와 같은 기능을 유지하면서, 전체적인 회로수를 감소시킬 수 있는 수단이 필요하다.

본 발명은, 이러한 실상에 감안해 이루어진 것으로, 본 발명의 목적은, 액티브 매트릭스형의 액정 패널의 게이트 선택회로에 있어서, 회로 규모를 감소시키는 것에 있다.

또, 나아가서는, 축적 용량구동 회로 규모를 감소시키고, 전체적인 회로 면적을 감소시킬 수 있는, 액정 패널의 구동장치를 제공함에 있다.

상기 과제를 해결하기 위하여, 본 발명은, 수평 방향으로 배치된 복수개의 게이트 라인 및 복수개의 축적 용량구동 라인과, 수직 방향으로 배치된 복수개의 소스 라인이 교차하는 개소에, 박막 트랜지스터 스위치, 액정용량, 축적 용량을 구비하는 화소를 매트릭스 형에 배설해서 형성되는 액티브 매트릭스형의 액정 패널을 구동하는 게이트 선택회로 로서, 상기액정패널에 표시하는 화상신호에 동기하는 소정의 수평동기신호를 분주해서 생성되는 인에이블 클록 신호와, 소정의 수직동기 클록 신호 및 상기 인에이블 클록 신호로부터 생성되어, 서로 다른 위상을 소유하는 복수개의 클록 신호를 발생시키는 클록 발생 회로와, 직렬로 접속해서 시프트레지스터를 형성하고, 상기 인에이블 클록 신호에 동기해서 보유하는 정보를 시프트되게 하는 복수개의 제1 래치 회로와, 상기 게이트 라인에 대응해서 설치되고, 각각의 상기게이트 라인에 상기 클록 신호를 상기 화소에의 게이트 선택 신호로서 공급할 때, 상기 제1 래치 회로로 출력되는 출력신호에 따라서 상기 게이트 선택 신호를 순차 출력시키는 제1 스위치 회로와,를 구비하는 것을 특징으로 하는 게이트 선택회로다.

이 구성에 의해, 클록 발생 회로에 의해 복수개의 클록 신호를 발생시킨다.

또, 복수개의 래치 회로에 의해 시프트레지스터를 구성하고, 인에이블 클록 신호에 동기해서 보유하는 정보를 시프트되게 한다.

그리고, 스위치 회로에서는 래치 회로의 출력신호를 따르고, 복수개의 클록 신호의 각각을, 게이트 선택 신호로서 순차 출력시킨다.

이에 따라, 게이트 선택회로 전체의 회로 규모를 삭감하고, 회로 면적을 삭감 할 수 있다.

본 발명의 게이트 선택회로는, 클록 발생 회로에 의해 생성된 복수개의 클록 신호가, 래치 회로로의 출력신호에 따라, 스위치 회로로 게이트 선택 신호로서 순차 출력되도록 했으므로, 이에 따라, 회로 규모를 삭감한 게이트 선택회로를 제공할 수 있는 효과가 있다.

도 1은 본 발명의 제1 실시예에 따른 게이트 선택회로의 구성을 나타내는 도면이다.
도 2는 제1 실시예에 따른 축적 용량구동 회로의 구성을 나타내는 도면이다.
도 3은 본 발명의 게이트 선택회로와 축적 용량구동 회로와의 관계를 나타내는 도면이다.
도 4는 본 발명의 제1 실시예에 따른 게이트 선택회로의 동작을 나타내는 도면이다.
도 5는 본 발명의 제1 실시 예에 따른 축적 용량구동 회로의 동작을 나타내는 도면이다.
도 6은 본 발명의 제2 실시 예에 관계되는 액정 패널의 구동장치의 구성을 나타내는 도면이다.
도 7은 본 발명의 제2 실시 예에 따른 게이트 선택회로 및 축적 용량구동 회로의 동작을 나타내는 도면이다.
도 8은 본 발명의 제3 실시예에 관계되는 액정 패널의 구동장치의 구성을 나타내는 도면이다.
도 9는 클록 신호 변환 회로의 예를 나타내는 도면이다.
도 10은 본 발명의 제3 실시예에 따른 게이트 선택회로와 축적 용량구동 회로의 동작을 나타내는 도면이다.
도 11은 본 발명의 제4 실시예에 관계되는 액정 패널의 구동장치의 구성을 나타내는 도면이다.
도 12는 본 발명의 제4 실시예의 동작을 나타내는 타이밍 차트다.
도 13은 게이트 선택회로의 제어신호를 발생하기 위한 클록 발생 회로의 구성을 나타내는 도면이다.
도 14는 도 1 3에 도시된 클록 발생 회로의 동작 파형을 나타내는 도면이다.
도 15는 본 발명의 액정 패널의 구동장치를 이용한 액정 디스플레이스 장치의 구성 예를 나타내는 도면이다.
도 16은 종래의 게이트 선택회로의 구성을 나타내는 도면이다.
도 17은 종래의 축적 용량구동 회로의 구성을 나타내는 도면이다.
도 18은 종래의 기술을 이용한 게이트 선택회로 및 축적 용량구동 회로로 이루어지는 액정 패널의 구동장치의 구성을 나타내는 도면이다.
도 19는 도 1 7에 도시된 구동장치에 있어서의 구동 파형의 예를 나타내는 도면이다.
도 20은 래치 회로의 구성을 나타내는 도면이다.

아래에서는 첨부한 도면을 참고로 하여 본 발명의 실시 예에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다. 그러나 본 발명은 여러 가지 상이한 형태로 구현될 수 있으며 여기에서 설명하는 실시 예에 한정되지 않는다. 도면에서 본 발명을 명확하게 설명하기 위해서 설명과 관계없는 부분은 생략하였다. 명세서 전체를 통하여 유사한 부분에 대해서는 유사한 도면 부호를 붙였다.

[제1 실시예]

(게이트 선택회로)

도 1은 본 발명의 제1 실시예에따른 게이트 선택회로의 구성을 나타낸다.

도 1에 도시된 게이트 선택회로(11)는, 복수개의 래치 회로(LA11∼LA1m)가 직렬로 접속되어서 형성되는 래치 회로LA1, 4상 클록 신호로부터 원하는 게이트 신호를 선택 하기 위한 스위치 회로SW1, 및 각 게이트 선택 신호(게이트 출력)을 출력 하기 위한 버퍼 회로BA1로 구성된다.

또, 게이트 선택회로(11)에 공급되는 인에이블 클록 신호(인에이블1, 인에이블2), 클록 신호(Ck1, Ck2, Ck3, Ck4), 데이터 신호(Gdata)는신호 제어 회로부(101)로부터 공급된다.

한편, 신호 제어 회로부(101)에 대해서는 도 15를 참조하여 후술 한다.

도 1 에 도시된 바와 같이, 래치 회로LA1는, 복수개의 래치 회로(LA11∼LA1n)이 직렬로 접속되어 구성되고, 초단의 래치 회로(LA11)에 입력되는 데이터 신호(Gdata)가, 인에이블 클록 신호(인에이블1, 인에이블2)에 의해, 차례로 시프트되어져서, 복수의 출력신호(Q1, Q2, Q3, …,Qn)로서 출력된다.

한편, 복수의 출력신호(Q1, Q2, Q3, …,Qn) 가운데 스위치 회로SW1에 출력되는 것은, 홀수 번째의 출력신호들(Q1, Q3, Q5,…)이다.

이것은, 복수개의 래치 회로(LA11∼LA1n) 각각은 하프 래치 회로이며, 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)에 대하여 타이밍을 맞추기 때문에, 4상 클록 신호에 대하여 2개의 래치 회로가 필요하게 된다. 또, 복수개의래치 회로(LA11∼LA1n) 각각은, 도 20(A)에 도시된 통상 래치 회로다.

또, 스위치 회로SW1안의 각 스위치 회로(SW11∼SW1m)는, MOS트랜지스터로 구성되고, 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4) 각각에 대응한다. 4개의 스위치 회로들이 1개의 단위로 구분되어 스위치 회로SW1를 구성하고 있다.

예를 들면, 스위치 회로(SW11∼SW14)들이 1개의 단위이고, 스위치 회로(SW11∼SW14)의 게이트가 공통 접속되고, 이 공통 접속된 게이트에 래치 회로(LA11)의 출력신호(Q1)이 입력된다.

그리고, 스위치 회로(SW11)의 드레인에 클록 신호(Ck1)이 입력되고, 소스로 출력되는 신호가 버퍼 회로(BA11)의 입력이 되고, 게이트 선택 신호(Gate<1>)로서 출력된다.

또, 스위치 회로(SW12)의 드레인에 클록 신호(Ck2)가 입력되고, 소스로 출력되는 신호가 버퍼 회로(BA12)의 입력이 되고, 게이트 선택 신호(Gate<2>)로서 출력된다.

또, 스위치 회로(SW13)의 드레인에 클록 신호(Ck3)가 입력되고, 소스로 출력되는 신호가 버퍼 회로(BA13)의 입력이 되고, 게이트 선택 신호(Gate<3>)로서 출력된다.

또, 스위치 회로(SW14)의 드레인에 클록 신호(Ck4)가 입력되고, 소스로 출력되는 신호가 버퍼 회로(BA14)의 입력이 되고, 게이트 선택 신호(Gate<4>)로서 출력된다.

동일한 방식으로, 스위치 회로(SW15∼SW18)이 1개의 단위이고, 스위치 회로(SW15∼SW18)의 게이트가 공통 접속되고, 이 공통 접속된 게이트에 래치 회로(LA13)의 출력신호(Q3)이 입력된다.

그리고, 스위치 회로(SW15)의 드레인에 클록 신호(Ck1)가 입력되고, 소스로 출력되는 신호가 버퍼 회로(BA15)의 입력이 되고, 게이트 선택 신호(Gate<5>)로서 출력된다. 이하, 위의 설명과 동일하다.

이와 같이 하여, 각 버퍼 회로(BA11∼BA1m)의 출력은 각각 상기 게이트 라인 출력 단자(Gate<1>, Gate<2>, Gate<3>, Gate<4> ,… Gate<m>)에 접속되어 있고, 상기 액정 패널의 게이트 라인이 m 개인 경우, 필요한 게이트 출력도 m 개가 된다.

그 다음에, 도 1에 도시된 게이트 선택회로(11)의 제어신호를 발생 하기 위한 클록 발생 회로의 구성과 그 동작은 도 13및 도 14에 도시되어 있다.

클록 발생 회로는, 도 1에 도시된 게이트 선택회로의 인에이블 클록 신호(인에이블1, 인에이블2), 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)를 발생하는 회로이며, 도 13 (A)에 나타내는 분주 회로 (111), 도 13(B)에 나타내는 인에이블 클록 신호생성 회로(112) 및 도 13(C)에 나타내는 4상 클록 생성 회로(113)를 포함한다.

도 13(A)에 나타내는 분주 회로(111)는, 수평동기신호(1H) 및 이 수평동기신호 (1H)가 인버터 회로(INV1)에 의해 논리 반전된 수평동기신호(1Hb)에 의해 제어된다.

이 분주 회로(111)에서는, 클록 인버터 회로(CINV1), 인버터 회로(INV2), 및 클록 인버터 회로(CINV2)가 종속 접속되고, 클록 인버터 회로(CINV2)의 출력 측이 클록 인버터 회로(CINV1)의 입력측에 접속된다.

또, 클록 인버터 회로(CINV2)의 출력신호가 NAND 회로(NAND1)의 한 쪽 입력단자의 입력신호가 되고, 이 NAND 회로(NAND1)의 다른 쪽의 입력단자에는, 이 분주 회로의 기동과 정지를 제어하는 신호(RES)가 입력된다.

또, NAND 회로(NAND1)의 출력측과 한 쪽 입력측 사이에 클록 인버터 회로(CINV4)가 접속된다. 인버터 회로(INV1)에 수평동기신호(1H)가 입력되고, 신호(RES)가 H수준이 되는 것에 의해, 수평동기신호(1H)의 주파수에 비해 2분주(주파수가1/2)된 신호(A)가 얻어진다.

이 신호(A)는, 도 13(B)에 나타내는 인에이블 클록 신호생성 회로(112)에 입력된다.

도 13(B)에 나타내는 인에이블 클록 신호생성 회로(112)에서는, 4 개의 인버터 회로(INV3, INV3a, INV3b, INV3c)가 직렬로 접속되어 있고, 인버터 회로(INV3)의 출력측에 두 개의인버터 회로(INV3d, INV3d)가 직렬 접속되어 있다.

인에이블 클록 신호생성 회로(112)에, 분주 회로 (111)로부터 출력되는 신호(A)를 입력 함으로써, 인버터 회로(INV3)로부터 신호(B)가 출력되고, 인버터 회로(INV3c)로부터 인에이블 클록 신호(인에이블1)가 출력되고, 인버터 회로(INV3e)로부터 인에이블 클록 신호(인에이블2)가 출력된다.

이 인에이블 클록 신호(인에이블1, 인에이블2)가, 도 1에 도시되어 있는 게이트 선택회로(11)의 인에이블 클록 신호(인에이블1, 인에이블2)가 된다. 한편, 신호(B)는 신호(A)의 반전 신호다.

또, 신호(A) 및 신호(B)는, 수직 클록 신호(CKV1, CKV2)와 함께, 도 13(C)에 도시되어 있는 4상 클록 생성 회로(113)의 NAND회로(NAND2∼NAND5)에 각각 입력된다.

NAND 회로(NAND2)에는, 신호(A)와 수직 클록 신호(CKV1)가 입력되고, 인버터 회로(INV4a ,4b,4c)를 통해서, 클록 신호(Ck1)가 얻어진다.

NAND 회로(NAND3)에는, 신호(A)와 수직 클록 신호(CKV2)가 입력되고, 인버터 회로(INV5a ,5b,5c)를 통해서, 클록 신호(Ck2)가 얻어진다.

NAND 회로(NAND4에는, 신호(B)와 수직 클록 신호(CKV1)이 입력되고, 인버터 회로(INV6a ,6b,6c)를 통해서, 클록 신호(Ck3)가 얻어진다.

NAND 회로(NAND5에는, 신호(B)과 수직 클록 신호(CKV2)이 입력되고, 인버터 회로(INV7a ,7b,7c)를 통해서, 클록 신호(Ck4)가 얻어진다.

이와 같이 하여, 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)를 얻을 수 있다.

도 14에 구체적인 동작 타이밍이 도시되어 있다.

도 14에 도시된 타이밍 차트에서는, 수평동기신호 (1H), 클록 신호(Clock1), 수직 클록 신호(CKV1), 클록 신호(Clock2), 수직 클록 신호(CKV2), 인에이블 클록 신호(인에이블1, 인에이블2), 4상 클록Ck1/Ck2/Ck3/Ck4), 분주 회로 제어신호(RES)가 도시되어 있다.

도 14에 도시한 바와 같이, 최하단에 나타내는 신호(RES)를 하이 레벨인 H 레벨이 되었을 때 분주 회로가 동작을 시작하고, 수평동기신호(1H) 및 수직 클록 신호(CKV 1,CKV2)에 의해, 4상 클록(Ck1, Ck2, Ck3,Ck4)이 생성된다.

이제 본 발명의 제1 실시 예에 따른 축적 용량구동 회로(12)를 설명한다.

도 2는 본 발명의 제1 실시 예에 따른 축적 용량구동 회로(12)를 나타낸 도면이다.

본 발명의 축적 용량구동 회로는, 도 2에 도시한 바와 같이, 복수개의 래치 회로(LA2n+2∼LA2n+9)를 포함하는 래치 회로LA2, 상기 래치 회로LA2에 입력되는 축적 용량구동 데이터 신호(Cdata)를 선택하는 복수개의 스위치 회로(SW2n+2∼SWn+9)를 포함하는 스위치 회로SW2, 및 상기 래치 회로 출력로부터 각 축적 용량출력을 출력 하기 위한 복수의 버퍼 회로(BAn∼BAn+7)를 포함하는 버퍼 회로BA2를 포함한다.

한편, 「n」은 n번째의 게이트 라인을 나타낸다 (수직방향:Y)어드레스이며, 예를 들면, 「n+2」는, 수직 방향으로 n+2번째의 게이트 라인인 것을 나타내고 있다.

도 2 에 도시한 바와 같이, 각 스위치 회로(SW2n+2∼SW2n+9)는, MOS트랜지스터로 구성되고, 각각의 게이트에 게이트 선택회로(11)로부터 게이트 선택 신호(Gate <n+2>, Gate <n+3> ,… ,Gate <n+9>)이 각각 입력된다.

그리고, 각 스위치 회로(SW2n+2∼SW2n+9)의 각각의 드레인은 공통 접속되고, 이 공통 접속된 드레인에 데이터 신호(Cdata)가 입력된다.

또, 각 스위치 회로(SW2n+2∼SW2n+9)의 각각의 소스는, 래치 회로LA2(LA2n+2∼LA2n+9)의 데이터 입력측에 각각 접속된다.

또, 래치 회로LA2(LA2n+2∼LA2n+9)의 각각의 데이터 출력측 각각은, 버퍼 회로BA2(BA2n∼BA2n+7)의 입력측에 접속되고, 버퍼 회로BA2(BA2n∼BA2n+7)의 각각의 출력측은, 축적 용량 라인 출력 단자 C <n>, C <n+1> ,… ,C <n+7>에 접속되어 있다.

상기 액정 패널의 축적 용량 라인이 m개인 경우, 필요한 축적 용량출력도 m개이다.

한편, 도 2에 도시된 예에서, 실제의 액정 패널의 게이트 라인(GL)과 축적 용량 라인(CL) 간의 구동 타이밍을 맞추기 때문에, 게이트 라인(GL)의 수직방향 어드레스와, 축적 용량 라인(CL)의 수직방향 어드레스 사이에 2라인 분의 오프셋을 둔다.

이 때문에, 게이트 선택 신호(Gate<n+2>, n+2번째의 게이트 라인의 구동 신호)에 의해, 축적 용량구동 신호(C<n>, n번째의 소스 라인(SL)의 구동 신호)가 생성되게 구성된다.

또, 버퍼 회로BA2안의 각버퍼 회로(BA2n∼BA2n+7)를 구성하는 인버터의 단수는 버퍼 회로BA2n에 대해서는 3단, BA2n+1에 대해서는 2단이다. 따라서 출력신호가 교대로 다른 신호 레벨로 생성된다.

또, 복수의 버퍼 회로(BA2n∼BA2n+7) 각각의 최종출력용 버퍼 회로인 인버터는 전압조정 가능(화상의 콘트라스트의 조정 가능)한 전원 V1 및 V 2에 의해 구동된다.

또, 복수의 버퍼 회로(BA2n∼BA2n+7) 각각의 인버터 접속 단수가 2단 또는 3단으로 교대로 다르게 구성된다.

또, 복수의 래치 회로(LA2n+2∼LA2n+9)는 버스형 래치 회로로 구성된다.

도 20은 통상 래치 회로와 버스형 래치 회로의 구성 예를 나타낸 것이다.

도 20(A)에 나타내는 통상 래치 회로에서는, 2개의 클록 인버터 회로(CINVa, CINVb)과, 1개의 인버터 회로(INVa)와로 구성되어 있고, 소자수로서는 10개의 트랜지스터가 필요하게 된다.

이것에 대하여 버스형 래치 회로에서는 2개의 인버터 회로(INVc, INVd)를 반대병렬 접속해서 구성된다. 소자수로서는 4개의 트랜지스터로 실현되므로, 상기 래치 회로 부분에서 6개의 트랜지스터수를 삭감하는 것이 가능하다.

그 다음에, 본 발명의 제1 실시예에 있어서의 게이트 선택회로와 축적 용량구동 회로의 전체구성을 설명한다.

도 3은 본 발명의 게이트 선택회로와 축적 용량구동 회로의 관계를 나타낸 것이며, 액정 패널(화면)의 좌측에 배치되는 게이트 선택회로와, 화면의 우측에 배치되는 축적 용량구동 회로의 관계를 나타내는 도면이다.

도 3 에 도시한 바와 같이, 게이트 선택회로(11)에 의해 생성된 게이트 선택 신호는, 액정 패널의 게이트 라인(GL)상을 통과하고, 상대측에 있는 축적 용량구동 회로(12)의 스위치 회로SW2에 접속되어 있다.

또, 상기 축적 용량구동 회로(12)에서는, 게이트 출력(게이트 선택 신호)이 H수준이 된 타이밍에서 축적 용량구동 데이터가 래치 회로LA2에 설정되고, 이 래치 회로LA2에 설정된 데이터는 버퍼 회로BA2에 입력되어 축적 용량회로 출력으로서 출력된다.

이 경우에, 도 2 에 도시한 바와 같이, 게이트 선택 신호(Gate<n>)에 의해, 축적 용량구동 신호(C<n+2>)가 생성되게 구성된다. 이것은, 게이트 선택 신호(Gate<n>)에 의해 데이터 신호가 기입된 화소에 대하여, 축적 용량 회로 출력에 의해 갱신되는 타이밍을 지연 시키기 위해서 설정한 것이며, 이 예에서는, 2라인 분의 오프셋이 설정되어있다. 한편, 이 오프셋 시키는 라인수에 대해서는, 적당히 선택 할 수 있다.

또, 도 15에, 본 발명의 액정 패널의 구동장치(게이트 선택회로(11)및 축적 용량구동 회로(12))을 이용한 액정 디스플레이스 장치의 구성 예를 나타낸다.

도 15에 도시된 액정 디스플레이스 장치는, 본 발명에 직접 관계되는 부분, 즉, 클록 신호 등의 신호를 발생하는 신호 제어 회로부만을 나타내고 있어, 상대 전극구동 회로나, 백라이트나, 전원회로 등은 생략되어 있다.

도 15에 나타내는 구동장치에 있어서, 액정 패널(1)은, 수평 방향으로 복수개의 전극을 배설해서 형성되는 게이트 라인(GL)과, 동일하게 수평 방향으로 복수개의 전극을 배설해서 형성되는 축적 용량 라인(CL)과, 수직 방향으로 복수개의 전극을 배설해서 형성되는 소스 라인(SL)을 포함하고 있다.

그리고, 상기 게이트 라인(GL) 및 상기 소스 라인(SL)의 각 교점에는 TFT(박막 트랜지스터)스위치, 액정용량(LC), 축적 용량(CS)로부터 이루어지는 화소가 형성되어 있다.

또, 액정 패널(1)에는, 상기 복수개의 게이트 라인(GL)을 구동 하기 위한 게이트 선택회로(11)과, 상기 복수개의 축적 용량 라인을 구동 하기 위한 축적 용량구동 회로(12)과, 상기 복수개의 소스 전극을 구동 하기 위한 소스 구동 회로(13)가 접속되어 있다.

상기 게이트 선택회로(11)는 1주사 기간에 있어서, 게이트 라인(GL)에 접속되어 있는 화소TFT(박막 트랜지스터)를 순차 선택 하는 동시에, 소스 구동 회로(13)로부터 원하는 데이터 전압을 액정용량(LC)에 기입한다.

또 데이터 전압을 기입한 후에, 축적용량구동 회로(12)로부터 소정의 전압을 중첩 함으로써, 액정용량(LC)에 기입된 데이터는 실제의 액정의 광학특성에 적합한 전압 으로 변환되고, 다음 프레임까지 보유된다.

또, 신호 제어 회로부(101)는 게이트 선택회로(11), 축적 용량구동 회로(12), 및 소스 구동 회로(13)을 제어 하기 위한 신호를 생성한다.

이 신호 제어 회로부(101)는 CPU등을 포함하는 제어부2에 의해 제어되는 것에 의해, 외부에서 입력되는 화상 데이터 신호, 동기 신호(수평, 수직동기신호),및 외부입력 클록 신호를 기초로, 게이트 선택회로(11), 축적 용량구동 회로(12),및 소스 구동 회로(13)을 구동 제어 하기 위한 신호를 생성한다.

이 신호 제어 회로부(101)안의 클록 발생 회로(110)은, 도 13에 도시된 수평동기신호를 분주하는 분주 회로(111), 인에이블 클록 신호(인에이블1, 인에이블2)를 생성하는 인에이블 클록 신호생성 회로(112), 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)를 생성하는 4상 클록 생성 회로(113), 및 도 9에 나타내는 클록 신호변환 회로(114)를 포함하고 있다.

또, 데이터 신호 생성 회로(121)은, 화상 데이터 신호를 기초로, 소스 구동 회로(13)의 화상신호를 생성해서 출력한다.

(제1 실시예의동작)

그 다음에, 본 발명의 제1 실시예에 있어서의 게이트 선택회로의 동작에 대해서, 도 4를 참조하면서 설명한다.

도 4에서는, 횡방향은 시간을 나타내고, 종방향으로 게이트 선택회로(11)에 입력되는 데이터 신호(Gdata), 인에이블 클록 신호(인에이블1, 인에이블2), 4상 클록 신호(Ck1, Ck2, Ck3, Ck4), 래치 회로LA1의 출력신호(Q1, Q2, Q3, Qm), 및 게이트 선택 신호(Gate <1>, Gate <2>, Gate <3>, Gate <4> ,… Gate <m>)가 도시되어 있다.

도 4에 있어서, 데이터 신호(Gdata)가 입력되면, 인에이블 클록 신호(인에이블1, 인에이블2)에 의해 데이터 신호(Gdata)의 H수준이 래치 되어, 시점 t1, t2, 및 t3 각각에 래치 회로 출력신호(Q1, Q2, Q3)들이 순차 출력된다.

상기 래치 회로 출력(Q1, Q2)은 각 스위치 회로SW1에 접속되고 있으므로, 상기 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)를 선택 하기 위한 인에이블 신호가 된다.

예를 들면, Q1이 H수준이 되면, 상기 스위치 회로는 ON상태가 되고, 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)이 일괄해서 선택되어, 상기 버퍼 회로를 통해 게이트 라인 출력 단자(Gate <1>, Gate <2>, Gate <3>, Gate <4>…)를 경과해 순차 출력된다.

상기 래치 회로LA1는 시프트레지스터 회로를 구성하고 있으므로, 상기 Q1 및 Q2출력이 순차 전송되는 것에 의해, 상기 스위치 회로SW1도 순차 ON 상태로 되고, 원하는 타이밍에서 각게이트 선택 신호를 출력시키는 것이 가능하게 된다.

그 다음에, 본 발명의 제1 실시예에 있어서의 축적 용량구동 회로의 동작에 대해서 도 5를 참조하면서 설명한다.

도 5에서는, 횡방향은 시간이고, 종방향에, 축적 용량구동 회로(12)에 입력되는 데이터 신호(Cdata)와, 게이트 선택회로(11)로부터 출력되는 게이트 선택 신호)Gate <n+2>, Gate <n+3>, Gate <n+4>, Gate <n+5>, Gate <n+6>, Gate <n+7>, Gate <n+8>, Gate <N+9>), 및 축적 용량구동 신호(C <n>, C <n+1>, C <n+2>, C <n+3>, C <n+4>, C <n+5>, C <n+6>, C <n+7>)가 도시되어 있다.

도 5에 있어서, 각 스위치 회로SW2에 상기 게이트 선택회로(11)로부터의 게이트 선택 신호(Gate <n+2>, Gate <n+3>,…Gate <n+9>)가 입력되면, 축적 용량구동 회로(12)안의 스위치 회로SW2(SW2n+2∼SW2n+9)은 각각 차례로 ON이 되고, 축적 용량 데이터(Cdata)가 래치 회로LA2(LA2n∼LA2n+7)에 입력된다.

그리고 보유된 각 래치 회로LA2(LA2n∼LA2n+7)의 출력은 버퍼 회로BA2(BA2n∼BA2n+7)에 전달되고, 축적 용량 라인 출력 단자(C <n>, C <n+1> ,… ,C <n+7>)으로 출력된다.

한편, 상기 래치 회로LA2(LA2n∼LA2n+7)는 다음 프레임에서 다시 상기 게이트 선택회로(11)로부터의 게이트 출력(게이트 선택 신호)이 스위치 회로SW2에 입력될때 까지, 축적 용량 데이터(Cdata)의 값을 계속해서 보유한다.

한편, 본 발명의 제1 실시예에 있어서의 축적 용량구동 회로의 래치 회로LA2은 전술한 것 같은 버스형 래치 회로(도 20(B)을 참조)로 구현된다.

종래의 축적 용량구동 회로가 시프트레지스터 구성을 취하고 있어, 시프터레지스터인 래치 회로는 항상 클록 신호를 공급하는 것이 필요하다. 이 때문에, 축적 용량구동 회로가 상기 버스형 래치로 구성되는 것이 어렵다.

이에 반해, 본 발명의 축적 용량구동 회로에서는 래치의 데이터를 갱신하는 타이밍이 1프레임에 1회 즉, 상기 게이트 선택회로의 게이트 출력이 H가 되는 기간만으로 결정되어 있기 때문에, 항상 래치 회로를 갱신할 필요가 없다. 따라서 소자수가 적은 버스형 래치를 축적 용량 구동 회로에 적용하는 것이 가능하다.

(제1 실시예에의해 얻어지는 효과)

전술한 바와 같이, 종래 게이트 선택 신호를 생성하기 위해 이용되고 있는 래치 회로LA1의 출력신호는 복수개의 클록 신호(예를 들면, 4상의 클록 신호)를 선택 하기 위한 인에이블 신호로서 이용된다. 따라서, 종래 기술의 게이트 선택회로가 1게이트 출력당, 1개의 래치 회로가 필요한 것에 대해서, 본 발명의 게이트 선택회로에서는 1게이트 출력당 0.5개 (4게이트 출력당 2개의 래치 회로)가 있으면, 동일한 기능을 구성하는 것이 가능하다. 그 결과 게이트 선택회로 전체의 래치 회로의 수를 반감 시킬 수 있다.

한편, 본 실시예에서는 상기 복수개의 클록 신호로서 4상 클록 신호를 예로 들어서 설명했지만, 본 발명의 게이트 선택회로는, 예를 들면 래치 회로LA1에 입력되는 데이터 신호(Gdata)와 인에이블 클록신호(인에이블1, 인에이블2)의 펄스 폭 및 타이밍을 조정함으로써, 4상이외의 클록 신호에서도 적용할 수 있다.

예를 들면, 데이터 신호와 클록 신호의 펄스 폭을 2배 (주파수1/2)로하고, 8상의 클록 신호를 입력 함으로써, 게이트 선택회로에 필요한 래치 회로는 8게이트 출력당 2개의 래치 회로에서 구성하는 것이 가능하게 된다.

동일하게 본 발명의 게이트 선택회로에서는 N상의 클록 신호를 입력 함으로써, 필요한 래치 회로를 2/N로 감소시킬 수 있다.

또, 본 발명의 축적 용량구동 회로에서는, 1축적 용량구동 회로 출력당 필요한 래치 회로수는 1개로 변함 없지만, 래치 회로의 클록 신호로서 상기 게이트 선택회로의 게이트 출력을 이용함으로써, 래치 회로를 제어 하기 위한 제어신호를 감소시킬 수 있다.

또 종래의 래치 구성과 달리 버스형 래치 회로를 적용 함으로써, 회로 소자수를 감소시키는 것이 가능하게 되고, 축적 용량구동 회로도 전체적인 회로 면적이 종래에 비해 감소될 수 있다.

이상, 설명한 바와 같이, 본 발명의 게이트 선택회로 및 축적 용량구동 회로를 이용함으로써, 전체적인 회로 면적의 감소가 가능해 지고, 그 결과로서 액정 패널의 액자의 사이즈가 작아지는 것이 가능하게 된다.

[제2 실시예]

제1 실시예 에서는, 게이트 선택회로(11)와 축적 용량구동 회로(12)를 개별적으로 설치하는 예, 예를 들면, 도 18에 도시된 경우와 마찬가지로, 액정 패널(1)의 양측에 각각 독립적으로 배치하는 예에 대하여 설명했지만, 제2 실시의 형태에서는, 게이트 선택회로와 축적 용량구동 회로를 1개로 통합한 예, 예를 들면, 액정 패널(1)의 한 쪽에 두 회로가 배치된 예에 대하여 설명한다.

본 발명의 제2 실시예에 따른 액정 패널의 구동장치의 예를 도 6에 나타낸다.

도 6에 도시된 구동장치(21)는, 게이트 선택회로(11A)와, 축적 용량구동 회로(12A)와로 구성된다.

이 구동장치(21)에서는, 게이트 선택회로(11A)와, 축적 용량구동 회로(12A)가, 래치 회로LA1에 대응해서 교대로 배치된다.

게이트 선택회로(11A)는, 복수개의 래치 회로(LA11∼LA1m)가 직렬로 접속되어서 형성된 시프트레지스터 회로(래치 회로LA1), 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)로부터 원하는 게이트 신호를 선택 하기 위한 복수개의 MOS트랜지스터로 형성된 스위치 회로SW1, 및 게이트 선택 신호(Gate <1>, Gate <2>, Gate <3>, Gate <4>)를 출력 하기 위한 복수개의 버퍼 회로로 되는 버퍼 회로BA1를 포함한다.

그리고, 상기 시프트레지스터 회로(래치 회로LA1)에는, 인에이블 클록 신호(인에이블1, 인에이블2)와 데이터 신호(Gdata)가 입력되고, 스위치 회로SW1에는, 게이트 라인 신호로서 출력되는 복수개의 클록 신호(도 6에서는 4상의 클록 신호 Ck1, Ck2, Ck3, Ck4)가 입력된다.

이 버퍼 회로BA1안의 각 버퍼 회로의 출력은 각각 게이트 라인 출력 단자(Gate <1>, Gate <2>, Gate <3>, Gate <4> ,… Gate <m>)에 접속되어 있다.

이 게이트 선택회로의 부분의 구성에 대해서는, 도 1에 도시된 제1 실시예의 게이트 선택회로(11)와 동일한 바, 상세한 설명은 생략한다.

그 다음에, 축적 용량구동 회로(12A)는, 스위치 회로SW2, 스위치 회로SW3, 및 버퍼 회로BA2를 포함한다.

스위치 회로SW2(SW21∼SW2m)는, 스위치 회로SW3를 통해서 전달되는 클록 신호(Ck1, Ck2, Ck3, Ck4)에 의해 인에이블 상태로 되는 스위치 회로이며, 축적 용량구동 데이터 신호(Cdata)를 선택하고, 이 데이터를 래치 회로LA2(LA21∼LA2m)에 설정한다.

스위치 회로SW3(SW31∼SW3m)는, 시프트레지스터 회로(래치 회로LA1)안에 있는 짝수번째의 래치 회로(LA12, LA14,...)의 출력측에 게이트가 접속되고, 상기 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)를 선택하고, 동시에 상기 스위치 회로SW2(SW21∼SW2m)를 인에이블하기 위한 스위치 회로다.

버퍼 회로BA2(BA21∼BA2m)는, 래치 회로LA2(LA21∼LA2m)의 각출력신호를 입력받고, 각 축적 용량신호를 출력 하기 위한 버퍼 회로다.

복수의 버퍼 회로(BA21∼BA2m) 각각의 출력측은 복수의 축적 용량 라인 출력 단자(C <1>, C <2>, C <3> ,... ,C <m>) 중 대응하는 하나에 접속되어 있다.

이 축적 용량구동 회로의 구성에 있어서, 스위치 회로SW2(SW21∼SW2m), 래치 회로LA2(LA21∼LA2m), 및 버퍼 회로BA2(BA21∼BA2m)를 포함하는 내용에 대해서는, 도 2에 도시된 축적 용량구동 회로(12)와 동일하다.

도 6에 나타내는 축적 용량구동 회로(12A)가, 도 2에 나타내는 축적 용량구동 회로(12)과 구성상 다른 것은, 스위치 회로SW3(SW31∼SW3m)를 이용하고 있는 점이다.

다시 말해, 도 2에 도시된 축적 용량구동 회로(12)에서는, 스위치 회로SW2(SW21∼SW2m)안의 각 MOS트랜지스터 게이트 신호로서, 게이트 선택 신호(Gate <n+2>, Gate <n+3> ,...)를 이용하고 있다.

이와 달리, 도 6에 도시된 축적 용량구동 회로에서는, 스위치 회로SW3(SW31∼SW3m)가 래치 회로LA1(LA11∼LA1m)안의 짝수번째의 래치 회로(LA12, LA 4,…)의 출력신호(Q2, Q4, …) 및 4상 클록 신호(Ck1, Ck2, Ck3, Ck4)에 따라 스위치 회로SW2(SW21∼SW2m)의 MOS트랜지스터 게이트 신호를 생성하고 있다.

이 경우에, 스위치 회로SW3(SW31∼SW3m)안의 각 스위치는 4개의 단위로 구분되어 스위치 회로SW2의 게이트 신호를 생성한다.

예를 들면, 4개의 스위치 회로(SW31∼SW34)는, 래치 회로LA12의 출력신호 Q2 및 클록 신호(Ck1, Ck2, Ck3, Ck4)에 의해, 스위치 회로(SW21∼24)의 게이트 신호를 생성한다. 동일한 방식으로, 4개의 스위치 회로(SW35∼SW38)는, 래치 회로LA14의 출력신호 Q4 및 클록 신호(Ck1, Ck2, Ck3, Ck4)에 의해, 스위치 회로(SW25∼28)의 게이트 신호를 생성한다.

(제2 실시예의동작)

그 다음에, 본 발명의 제2 실시예에 있어서의 게이트 선택회로 및 축적 용량구동 회로의 동작에 대해서 도 7을 참조하면서 설명한다.

여기에서, 게이트 선택회로에 대해서는 상기 제1 실시예와 다른 점이 없으므로 상세한 설명은 생략한다.

도 7에서, 횡방향은 시간으로 설정되고, 종방향에, 데이터 신호(Gdata)와, 인에이블 클록 신호(인에이블1, 인에이블2), 클록 신호(Ck1, Ck2, Ck3, Ck4), 래치 회로(LA11)의 출력신호(Q1), 래치 회로(LA12)의 출력신호(Q2), 데이터 신호(Cdata), 게이트 선택 신호(Gate<1>), 축적 용량구동 신호(C<1>), 게이트 선택 신호(Gate <2>), 축적 용량구동 신호(C<2>), 게이트 선택 신호(Gate <3>), 축적 용량구동 신호(C<3>), 게이트 선택 신호(Gate <4>) 및 축적 용량구동 신호(C <4>)를 정렬시켜서 나타낸 것이다.

그리고, 도 7 에 도시한 바와 같이, 축적 용량구동 회로의 동작은, 상기 시프트레지스터 회로에 있어서의 래치 회로(LA12)의 출력(Q2)이 H수준이 되면, 스위치 회로SW3(SW31∼SW34)가 ON 상태로 되고, 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)에 의해 소정의 타이밍에서 스위치 회로SW2(SW21∼SW24)가 인에이블 된다.

스위치 회로SW2(SW21∼SW24)가 ON 상태로 되고, 축적 용량 데이터(Cdata)가 래치 회로LA2(LA21∼LA24)에 입력된다.

그리고 보유된 각 래치 회로LA2(LA21∼LA24)의 출력은 버퍼 회로BA2(BA21∼BA24)에 전달되고, 축적 용량 라인 출력 단자(C <1>, C <2>, C <3>, C <4>)에 출력된다.

한편, 상기 래치 회로LA2(LA21∼LA24)는 다음 프레임에서 다시 스위치 회로SW2(SW21∼SW24)가 인에이블 될 때까지, 축적 용량 데이터(Cdata)의 값을 계속해서 보유한다.

한편, 본 발명의 제2 실시예에 있어서의 축적 용량구동 회로의 래치 회로LA2에 대해서도, 2개의 인버터 회로로 구성된 버스형 래치 회로(도 20(B)을 참조)를 채용하고 있다.

또, 상기 제1 실시 예에서, 래치 회로LA2의 데이터가 갱신되는 타이밍은 상기 게이트 선택회로의 게이트 출력이 H수준이 되는 기간이었던 것에 비해서, 제2 실시예에서 게이트 선택회로의 래치 회로(LA12)의 출력(Q2)이 H수준이 되고, 각 4상의클록 신호(Ck1, Ck2, Ck3, Ck4)이 H수준이 되는 타이밍에 변경된다. 그러나 상기 제1 실시예와 동일한 효과가 얻어지는 것은 도 7에 도시된 파형도에 의해 명백하다.

(제2 실시예에있어서의 효과)

본 발명의 제2 실시예에 있어서도, 게이트 선택 신호를 생성하기 위해서 래치 회로LA1의 출력신호가 복수개의 클록 신호를 선택 하기 위한 인에이블 신호로서 이용되어, 본 발명의 게이트 선택회로에서는 1게이트 출력당 0.5개 (4게이트 출력당 2개의 래치 회로)가 있으면, 동일한 기능을 구성하는 것이 가능하다. 제2 실시 예에서도 제1 실시예와 동일한 효과가 얻어진다.

또, 축적 용량구동 회로에서는, 1축적 용량구동 회로 출력당에 필요한 래치 회로수는 1개로 변함 없지만, 래치 회로LA2의 제어를 상기 게이트 선택회로에서 미리 구비되어 있는 래치 회로의 출력신호(Q2,Q4,…)과, 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)를 이용함으로써, 축적 용량구동 회로를 제어 하기 위한 제어신호를 별도 준비할 필요가 없어진다.

또 종래의 래치 회로 구성과 달리 버스형 래치 회로를 적용 함으로써, 회로 소자수를 감소시키는 것이 가능하게 되고, 축적 용량구동 회로에 대해서도 전체적인 회로 면적의 감소가 가능하게 된다.

이상, 설명한 바와 같이, 본 발명의 제2 실시예에 있어서의 게이트 선택회로 및 축적 용량구동 회로를 이용함으로써, 종래의 회로와 동일한 기능을 유지한 채, 전체적인 회로 면적의 감소가 가능해 지고, 결과로서 액정 패널의 액자의 사이즈를 감소시킬 수 있게된다.

[제3 실시예]

본 발명의 제3 실시예에 관계되는 액정 패널의 구동장치의 구성을 도 8에 나타낸다.

도 8에 나타내는 제3 실시예의 구동장치(22)는, 게이트 선택회로(11B) 및 축적 용량구동 회로(12B)로 구성된다.

게이트 선택회로(11B)는, 래치 회로LA1(LA11∼LA1m), 스위치 회로SW1, 및 버퍼 회로BA1를 포함한다.

한편, 클록 발생 회로(110)를 내장하는 신호 제어 회로부(101)를 포함시켜서 게이트 선택회로라고 부르는 경우도 있다.

또, 축적 용량구동 회로(12B)는, 스위치 회로(SW2,SW3), 래치 회로LA2, 및 버퍼 회로BA2를 포함한다.

도 8에 도시된 제3 실시예의 구동장치(22)가, 도 6에 도시된 제2 실시예의구동장치(21)와 구성상 다른 것은, 도 6에 도시된 회로에 트랜스퍼 게이트(TG 1,TG2)로 구성된 쌍방향전환 회로(EXC)(파선 타원으로 둘러싸여진 부분)을, 래치 회로LA1(보다 정확하게는 LA 11,LA 13,… ,LA1m-1)의 입력측에 새로 추가한 점이며, 다른 구성은 도 6에 나타내는 회로와 동일하다.

다시 말해, 도 8에 도시된 게이트 선택회로 및 축적 용량구동 회로에서는, 래치 회로(LA 11,LA 13,… ,LA1m-1)(홀수번째의 래치 회로)에 입력되는 데이터 신호를 선택하고, 시프트레지스터의 전송 방향을 결정하기 위한 2개의 트랜스퍼 게이트(TG1, TG2)로 이루어진 쌍방향전환 회로(EXC), 이 쌍방향전환 회로(EXC)를 제어 하기 위한 제어신호(UD, UDB)가 추가되었다.

이와 같이, 도 8에 도시된 구성은, 도 6에 나타낸 제2 실시예에 있어서의 게이트 선택회로에, 상기 쌍방향전환 회로(EXC)를 부가한 구성과 동등하며, 이로 인하여, 동일한 구성 부분에는 동일한 부호가 부여되고, 중복되는 설명은 생략한다.

도 9는 클록 신호변환 회로(114)의 구성을 나타내는 도면이다. 도 8에 나타낸 시프트레지스터 회로(LA11∼LA1m)의 쌍방향전송을 실현하기 위해서, 클록 신호변환 회로(114)는 상기 제어신호(UD, UDB)의 상태와 동기되고, 4상 클록의 위상을 반전시키기 위한 회로다.

이 클록 신호변환 회로(114)는, 도 15에 도시된 바와 같이, 신호 제어 회로부(101)의 클록 발생 회로(110)안에 설치되어 있다.

도9(A)에 도시한 바와 같이, 클록 신호변환 회로(114)에서, 트랜스퍼 게이트(TG11)및 트랜스퍼 게이트(TG12)는 출력측이 공통 접속되고, 트랜스퍼 게이트(TG11)의 입력측에는 클록 신호(CK1_a)가 입력되며, 제어 단자(/φ)에 신호(UDB)가 입력되고, 제어 단자(φ)에는 신호(UD)가 입력된다.

또, 트랜스퍼 게이트(TG12)의 입력측에는, 클록 신호(CK4_a)가 입력되고, 제어 단자(/φ)에 신호(UD)가 입력되며, 제어 단자(φ)에는 신호(UDB)가 입력된다.

그리고, 트랜스퍼 게이트(TG11, TG12)의 공통 접속된 출력측에는, 신호(UD, UDB)의 신호 레벨에 따라, 클록 신호(Ck1_a) 또는 클록 신호(Ck4_a) 중 어느 하나의 신호가 선택되어서 출력된다.

이 선택된 신호가 버퍼 회로BA3를 통해서, 클록 신호Ck1로서 출력된다.

출력측이 공통 접속되는 트랜스퍼 게이트(TG21, TG22)도 트랜스퍼 게이트(TG11, TG12)와 동일하게, 신호(UD, UDB)의 신호 레벨에 따라, 클록 신호(Ck2_a) 또는 클록 신호(Ck3_a) 중 어느 하나가 선택되어서 출력되고, 이 선택된 신호가 버퍼 회로BA3를 통해서, 클록 신호Ck2로서 출력된다.

동일한 방식으로, 출력측이 공통 접속되는 트랜스퍼 게이트(TG31, TG32)도 신호(UD, UDB)의 신호 레벨에 따라, 클록 신호(Ck3_a 또는 클록 신호Ck2_a) 중 어느 하나가 선택되어서 출력되고, 이 선택된 신호가 버퍼 회로BA3를 통해서, 클록 신호(Ck3)로서 출력된다.

또, 출력측이 공통 접속되는 트랜스퍼 게이트(TG41, TG42)도 신호(UD, UDB)의 신호 레벨에 따라, 클록 신호(Ck4_a) 또는 클록 신호(Ck1_a) 중 어느 하나가 선택되어서 출력되고, 이 선택된 신호가 버퍼 회로BA3을 통해서, 클록 신호Ck4로서 출력된다.

상기 구성의 클록 신호변환 회로에 의해, 도 9(B)에 도시한 바와 같이, 신호(UD)가 H수준, 신호(UDB)이 L수준의 상태에 있어서는, 입력 클록 신호 CK1_a, CK2_a, CK3_a, 및 CK4_a의 위상순에 따른 클록 신호(Ck1, Ck2, Ck3, Ck4)가 출력된다.

한편, 신호(UD)가 L수준, 신호(UDB)이 H수준의 상태에 있어서는, 입력 클록 신호 CK1_a, CK2_a, CK3_a, 및 CK4_a의 위상순을 반전시킨 위상의 클록 신호(Ck1, Ck2, Ck3, Ck4)가 출력된다.

(제3 실시예의 동작)

본 발명의 제3 실시예에 있어서의 게이트 선택회로의 동작에 대해서 도 10을 참조하면서 설명한다.

도 10에 나타내는 타이밍 차트에서는, 횡방향은 시간으로 설정하고, 종방향에, 래치 회로LA1에 입력되는 데이터 신호(Gdata)와, 인에이블 클록 신호(인에이블1), 클록 신호(Ck1, Ck2, Ck3, Ck4), 축적 용량구동 회로에 입력되는 데이터 신호(Cdata), 래치 회로(LA11)의 출력신호(Q1) 또는 래치 회로LA1m-1의 출력신호Qm-1), 래치 회로(LA21)의 출력신호(Q2) 또는 래치 회로(LA1m)의 출력신호(Qm), 신호(UD) 및 신호(UDB), 게이트 선택 신호(Gate <1>), 축적 용량구동 신호(C <1>), 게이트 선택 신호(Gate <2>), 축적 용량구동 신호(C <2>), 게이트 선택 신호(Gate <3>), 축적 용량구동 신호(C <3>), 게이트 선택 신호(Gate <4>), 축적 용량구동 신호(C <4>), 게이트 선택 신호(Gate <m-3>), 축적 용량구동 신호(C <m-3>), 게이트 선택 신호(Gate <m-2>), 축적 용량구동 신호(C <m-2>), 게이트 선택 신호(Gate <m-1>), 축적 용량구동 신호(C <m-1>), 게이트 선택 신호(Gate <m>), 및 축적 용량구동 신호(C <m>)를 정렬시켜서 나타내고 있다.

도 10에 도시된 바와 같이, 상기 쌍방향전환 회로(EXC)는, 상기 시프트레지스터 회로(래치 회로LA1(LA11∼LA1m))의 전송 방향을 전환하는 기능을 구비하고 있다.

다시 말해, 게이트 선택회로의 전송 방향을 Gate <1>, Gate <2>, Gate <3>, Gate <4> ,… ,Gate <8>,...과 같이 전송할 경우에는, 신호(UD)가 H수준 「UD=H」, 신호(UDB)이 L수준 「UDB=L」이 되고, 쌍방향전환 회로(EXC)의 TG1이 각각 ON상태, TG2가 오프 상태로 되고, 도 8에 나타내는 좌측단의 래치 회로(LA11)에 신호 데이터(Gdata)가 입력된다.

그리고 인에이블 클록 신호(인에이블1, 인에이블2)에 동기해서 순차적으로 출력 신호Q1, Q2, Q3, Q4,...와 같이 데이터가 전송된다.

예를 들면, 기간 t1∼t2에 있어서, 게이트 선택 신호 Gate <1>, Gate <2>, Gate <3>, Gate <4>의 순서로 게이트 선택 신호들이 출력된다.

반대로 게이트 선택회로의 전송 방향을 ..., Gate <8> ,… ,Gate <4>, Gate <3>, Gate <2>, Gate <1>과 같이 할 경우에는, 신호(UD)가 L수준 「UD=L」, 신호(UDB)이 H수준 「UDB=H」이 된다. 그러면, 쌍방향전환 회로(EXC)의 TG2이 각각 ON상태, TG1이 오프 상태로 되고, 우측단으로부터 2번째의 래치 회로(LA1m-1)에 신호 데이터(Gdata)가 입력되고, 인에이블 클록 신호(인에이블1, 인에이블2)에 동기해서 순차적으로 Qm-1, Qm,...의 순서대로 데이터가 전송된다.

예를 들면, 시각t3∼t4에 있어서, 게이트 선택 신호 Gate <m>, Gate <m-1>, Gate <m-2>, Gate <m-3>의 순서로 게이트 선택 신호들이 출력된다.

한편, 각 래치 출력으로부터 게이트 선택 신호가 출력될때 까지의 동작에 대해서는, 상기 제1 실시예 및 상기 제2 실시예와 동일하다.

또, 본 발명의 제3 실시예에 있어서의 축적 용량구동 회로의 동작에 대해서도, 상기 실시예 2와 동일하기 때문에, 여기서는 상세한 설명은 생략한다.

(제3 실시예에 있어서의 효과)

이상 설명한 바와 같이, 제3 실시예 에서는 제2 실시예의 기능에 더하여, 게이트 선택회로 및 축적 용량구동 회로의 전송 방향을 전환하는 것이 가능하게 된다.

또한, 게이트 선택 신호를 생성하기 위해서 이용되고 있는 래치 회로LA1를 복수개의 클록 신호를 선택 하기 위한 인에이블 신호로서 이용함으로써, 본 발명의 게이트 선택회로에서는 1게이트 출력당 0.5개 (4게이트 출력당 2개의 래치 회로)가 있으면, 동일한 기능을 구성하는 것이 가능하게 되는 때문에, 제1 실시예 및 제2 실시예와 동일한 효과가 얻어진다.

또, 축적 용량구동 회로 에서는, 1축적 용량구동 회로 출력당에 필요한 래치 회로 개수는 1개로 변함 없지만, 래치 회로LA2의 제어를 상기 게이트 선택회로에 미리 구비되어 있는 래치 회로의 출력신호 Q2, Q4… 및 상기 4상의 클록 신호를 이용함으로써, 축적 용량구동 회로를 제어 하기 위한 제어신호를 별도로 준비할 필요가 없어진다.

또 종래 래치 구성으로부터 버스형 래치 회로를 적용 함으로써, 회로 소자수를 삭감하는 것이 가능하게 되고, 축적 용량구동 회로에 대해서도 전체적인 회로 면적의 삭감이 가능하게 된다.

이상, 설명한 바와 같이, 본 발명의 제3 실시예에 있어서의 게이트 선택회로 및 축적 용량구동 회로를 이용함으로써, 종래의 회로와 동일한 기능을 유지하면서, 전체적인 회로 면적의 삭감을 할 수 있고, 결과로서 액정 패널의 액자의 사이즈의 감소에 기여하는 것이 가능하게 된다.

본 발명의 제4 실시예에 관계되는 액정 패널의 구동장치의 구성은 도 11에 도시되어 있다.

도 11에 나타내는 제4 실시예의 구동장치(23)은, 게이트 선택회로(11C) 및 축적 용량구동 회로(12C)를 포함한다.

게이트 선택회로(11C)은, 래치 회로LA1(LA11∼LA1m), 쌍방향전환 회로(EXC), 부분표시 회로(DP1), 스위치 회로(SW1), 및 버퍼 회로(BA1)를 포함한다. 한편, 클록 발생 회로(110)를 내장하는 신호 제어 회로부(101)를 포함시켜서 게이트 선택회로라고 부를 수도 있다.

또, 축적 용량구동 회로(12C)는, 부분표시 회로DP2, 스위치 회로SW2, 스위치 회로SW3, 래치 회로LA2, 및 버퍼 회로BA2를 포함한다.

도 11에 나타내는 구동장치(23)에서는, 게이트 선택회로(11C)과, 축적 용량구동 회로(12C)이, 래치 회로LA1의 각각 대응해서 교대로 배치된다.

도 11에 도시된 제4 실시예의 게이트 선택회로 및 축적 용량구동 회로가, 도 8에 나타내는 제2 실시예의 게이트 선택회로 및 축적 용량구동 회로와 구성상 다른 것은, 도 8에 나타내는 회로에, 부분표시회로(DP1∼DPm)를 새로 추가한 점이며, 다른 구성은 도 8에 나타내는 제3 실시 예와 동일하다.

다시 말해, 본 발명의 제4 실시 예에 있어서의 회로 구성은 본 발명의 제3 실시예에있어서의 게이트 선택회로 및 축적 용량구동 회로에, 상기 부분표시 회로(DP1∼DPm)를 부가한 구성과 동일하다. 이 때문에, 도 8에 나타내는 회로와 동일한 구성 부분과 중복되는 설명은 생략한다.

도 11에 있어서, 홀수번째의 부분표시 회로 DP1, DP3,...는, NAND 회로와 인버터 회로가 직렬로 접속되어서 구성된다.

그리고, 예를 들면, 부분표시 회로DP1에 대해서는, NAND 회로(NAND21)의 한 쪽 입력단자에는 신호(Part1)이 입력되고, 다른 쪽의 입력단자에는 래치 회로(LA11)의 출력신호(Q1)이 입력된다.

NAND 회로(NAND21)의 출력신호는 인버터 회로(INV21)을 통해서, 스위치 회로SW1에 입력되고, 인버터 회로(INV21)의 출력은 스위치 회로SW1안의 각 MOS트랜지스터의 공통 게이트 신호가 된다.

또, 짝수번째의 부분표시 회로 DP2, DP4,...는, NAND 회로와 인버터 회로가 직렬로 접속되어서 구성된다.

그리고, 예를 들면, 부분표시 회로DP2에 대해서는, NAND 회로(NAND22)의 한 쪽 입력단자에는 신호(Part2)가 입력되고, 다른 쪽의 입력단자에는 래치 회로(LA12)의 출력신호(Q2)가 입력된다.

NAND 회로(NAND22)의 출력신호는 인버터 회로(INV22)를 통해서, 스위치 회로SW3에 입력되고, 인버터 회로(INV22)의 출력은 스위치 회로SW3 안의 각 MOS트랜지스터의 공통 게이트 신호가 된다.

(제4 실시예의 동작)

제4 실시 예에 있어서의 게이트 선택회로의 동작에 대해서, 도 12을 참조하면서 설명한다.

도 12에 나타내는 타이밍 차트에서는, 횡방향은 시간으로 설정되고, 종방향에, 래치 회로LA1에 입력되는 데이터 신호(Gdata)와, 인에이블 클록 신호(인에이블1), 클록 신호(Ck1, Ck2, Ck3, Ck4), 축적 용량구동 회로에 입력되는 데이터 신호(Cdata), 래치 회로(LA11)의 출력신호(Q1) 또는 래치 회로(LA1m-1)의 출력신호(Qm-1), 래치 회로(LA12)의 출력신호(Q2) 또는 래치 회로(LA1m)의 출력신호(Qm), 신호(UD), 신호(Part1, Part2), 게이트 선택 신호(Gate <1>), 축적 용량구동 신호(C<1>), 게이트 선택 신호(Gate<2>), 축적 용량구동 신호(C<2>), 게이트 선택 신호(Gate<3>), 축적 용량구동 신호(C<3>), 게이트 선택 신호(Gate<4>), 축적 용량구동 신호(C<4>), 게이트 선택 신호(Gate<m-3>), 축적 용량구동 신호(C<m-3>), 게이트 선택 신호(Gate<m-2>), 축적 용량구동 신호(C<m-2>)과, 게이트 선택 신호(Gate<m-1>), 축적 용량구동 신호(C<m-1>), 게이트 선택 신호(Gate<m>), 및 축적 용량구동 신호(C<m>)를 정렬시켜서 나타내고 있다.

상기 시프트레지스터의 전송 방향의 전환에 관한 동작에 대해서는, 제3 실시예와동일하므로, 상세한 설명은 생략하고, 여기서는 상기 부분표시 회로(DP1) 및 부분표시 회로(DP2)의 기능에 관계되는 동작에 대하여 설명한다.

도 12에 도시된 신호(Part1)가 H수준의 경우, 래치 회로(LA11)의 출력신호(Q1)에 의해 인에이블된 스위치 회로SW1은 ON 상태로 되고, 4상의 클록 신호(Ck1, Ck2, Ck3, Ck4)는 소정의 게이트 선택 신호로서 출력된다.

이에 비해, 신호(Part1)가 L수준의 경우, 게이트 선택회로(11C)는 오프 상태로 되고, 게이트 선택 신호(Gate <1>, Gate <2>, Gate <3>, Gate <4>)는 출력되지 않는다.

도 12의 도면 부호a로 표시된 빗금 부분으로 나타낸 타이밍을 참조한다.

기간 t1∼t2의 사이에 있어서, 신호(Part1)가 L수준이 되는 것에 의해, 게이트 선택 신호Gate <2>과 Gate <3> (도면 부호a로 나타낸 빗금 부분)는 출력되지 않는다.

이렇게 신호(Part1)의 논리 에 따라 스위치 회로의 상태를 게이트 라인마다 제어하는 것이 가능하게 되고, 원하는 게이트 라인만을 선택해서 출력 시킬 수 있다.

이러한 기능은 액정 패널을 부분표시시키기 위해서 필요한 기능이며, 본 발명의 제4 실시예와 같은 구성을 취하는 것에 의해 실현된다.

마찬가지로, 축적 용량구동 회로에 있어서도, 부분표시 회로(DP2)에 의해 원하는 축적 용량 출력만 데이터를 갱신하는 것이 가능하게 된다.

도 12의 도면 부호 "Hold"로 표시된 빗금 부분으로 나타낸 타이밍을 참조한다.

기간 t2∼t3에 있어서, 신호(Part2)가 L수준이 되는 것에 의해, 축적 용량구동 신호(C<2>, C<3>)가 변화되지 않고, Hold 상태로 된다 (부호Hold로 나타내는 부분).

한편, 축적 용량구동 회로에서는 래치 회로LA2에 의해 출력의 상태 유지되고 있으므로, 부분표시의 기능에 의해 갱신되지 않은 래치 회로LA2의 래치 데이터는 다음 프레임에도 보유된다.

(제4 실시예에 있어서의 효과)

이상 설명한 바와 같이, 제4 실시예 에서는 제3 실시예의 기능에 부분표시의 기능을 더한 것이다.

게이트 선택 신호를 생성하기 위해서 이용되고 있는 래치 회로LA1의 출력 신호가 복수개의 클록 신호를 선택 하기 위한 인에이블 신호로서 이용됨으로써, 본 발명의 게이트 선택회로는 1게이트 출력당 0.5개 (4게이트 출력당 2개의 래치 회로)가 있으면, 종래와 같은 기능을 구성하는 것이 가능하게 된다. 따라서, 제1 실시 예, 제2 및 제3과 동일한 효과가 얻어진다.

또, 축적 용량구동 회로에 있어서 상기 실시예와 마찬가지로, 축적 용량구동 회로를 제어 하기 위한 제어신호를 별도 준비할 필요가 없어진다.

또 종래 래치 구성으로부터 버스형 래치 회로를 적용 함으로써, 회로 소자수를 삭감하는 것이 가능하게 되고, 축적 용량구동 회로에 대해서도 전체적인 회로 면적의 삭감이 가능하게 된다.

이상, 설명한 바와 같이, 본 발명의 제4 실시예에 있어서의 게이트 선택회로 및 축적 용량구동 회로를 이용함으로써, 종래의 회로와 동일한 기능을 유지하면서, 전체적인 회로 면적의 삭감을 할 수 있고, 결과로서 액정 패널의 액자의 사이즈의 감소에 기여하는 것이 가능하게 된다.

이상 설명한 바와 같이, 본 발명에서는, 휴대 정보 단말기등에 이용하는 전기광학장치(액티브 매트릭스형 액정 패널)의 게이트 선택회로에 있어서, 적어도 4상이상의 복수개의 클록 신호 및 인에이블 클록 신호를 발생시키는 클록 발생 회로, 상기 클록 발생 회로에 의해 작성된 인에이블 클록 신호(인에이블1, 인에이블2)에 의해 제어되어 시프트레지스터 동작을 행하는 복수개의 래치 회로와, 상기 래치 회로로의 출력신호에 의해 인에이블 상태로 되는 스위치 회로를 구비하고 있다.

상기 클록 발생 회로에 의해 생성된 복수개의 클록 신호가, 상기 래치 회로로의 출력신호에 의해, 게이트 선택 신호로서 순차 출력되도록 구성함으로써, 게이트 선택회로 전체의 회로 규모를 감소시킨다.

또, 액정 패널의 화소회로의 축적 용량을 구동 하기 위한 축적 용량구동 회로에 있어서, 상기 게이트 선택 신호출력을 축적 용량구동 회로내의 래치 회로용 인에이블 신호로서 사용 함으로써, 축적 용량구동 회로의 구동에 필요한 제어신호를 감소시킨다.

또 축적 용량구동 회로의 래치 회로에 버스형 래치 회로를 적용 함으로써, 전체의 회로 면적을 감소 시킬 수 있다.

한편, 여기에서, 본 발명과 상기 실시예와의 대응 관계에 대해서 보충 설명한다.

본 발명의 액정 패널의 구동장치는, 게이트 선택회로와 축적 용량구동 회로와로 구성된다.

그리고, 본 발명의 액정 패널의 구동장치는, 구동장치(21, 22, 23)이 대응한다.

또, 본 발명의 게이트 선택회로는, 게이트 선택회로(11, 11A, 11B, 11C)이 대응하고, 본 발명의 축적 용량구동 회로는, 축적 용량구동 회로(12, 12A, 12B, 12C)이 대응한다.

한편, 게이트 선택회로(11, 11A, 11B, 11C)에는, 도 15에 나타내는 클록 발생 회로(110)를 포함할 수 있다.

또, 본 발명에 있어서의 클록 발생 회로는, 클록 발생 회로(110)(도 1 5을 참조)에 대응한다.

또 본 발명에 있어서의 제1 래치 회로는 래치 회로LA1(LA11∼LA1n등), 제2 래치 회로는, 래치 회로LA2(LA21∼LA2m 등) 각각에 대응한다.

또, 본 발명에 있어서의 제1 스위치 회로는 스위치 회로SW1(SW11∼SW1m 등), 제2 스위치 회로는 스위치 회로SW2(SW21∼SW2m 등), 제3 스위치 회로는 스위치 회로SW3(SW31∼SW3m 등) 각각에 상당한다.

또, 본 발명에 있어서의 쌍방향전환 회로는, 쌍방향전환 회로(EXC)(도 8을 참조)에 대응하고, 제1 부분표시 회로는 부분표시 회로(DP1, 도 11을 참조)에 대응하고, 제2 부분표시 회로는 부분표시 회로(DP2)에 대응한다.

또, 본 발명의 인에이블 클록 신호는 인에이블 클록 신호(인에이블1, 인에이블2)에 대응하고, 복수개의 클록 신호는 4상의 클록신호(Ck1, Ck2, Ck3, Ck4)에 대응한다.

또, 제1 래치 회로LA1로 유지되는 데이터는 데이터 신호(Gdata), 제2 래치 회로LA2로 설정되는 데이터는 데이터 신호(Cdata), 제1 부분표시 제어신호는 신호(Part1, 도 11을 참조), 제2 부분표시 제어신호는 신호(Part2, 도 11을 참조) 각각에 대응한다.

그리고, 상기 실시 예에 있어서, 게이트 선택회로(11)에서 클록 발생 회로(110)는, 액정 패널(1)에 표시되는 화상신호에 동기되는 소정의 수평동기신호를 분주해서 생성되는 인에이블 클록 신호(인에이블1, 인에이블2), 및 소정의 수직동기 클록 신호 및 인에이블 클록 신호(인에이블1, 인에이블2)로부터 생성되어 서로 다른 위상을 소유하는 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)를 발생시킨다.

또, 복수개의 제1 래치 회로LA1가, 직렬로 접속해서 시프트레지스터를 형성하고, 인에이블 클록 신호(인에이블1, 인에이블2)에 동기해서 보유하는 정보(Gdata)를 시프트한다.

그리고, 제1 스위치 회로SW1는, 게이트 라인(GL)에 대응해서 설치되고, 각각의 게이트 라인(GL)에 클록 신호(Ck1, Ck2, Ck3, Ck4)를 화소의 게이트 선택 신호로서 공급한다. 제1 스위치 회로SW1는 제1 래치 회로LA1로부터 출력되는 출력신호에 따라서 게이트 선택 신호를 순차 출력시킨다.

이에 따라, 클록 발생 회로(110)에 의해 생성된 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)이, 래치 회로LA1로부터의 출력신호에 따라, 스위치 회로SW1로부터 게이트 선택 신호로서 순차 출력되므로, 래치 회로LA1의 회로 규모를 감소시킨 게이트 선택회로를 제공할 수 있다.

또, 상기실시예에 있어서, 축적 용량구동 회로(12)는 화소가 구비하는 축적 용량을 구동하는 복수개의 제2 래치 회로LA2를 가지고, 제2 스위치 회로SW2가 게이트 선택회로(11)로부터 출력되는 게이트 선택 신호에 따라 축적 용량(CS)으로 유지되는 정보를 제2 래치 회로LA2로 전달한다.

이에 따라, 게이트 선택회로(11)로부터 출력되는 게이트 선택 신호를 이용함으로써, 제2 래치 회로LA2를 제어 하기 위한 제어신호를 감소시킬 수 있는 것이 가능하게 된다.

또, 제2 래치 회로는, 2개의 인버터 회로에서 구성되는 버스형 래치 회로로 구성 될 수 있으므로, 축적 용량구동 회로에 대해서도 전체적인 회로 면적의 감소가 가능하게 된다.

또, 상기 실시 예에 있어서 액정 패널의 구동장치는, 게이트 선택회로(11) 및 축적 용량구동 회로(12)를 구비한다.

그리고, 게이트 선택회로(11)는 직렬로 접속된 시프트레지스터를 형성하고, 인에이블 클록 신호(인에이블1, 인에이블2)에 동기해서 보유한 정보가 시프트되는 복수개의 제1 래치 회로LA1, 및 게이트 라인(GL)에 대응해서 설치되고 각각의 게이트 라인(GL)에 대응하는 클록 신호(Ck1, Ck2, Ck3, Ck4)를 화소의 게이트 선택 신호로서 공급할 때, 제1 래치 회로LA1로부터 출력되는 출력신호에 따라서 게이트 선택 신호를 순차 출력시키는 제1 스위치 회로SW1를 포함한다.

또, 축적 용량구동 회로는, 화소가 구비하는 축적 용량(CS)을 구동하는 복수개의 제2 래치 회로LA2, 및 게이트 선택회로(11)로부터 출력되는 게이트 선택 신호에 따라 축적 용량(CS)으로 유지되는 정보(데이터 신호(Cdata))를 제2 래치 회로LA2로 전달하는 제2 스위치 회로SW2를 포함한다.

이와 같이, 액정 패널의 구동장치에, 발명의 게이트 선택회로와 축적 용량구동 회로를 이용함으로써, 래치 회로의 회로수 및 전체적인 회로 면적의 삭감이 가능해 지고, 결과로서 액정 패널의 액자의 사이즈(액정 패널의 틀)을 작게 할 수 있다.

또, 액정 패널의 구동장치(21)(도 6을 참조)에 있어서, 제3 스위치 회로SW3은, 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)을 입력 하는 동시에, 제1 래치 회로LA1의 출력신호에 의해 인에이블 상태로 된다.

그리고, 인에이블 된 상태에 있어서, 클록 신호(Ck1, Ck2, Ck3, Ck4)을 제2 스위치 회로SW2에 출력 함으로써, 상기 제2 스위치 회로SW2을 인에이블 상태로 한다.

그리고, 구동장치(21)에서는, 제1 래치 회로LA1의 출력신호에 의해 인에이블 상태로 된 소정의 기간에, 복수개의클록 신호(Ck1, Ck2, Ck3, Ck4)을, 제1 스위치 회로SW1을 통해서 게이트 선택회로의 출력신호로서 순차 출력시킨다 동시에, 제1 래치 회로LA1의 출력신호에 의해 인에이블 상태로 된 소정의 기간에, 제2 스위치 회로SW2과 제3 스위치 회로SW3을 통해서, 제2 래치 회로LA2에 축적 용량(CS)로 유지시키는 정보를 설정한다.

이에 따라, 액정 패널의 구동장치에, 본 발명의 게이트 선택회로 및 축적 용량구동 회로를 이용함으로써, 종래의 회로와 동일한 기능을 유지한 채, 전체적인 회로 면적의 삭감이 가능해 지고, 결과로서 액정 패널의 액자의 사이즈를 작게 하는 것이 가능하게 된다.

또, 액정 패널의 구동장치(22)(도 8을 참조)는, 제1 래치 회로LA1로 입력되는 입력정보를 선택하고, 보유된 정보를 시프트되게 하는 방향을 선택하는 쌍방향전환 회로(EXC), 제1 스위치 회로SW1및 제2 스위치 회로SW2에 공급되는 복수개의 클록 신호의 위상순을 변환하는 클록 신호변환 회로(114)를 포함한다.

이에 따라, 게이트 선택회로 및 축적 용량구동 회로의 전송 방향을 전환하는 것이 가능하게 된다.

또, 액정 패널의 구동장치 23(도 11을 참조)의 게이트 선택회로(11C)는, 제1 래치 회로LA1로부터의 출력신호와 제1 부분표시제어신호(Part1)에 의해 출력이 결정되는 제1 부분표시 회로(DP1), 및 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)에 각각 접속되고, 제1 부분표시 회로(DP1)로부터의 출력신호에 의해 인에이블 상태로 되는 제1 스위치 회로SW1과를 포함한다.

축적 용량구동 회로(12C)는, 제1 래치 회로LA1로부터의 출력신호와 제2 부분표시제어신호(Part2)에 의해 출력이 결정되는 제2 부분표시 회로(DP2), 및 복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)에 각각 접속되고, 제2 부분표시 회로(DP2)로부터의 출력신호에 의해 인에이블 상태로 되는 동시에, 상기 인에이블 된 상태에 있어서 클록 신호(Ck1, Ck2, Ck3, Ck4)를 출력해서 제2 스위치 회로SW2를 인에이블 상태로 하는 제3 스위치 회로SW3를 포함한다.

복수개의 클록 신호(Ck1, Ck2, Ck3, Ck4)는, 제1 부분표시 회로(DP1)의 출력신호에 의해 인에이블 상태인 소정의 기간에, 선택된 소정의 게이트 선택 신호만이 게이트 선택회로(11C)의 출력신호로서 순차 출력된다. 축적 용량(CS)으로 유지되는 정보는, 제1 래치 회로LA1의 출력신호에 의해 인에이블 상태인 소정의 기간에, 제2 부분표시회로(DP2)의 출력신호에 의해 제2 스위치 회로SW2 및 제3 스위치 회로SW3를 선택적으로 인에이블 상태로 되어 선택적으로 갱신된다. 또한 상기 쌍방향전환 회로(EXC) 및 클록 신호변환 회로(114)에 따라서 게이트 선택회로(11C) 및 축적 용량구동 회로(12C)에 있어서의 출력신호의 출력 순서를 반전시킨다.

이것에 의해 전체적인 회로 면적의 삭감을 할 수 있고, 결과로서 액정 패널의 액자의 사이즈를 작게 할 수 있는 것이 가능하게 되는 효과에 더해 부분표시의 기능을 더할 수 있다.

이상, 본발명의 실시예에 대하여 설명했지만, 본 발명의 게이트 선택회로, 축적 용량구동 회로,및 액정 패널의 구동장치는, 전술한 도시한 예에만 한정되는 것이 아니라, 본 발명의 요지를 일탈하지 않는 범위내에 있어서 갖가지 변경을 더할 수 있는 것은 물론이다.

1… 액정 패널, 2… 제어부, 11… 게이트 선택회로, 12… 축적 용량구동 회로, 13… 소스 구동 회로, 21,22,23… 액정 패널의 구동장치, 101… 신호 제어 회로부, 110… 클록 발생 회로, (111)… 분주 회로, 112… 인에이블 클록 신호생성 회로, 113… 4상 클록 생성 회로, 114… 클록 신호변환 회로, 121… 데이터 신호 생성 회로, 201… 게이트 선택회로, 202… 축적 용량구동 회로, BA 1,BA2… 버퍼 회로, CL… 축적 용량 라인, (GL)… 게이트 라인, (SL)… 소스 라인, DP 1,DP2… 부분표시 회로, LA 1,LA 2,LA3… 래치 회로, SW 1,SW 2,SW3… 스위치 회로, TG 1,TG2… 트랜스퍼 게이트, EXC… 쌍방향전환 회로

Claims (11)

1. 수평 방향으로 배치된 복수의 게이트 라인, 복수의 축적 용량구동 라인, 및 수직 방향으로 배치된 복수의 소스 라인이 교차하는 복수의 영역 각각에, 박막 트랜지스터 스위치, 액정용량, 및 축적 용량을 구비한 복수의 화소가 매트릭스 형태로 배열된 액티브 매트릭스형의 액정 패널을 구동하는 게이트 선택회로에 있어서,
   상기 액정 패널에 표시되는 화상신호에 동기되는 소정의 수평동기신호를 분주해서 생성되는 인에이블 클록 신호, 및 소정의 수직동기 클록 신호 및 상기 인에이블 클록 신호로부터 생성되어 서로 다른 위상을 소유하는 복수개의 클록 신호를 발생시키는 클록 발생 회로,
   직렬로 접속되어 시프트레지스터를 형성하고, 상기 인에이블 클록 신호에 동기해서 보유된 정보를 시프트되게 하는 복수개의 제1 래치 회로, 및
   상기 게이트 라인에 대응해서 설치되고, 각각의 상기 게이트 라인에 상기 클록 신호를 상기 화소에의 게이트 선택 신호로서 공급할 때, 상기 제1 래치 회로의 출력신호에 따라서 상기 게이트 선택 신호를 순차 출력시키는 제1 스위치 회로를 포함하는 게이트 선택회로.
2. 제1 항에 있어서,
   상기 클록 발생 회로는,
   상기 복수개의 클록 신호로서, 적어도 4개이상의 클록 신호를 발생시키는 게이트 선택회로.
3. 제1 항 또는 제2항에 있어서,
   상기 제1 래치 회로는,
   상기 복수개의 클록 신호의 수 N(N은 정수 중 짝수)에 따른 수의 래치 회로로 구성되고, 상기 제1 래치 회로를 구성한 래치 회로의 수는 상기 1 게이트 라인당 적어도 (2/N)이하인 게이트 선택회로.
4. 제1항 또는 제2항의 게이트 선택회로로 출력되는 상기 게이트 선택 신호에 따라 제어되는 축적 용량구동에 있어서,
   상기 화소가 소유하는 축적 용량을 구동하는 복수개의 제2 래치 회로, 및
   상기 게이트 선택 신호에 따르고, 상기 축적 용량으로 유지되는 정보를 상기 제2 래치 회로로 전달하는 제2 스위치 회로를 포함하는 축적 용량구동 회로.
5. 수평 방향으로 배치된 복수의 게이트 라인, 수평 방향으로 배치된 복수의 축적 용량구동 라인 및 수직 방향으로 배치된 복수의 소스 라인이 교차하는 복수의 영역 각각에, 박막 트랜지스터 스위치, 액정용량, 및 축적 용량을 구비하는 복수의 화소를 매트릭스 형태로 배열한 액티브 매트릭스형의 액정 패널을 구동하는 구동장치에 있어서,
   상기 액정 패널에 표시되는 화상신호에 동기된 소정의 수평동기신호를 분주해서 생성되는 인에이블 클록 신호, 소정의 수직동기 클록 신호 및 상기 인에이블 클록 신호로부터 생성되어 서로 다른 위상을 소유하는 최소한 4상 이상의 복수개의 클록 신호를 발생시키는 클록 발생 회로,
   직렬로 접속해서 시프트레지스터를 형성하고, 상기 인에이블 클록 신호에 동기해서 보유된 정보를 시프트되게 하는 복수개의 제1 래치 회로,
   상기 게이트 라인에 대응해서 설치되고, 각각의 상기 게이트 라인에 대응하는 상기클록 신호를 상기 화소에의 게이트 선택 신호로서 공급할 때에, 상기 제1 래치 회로의 출력신호에 따라서 상기 게이트 선택 신호를 순차 출력시키는 제1 스위치 회로를 포함하는 게이트 선택회로, 및
   상기 화소가 구비하는 축적 용량을 구동하는 복수개의 제2 래치 회로, 및 상기 게이트 선택 신호에 따르고, 상기 축적 용량으로 유지되는 정보를 상기 제2 래치 회로 로 전달하는 제2 스위치 회로를 포함하는 축적 용량구동 회로를 포함하는 구동장치.
6. 제5항에 있어서,
   상기 축적 용량구동 회로는,
   상기 복수개의 클록 신호에 접속되고, 상기 제1 래치 회로의 출력신호에 의해 인에이블 상태로 되는 동시에, 상기 인에이블 된 상태에서 상기 클록 신호를 출력해서 상기 제2 스위치 회로를 인에이블 상태로 하는 제3 스위치 회로를 더 포함하고,
   상기 제1 래치 회로의 출력신호에 의해 상기 제1 스위치 회로가 인에이블 상태인 소정의 기간에, 상기 복수 개의 클록 신호를 상기 게이트 선택회로의 출력신호로서 순차 출력시키고,
   상기 제1 래치 회로의 출력신호에 의해 상기 제3 스위치 회로가 인에이블 상태인 소정의 기간에, 상기 제2 스위치 회로와 상기 제3 스위치 회로를 통해서, 상기 제2 래치 회로에 상기 축적 용량으로 유지된 정보를 전달하는 것을 특징으로 하는 구동장치.
7. 제5항 또는 제6항에 있어서,
   상기 제1 래치 회로로 입력되는 입력정보를 선택하고, 보유된 정보를 시프트되게 하는 방향을 선택하는 쌍방향전환 회로, 및
   상기 제1 스위치 회로 및 제3 스위치 회로에 공급되는 상기 복수개의 클록 신호의 위상순을 변환하는 클록 신호변환 회로를 더 포함하고,
   상기 제1 래치 회로의 출력신호에 의해 상기 제1 스위치 회로가 인에이블 상태인 소정의 기간에, 상기 복수개의 클록 신호를 상기 게이트 선택회로의 출력신호로서 순차 출력 시키고,
   상기 제1 래치 회로의 출력신호에 의해 상기 제3 스위치 회로가 인에이블 상태인 소정의 기간에, 상기 제2 스위치 회로와 상기 제3 스위치 회로를 통해서, 상기 제2 래치 회로에 상기 축적 용량으로 유지시키는 정보를 전달하고,
   상기 쌍방향전환 회로 및 상기 클록 신호변환 회로에 따라 상기 게이트 선택회로 및 상기 축적 용량구동 회로에 있어서의 출력신호의 출력 순서를 반전시키는 것을 특징으로 하는 구동장치.
8. 제7항에 있어서,
   상기 게이트 선택회로는,
   상기 제1 래치 회로로의 출력과 제1 부분표시제어신호에 의해 출력이 결정되는 제1 부분표시 회로, 및
   상기 복수개의 클록 신호에 각각 접속되고, 상기 제1 부분표시회로의 출력신호에 의해 인에이블 상태로 되는 제1 스위치 회로를 더 포함하고,
   상기 축적 용량구동 회로는,
   상기 제1 래치 회로로의 출력과 제2 부분표시제어신호에 의해 출력이 결정되는 제2 부분표시 회로, 및
   상기 복수개의 클록 신호에 각각 접속되고, 상기 제2 부분표시회로의 출력신호에 의해 인에이블 상태로 되는 동시에, 상기 인에이블 상태에서 상기 클록 신호를 출력해서 상기 제2 스위치 회로를 인에이블 상태로 하는 제3 스위치 회로를 더 포함하고,
   상기 복수개의 클록 신호는,
   상기 제1 부분표시 회로의 출력신호에 의해 인에이블 상태로 된 소정의 기간에, 선택된 소정의 게이트 출력만이 게이트 선택회로의 출력신호로서 순차 출력되고,
   상기 축적 용량으로 유지된 정보는,
   상기 제1 래치 회로의 출력신호에 의해 인에이블 상태인 소정의 기간에, 제2 부분표시 회로의 출력신호에 의해 상기 제2 스위치 회로와 상기 제3 스위치 회로를 선택적으로 인에이블 상태로 하여 선택적으로 갱신되며,
   상기 쌍방향전환 회로 및 상기 클록 신호변환 회로에 따라 상기 게이트 선택회로 및 상기 축적 용량구동 회로에 있어서의 출력신호의 출력 순서를 반전시키는 것을 특징으로 하는 구동장치.
9. 제5항 또는 제6항에 있어서,
   상기 제1 래치 회로는,
   상기 복수개의 클록 신호의 수 N (N은 정수중 짝수)에 따른 수의 래치 회로로 구성되고, 상기 제1 래치 회로의 수가 상기 1게이트 라인당 적어도 (2/N)이하인 것을 특징으로 하는 구동장치.
10. 제5항 또는 제6항에 있어서,
    상기 제2 래치 회로는, 2개의 인버터 회로로 형성되는 버스형 래치 회로인 것을 특징으로 하는 구동장치.
11. 수평 방향으로 배치된 복수의 게이트 라인, 수평 방향으로 배치된 복수의 축적 용량구동 라인 및 수직 방향으로 배치된 복수의 소스 라인이 교차하는 복수의 영역 각각에, 박막 트랜지스터 스위치, 액정용량, 및 축적 용량을 구비하는 복수의 화소를 매트릭스 형태로 배열한 액티브 매트릭스형의 액정 패널의 게이트 선택회로의 구동 방법으로서,
    상기 액정 패널에 표시되는 화상신호에 동기된 소정의 수평동기신호를 분주해서 생성되는 인에이블 클록 신호, 소정의 수직동기 클록 신호 및 상기 인에이블 클록 신호로부터 생성되어, 서로 다른 위상을 소유하는 복수개의 클록 신호를 발생 시키는 단계,
    직렬로 접속해서 시프트레지스터를 형성한 복수개의 제1 래치 회로에 보유된 정보를 상기 인에이블 클록 신호에 동기해서 시프트 시키는 단계, 및
    상기 게이트 라인 각각에 상기 클록 신호를 상기 화소의 게이트 선택 신호로서 공급할 때, 상기 제1 래치 회로의 출력신호에 따라서 상기 게이트 선택 신호를 순차 출력시키는 단계를 포함하는 구동 방법.

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