JP2625389B2 - 液晶表示装置およびその駆動方法 - Google Patents

Description

【発明の詳細な説明】

【０００１】

【産業上の利用分野】本発明は、ディスプレイ，プロジ
ェクタ，テレビジョン等に用いられる、アクティブマト
リクス型液晶表示装置およびその駆動方法に関するもの
である。

【０００２】

【従来の技術】マルチメディア時代に向けて、映像周波
数，画素数，走査方式の異なる、さまざまなパーソナル
コンピュータ（以下、ＰＣと記す）、ワークステーショ
ン（以下、ＷＳと記す）、テレビジョン等に対応可能な
液晶表示装置が要求されるようになってきている。

【０００３】ＰＣやＷＳ等に対応させるためには、奇数
ライン，偶数ラインに関係なく順番に走査する順次走査
方式を行う必要がある。一方、現行のテレビジョンや、
ハイビジョンに対応するためには、送られてくる信号に
従って、奇数フィールドで奇数ラインの画素を順次走査
し、偶数フィールドで偶数ラインの画素を順次走査す
る、インタレース駆動を行う必要がある。さらには、奇
数フィールドにおいて、奇数ラインと同時に次の偶数ラ
インも走査して、同じ信号を書き込み、偶数フィールド
においては、偶数ラインと同時に次の奇数ラインも同時
に走査して、同じ信号を書き込む方式（２ライン同時駆
動）が取られることもあり、これに対応できる液晶表示
装置が求められている。

【０００４】また、液晶表示装置が持つ画素数よりも小
さい画素数の映像を、縦・横それぞれ２倍にして拡大表
示できる液晶表示装置が望まれている。例えば、縦１０
２４ライン，横１２８０ラインの液晶表示装置におい
て、縦４８０ライン，横６４０ラインの映像を表示させ
る場合、縦・横それぞれ２倍に拡大して、縦９６０ライ
ン，横１２８０ラインを用いて表示させた方が見やすく
効率的である。さらに、縦６００ライン，横８００ライ
ンの映像を表示させる場合には、縦・横それぞれ１．６
倍に拡大して、縦９６０ライン，横１２８０ラインを用
いて映像を表示することも検討されている。また、映像
表示領域を自由に移動できることも必要である。

【０００５】液晶表示装置が持つ画素数よりも小さい画
素数の映像を表示する場合には、映像表示領域外の余っ
た上下あるいは左右の画素を黒表示にしておくため、ブ
ランキング期間中にその画素の黒表示書き込みを行う必
要がある。

【０００６】近年、大画面ディスプレイ，プレゼンテー
ション用ディスプレイとして普及が進んでいる液晶プロ
ジェクタでは、液晶表示装置を通過した光の反射・折り
曲げ回数の違いから、赤・緑・青に対応した３枚の液晶
表示装置のうち１枚のパネルについて、画像をミラー反
転させる必要がある。さらに、１台の液晶プロジェクタ
装置で、フロント投射，リア投射，床置き，天吊りに対
応できる柔軟な液晶表示装置が求められている。このた
め、垂直駆動回路，水平駆動回路を構成する走査回路
は、共に双方向に走査できることが要求される。

【０００７】以上説明したような、走査方式，拡大表
示，移動，黒表示書き込み，双方向走査をすべて包括で
きる液晶表示装置が、来るマルチメディア時代の液晶表
示装置として強く望まれている。以下、このような液晶
表示装置をマルチシンク液晶表示装置と記す。

【０００８】一方、液晶表示装置の小型化，低コスト化
を狙って、液晶表示装置と同じ基板上に周辺駆動回路を
集積化する技術の開発が進んでいる。周辺駆動回路は、
アクティブマトリクスアレイを形成する薄膜トランジス
タのゲートを走査する垂直駆動回路と、画像信号を画素
に供給する水平駆動回路に分けられる。

【０００９】特定の走査方式で、特定の画素数の映像を
表示する場合には、水平駆動回路に用いられる走査回路
としてシフトレジスタ回路が使われている。しかしなが
ら、シフトレジスタ回路を用いた場合、回路スピードの
限界、データ信号の書き込み周波数の限界から、ブラン
キング期間中に黒表示書き込みを行うことができず、先
に述べたマルチシンク液晶表示装置を実現することは困
難である。

【００１０】現在、マルチシンク液晶表示装置の垂直駆
動回路には、アドレスデコーダが用いられている。図１
１は、アドレスデコーダを用いた従来の液晶表示装置の
構成を示す図である。図に示す様に、液晶表示装置は、
映像を表示するアクティブマトリクスアレイ１１０１
と、垂直駆動回路１１０２と、水平駆動回路１１０３と
で構成されている。アドレスデコーダ１１０４には、走
査線を選択するための制御信号が複数本入力されてい
る。

【００１１】図１２は、垂直駆動回路にアドレスデコー
ダを用いた液晶表示装置の従来の駆動方法の一例を示す
図である。ここでは、順次走査の例を示している。ま
た、水平駆動回路は、マルチシンク液晶表示装置に対応
した回路であるものとする。また、走査線の数を１０２
４本としており、その場合、制御信号の数は、Ａ０，／
Ａ０（／は論理レベルへの反転を表す），Ａ１，／Ａ
１，・・・，Ａ９，／Ａ９の２０個となる。図に示すよ
うに、映像書き込み期間において、制御信号Ａ０，／Ａ
０，Ａ１，／Ａ１，・・・，Ａ９，／Ａ９には、クロッ
ク信号が入力されており、Ａ（ｉ＋１）の（ｉは０から
９までの整数）クロック周期は、Ａｉのクロック周期の
２倍となっている。このような制御信号を入力すること
により、走査線ＧＰ１，ＧＰ２，・・・，ＧＰ１０２４
を順次走査する信号を得ることができる。

【００１２】アドレスデコーダを用いれば、制御信号の
論理レベルの組み合わせにより、任意の走査線を１本、
あるいは複数本を同時に選択することができる。従っ
て、図１２に示した順次走査の他、インタレース走査，
２ライン同時駆動も容易に行うことができる。また、拡
大表示，表示領域の移動，双方向走査にも対応できる。
さらに、垂直ブランキング期間中において、黒表示書き
込みを行いたい画素の走査線を、同時に選択することが
できるので、上下の黒表示書き込みの時間を十分長くと
れる。これらの理由により、マルチシンク液晶表示装置
の垂直駆動回路にはアドレスデコーダが用いられてい
る。

【００１３】

【発明が解決しようとする課題】図１２に示したよう
に、従来のマルチシンク液晶表示装置には、その垂直駆
動回路にアドレスデコーダが用いられている。しかしな
がら、アドレスデコーダの場合、走査線の数が増大する
とともに、制御線の数が増大するため、液晶ディスプレ
イモジュールが大きくなる、コスト高となる等の問題が
生じる。例えば、走査線の数が１０２４本の場合には、
２０個の制御端子が必要となる。さらに走査線の数が１
０２４本を越える場合には、２２個の制御端子が必要と
なる。

【００１４】また、アドレスデコーダは、このように制
御信号の数が多く、制御信号の論理レベルの組み合わせ
によりアドレスを選択するため、制御信号間のノイズや
タイミングのずれによって、出力信号にノイズが発生し
易いという問題もある。

【００１５】一方、垂直駆動回路にシフトレジスタを用
いた液晶表示装置では、シフトレジスタを駆動するため
に必要なクロック信号端子，入力信号端子の数は、走査
線の数に関係なく、合わせて３本程度で済むが、先に述
べたように、シフトレジスタでは、回路スピードの限界
から、マルチシンク液晶表示装置に対応することはでき
ない。

【００１６】本発明の目的は、上記問題点を解決するた
めに、垂直駆動回路を駆動するための制御信号端子の数
を、アドレスデコーダに比べて大幅に削減でき、出力信
号にノイズが発生しない、小型，低コストのマルチシン
ク液晶表示装置とその駆動方法を提供することにある。

【００１７】

【課題を解決するための手段】第１の発明は、複数の走
査線と複数の信号線との交点にスイッチング素子が配置
されたアクティブマトリクスアレイと、前記走査線を駆
動する垂直駆動回路と、前記信号線を駆動する水平駆動
回路とからなる液晶表示装置において、前記垂直駆動回
路が、パルス信号をクロック信号の半周期分ずつ順次シ
フトして出力するＮ段（Ｎは正の整数）走査回路と、Ｍ
個（Ｍは２以上の整数）毎にそれぞれの第１の制御端子
が共通接続され、その共通接続された第１の制御端子が
前記走査回路のＮ個の出力端子にそれぞれ接続され、
（２×Ｍ−１）個おきにそれぞれの第２の制御端子が共
通接続された（Ｎ×Ｍ）個の論理ゲート回路と、前記論
理ゲート回路の出力信号を入力信号とする出力バッファ
回路とで構成されていることを特徴とする。

【００１８】第２の発明は、第１の発明の液晶表示装置
において、前記論理ゲート回路が２入力ＮＡＮＤ回路で
あることを特徴とする。

【００１９】第３の発明は、第１または第２の発明の液
晶表示装置において、前記走査回路が、双方向にパルス
信号をシフトする手段を備えていることを特徴とする。

【００２０】第４の発明は、第１または第３の発明の液
晶表示装置において、第１の制御端子が共通接続された
論理ゲート回路の個数Ｍの値が４以上であることを特徴
とする。

【００２１】第５の発明は、第１，２または第３の発明
の液晶表示装置の駆動方法において、走査線選択期間を
Ｔとした場合、周期が（２×Ｍ×Ｔ）であるクロック信
号を前記走査回路に入力し、パルス幅がＴ、パルス周期
が（２×Ｍ×Ｔ）、位相がＴずつ順次シフトした、異な
る（２×Ｍ）個のパルス信号Ａ１，Ａ２，・・・，Ａ
（２×Ｍ）を、前記（Ｎ×Ｍ）個の論理ゲート回路の、
（２×Ｍ）個の第２の制御端子Ｇ１，Ｇ２，Ｇ３，・・
・，Ｇ（２×Ｍ）に、それぞれ順番に入力し、前記走査
回路のＫ番目（Ｋは正の整数）の出力信号の論理レベル
が切り変わる時刻をｔ０、その時刻ｔ０に続いて、（１
＋Ｍ×（Ｋ−１））番目の論理ゲート回路の第２の制御
端子に入力されるパルス信号の論理レベルが切り変わる
時刻をｔ１とした場合、０＜（ｔ１−ｔ０）＜（（２×
Ｍ×Ｔ）／２）の関係が成立するタイミングで、前記
（２×Ｍ）個のパルス信号を入力して駆動することを特
徴とする。

【００２２】第６の発明は、第３の発明の液晶表示装置
の駆動方法において、走査線選択期間をＴとした場合、
周期が（２×Ｍ×Ｔ）であるクロック信号を前記走査回
路に入力し、パルス幅がＴ、パルス周期が（２×Ｍ×
Ｔ）、位相がＴずつ順次シフトした、異なる（２×Ｍ）
個のパルス信号Ａ１，Ａ２，・・・，Ａ（２×Ｍ）を、
前記（Ｎ×Ｍ）個の論理ゲート回路の、（２×Ｍ）個の
第２の制御端子Ｇ１，Ｇ２，Ｇ３，・・・，Ｇ（２×
Ｍ）に、それぞれ逆の順番に入力し、前記走査回路のＫ
番目（Ｋは正の整数）の出力信号の論理レベルが切り変
わる時刻をｔ０、その時刻ｔ０に続いて、（Ｍ×Ｋ）番
目の論理ゲート回路の第２の制御端子に入力されるパル
ス信号の論理レベルが切り変わる時刻をｔ１とした場
合、０＜（ｔ１−ｔ０）＜（（２×Ｍ×Ｔ）／２）の関
係が成立するタイミングで、前記（２×Ｍ）個のパルス
信号を入力して駆動することを特徴とする。

【００２３】第７の発明は、第１，２または第３の発明
の液晶表示装置の駆動方法において、走査線選択期間を
Ｔとした場合、周期が（Ｍ×Ｔ）であるクロック信号を
前記走査回路に入力し、パルス幅がＴ、パルス周期が
（Ｍ×Ｔ）、位相がＴずつ順次シフトした、異なるＭ個
のパルス信号Ａ１，Ａ２，・・・，Ａ（Ｍ）を、前記
（Ｎ×Ｍ）個の論理ゲート回路の、（２×Ｍ）個の第２
の制御端子Ｇ１とＧ２，Ｇ３とＧ４，・・・，Ｇ（２×
Ｍ−１）とＧ（２×Ｍ）に、それぞれ順番に入力し、前
記走査回路のＫ番目（Ｋは正の整数）の出力信号の論理
レベルが切り変わる時刻をｔ０、その時刻ｔ０に続い
て、（１＋Ｍ×（Ｋ−１））番目の論理ゲート回路の第
２の制御端子に入力されるパルス信号の論理レベルが切
り変わる時刻をｔ１とした場合、０＜（ｔ１−ｔ０）＜
（（Ｍ×Ｔ）／２）の関係が成立するタイミングで、前
記Ｍ個のパルス信号を入力して駆動することを特徴とす
る。

【００２４】第８の発明は、第４の発明の液晶表示装置
の駆動方法において、走査線選択期間をＴとした場合、
周期が（（Ｍ×Ｔ）／２）であるクロック信号を前記走
査回路に入力し、パルス幅がＴ、パルス周期が（（Ｍ×
Ｔ）／２）、位相がＴずつ順次シフトした、異なる（Ｍ
／２）個のパルス信号Ａ１，Ａ２，・・・，Ａ（Ｍ／
２）を、前記（Ｎ×Ｍ）個の論理ゲート回路の、（２×
Ｍ）個の第２の制御端子Ｇ１〜Ｇ４，Ｇ５〜Ｇ８，・・
・，Ｇ（２×Ｍ−３）〜Ｇ（２×Ｍ）に、それぞれ順番
に入力し、前記走査回路のＫ番目（Ｋは正の整数）の出
力信号の論理レベルが切り変わる時刻をｔ０、その時刻
ｔ０に続いて、（１＋Ｍ×（Ｋ−１））番目の論理ゲー
ト回路の第２の制御端子に入力されるパルス信号の論理
レベルが切り変わる時刻をｔ１とした場合、０＜（ｔ１
−ｔ０）＜（（Ｍ×Ｔ）／４）の関係が成立するタイミ
ングで、前記（Ｍ／２）個のパルス信号を入力して駆動
することを特徴とする。

【００２５】第９の発明は、第１，第２または第３の発
明の液晶表示装置の駆動方法において、走査線選択期間
をＴとした場合、周期が（Ｍ×Ｔ）であるクロック信号
を前記走査回路に入力し、奇数フィールドにおいては、
パルス幅がＴ、パルス周期が（Ｍ×Ｔ）、位相がＴずつ
順次シフトした、異なるＭ個のパルス信号Ａ１，Ａ２，
・・・，Ａ（Ｍ）を、前記（Ｎ×Ｍ）個の論理ゲート回
路のうち、奇数番目の論理ゲート回路の第２の制御端子
Ｇ１，Ｇ３，Ｇ５，・・・，Ｇ（２×Ｍ−１）に、それ
ぞれ順番に入力し、前記走査回路のＫ番目（Ｋは正の整
数）の出力信号の論理レベルが切り変わる時刻をｔ０、
その時刻ｔ０に続いて、（１＋Ｍ×（Ｋ−１））番目の
論理ゲート回路の第２の制御端子に入力されるパルス信
号の論理レベルが切り変わる時刻をｔ１とした場合、０
＜（ｔ１−ｔ０）＜（（Ｍ×Ｔ）／２）の関係が成立す
るタイミングで、前記Ｍ個のパルス信号を入力し、偶数
フィールドにおいては、パルス幅がＴ、パルス周期が
（Ｍ×Ｔ）、位相がＴずつ順次シフトした、異なるＭ個
のパルス信号Ａ１，Ａ２，・・・，Ａ（Ｍ）を、前記
（Ｎ×Ｍ）個の論理ゲート回路のうち、偶数番目の論理
ゲート回路の第２の制御端子Ｇ２，Ｇ４，Ｇ６，・・
・，Ｇ（２×Ｍ）に、それぞれ順番に入力し、前記走査
回路のＫ番目（Ｋは正の整数）の出力信号の論理レベル
が切り変わる時刻をｔ０、その時刻ｔ０に続いて、（２
＋Ｍ×（Ｋ−１））番目の論理ゲート回路の第２の制御
端子に入力されるパルス信号の論理レベルが切り変わる
時刻をｔ１とした場合、０＜（ｔ１−ｔ０）＜（（Ｍ×
Ｔ）／２）の関係が成立するタイミングで、前記Ｍ個の
パルス信号を入力して駆動することを特徴とする。

【００２６】第１０の発明は、第１，第２または第３の
発明の液晶表示装置の駆動方法において、走査線選択期
間をＴとした場合、クロック周期が（２×Ｍ×Ｔ）か
ら、（（２×Ｍ−Ｊ）×Ｔ）に（ＪはＭ以下の正の整
数）変調された期間を有するクロック信号を、前記走査
回路に入力し、クロック周期が（２×Ｍ×Ｔ）の期間に
おいては、パルス幅がＴ、位相がＴずつ順次シフトし
た、異なる（２×Ｍ）個のパルス信号Ａ１，Ａ２，・・
・，Ａ（２×Ｍ）を、クロック周期が（（２×Ｍ−Ｊ）
×Ｔ）に変調された期間においては、パルス幅がＴ、Ｊ
箇所を除いて位相がＴずつ順次シフトしたパルス信号Ａ
１，Ａ２，・・・、Ａ（２×Ｍ）を、前記（Ｎ×Ｍ個）
の論理ゲート回路の、（２×Ｍ）個の第２の制御端子Ｇ
１，Ｇ２，Ｇ３，・・・，Ｇ（２×Ｍ）に、それぞれ順
番に入力し、前記走査回路のＫ番目（Ｋは正の整数）の
出力信号の論理レベルが切り変わる時刻をｔ０、その時
刻ｔ０に続いて、（１＋Ｍ×（Ｋ−１））番目の論理ゲ
ート回路の第２の制御端子に入力されるパルス信号の論
理レベルが切り変わる時刻をｔ１とした場合、０＜（ｔ
１−ｔ０）＜（（２×Ｍ×Ｔ）／２）の関係が成立する
タイミングで、前記（２×Ｍ）個のパルス信号を入力し
て駆動することを特徴とする。

【００２７】第１１の発明は、第１，第２または第３の
発明の液晶表示装置の駆動方法において、ブランキング
期間において、所定の周期のクロック信号を前記走査回
路に入力し、パルス信号を順次シフトする第１の期間
と、その第１の期間に続いて、クロック信号のレベルを
固定して、前記走査回路の出力信号のレベルを一定にす
る第２の期間と、その第２の期間に続いて、所定の周期
のクロック信号を前記走査回路に入力し、前記パルス信
号を順次シフトする第３の期間とが存在し、前記第１，
第３の期間においては、前記走査回路の出力が、前記論
理ゲート回路の出力に反映されない信号を、前記第２の
期間においては、前記走査回路の出力が、前記論理ゲー
ト回路の出力に反映される信号を、前記論理ゲート回路
の第２の制御端子に入力して駆動することを特徴とす
る。

【００２８】第１２の発明は、第１，第２または第３の
発明の液晶表示装置の駆動方法において、ブランキング
期間において、所定の周期のクロック信号を、前記走査
回路に入力し、パルス信号を順次シフトする第１の期間
と、その第１の期間に続いて、前記クロック信号のレベ
ルを固定して、前記走査回路の出力信号のレベルを一定
にする第２の期間と、その第２の期間に続いて、前記固
定されたクロック信号のレベルを切り換えて、前記パル
ス信号を１シフトさせる第３の期間と、その第３の期間
に続いて、前記クロック信号のレベルを固定して、前記
走査回路の出力信号のレベルを一定にする第４の期間
と、その第４の期間に続いて、所定の周期のクロック信
号を、前記走査回路に入力し、前記パルス信号を順次シ
フトする第５の期間とが存在し、前記第１，第３，第５
の期間においては、前記走査回路の出力が、前記論理ゲ
ート回路の出力に反映されない信号を、前記第２，第４
の期間においては、少なくともその第２，第４の期間の
どちらか一方の期間において、前記走査回路の出力が、
前記論理ゲート回路の出力に反映される信号を、前記論
理ゲート回路の第２の制御端子に入力して駆動すること
を特徴とする。

【００２９】第１３の発明は、第１，第２または第３の
発明の液晶表示装置の駆動方法において、ブランキング
期間において、前記走査回路に入力するクロック信号の
周波数を、映像書き込み期間中よりも高い周波数に変調
して、パルス信号を転送し、その転送期間中、前記走査
回路の出力が、前記論理ゲート回路の出力に反映される
信号を、前記論理ゲート回路の第２の制御端子に入力し
て駆動することを特徴とする。

【００３０】

【実施例】以下に、本発明の液晶表示装置およびその駆
動方法の実施例を詳細に説明する。

【００３１】図１は本発明の液晶表示装置の一実施例を
示す図である。液晶表示装置は、走査線と信号線の交点
に薄膜トランジスタを配置して構成されたアクティブマ
トリクスアレイ１０１と、走査線を駆動する垂直駆動回
路１０２と、信号線を駆動する水平駆動回路１０３とで
構成されている。本実施例では、走査線の数を１０２４
本としている。本実施例の液晶表示装置の垂直駆動回路
１０２は、図に示すように、入力端子ａ１０７または入
力端子ｂ１０８から入力されたパルス信号をクロック信
号に同期して順次シフトするハーフビット構成の２５６
段走査回路１０４−１〜１０４−２５７と、そのハーフ
ビット構成走査回路１０４−１〜１０４−２５７の各出
力信号Ｐ１，Ｐ２，・・・，Ｐ２５６と、制御信号Ｇ
１，Ｇ２，・・・，Ｇ８を入力信号とするＮＡＮＤゲー
ト回路１０５−１〜１０５−１０２４と、そのＮＡＮＤ
ゲート回路の各出力信号を入力信号とする出力バッファ
回路１０６とで構成されている。ハーフビット構成走査
回路１０４−１〜１０４−２５７の各出力に対し、４個
のＮＡＮＤゲート回路が接続されており、隣接する８個
のＮＡＮＤゲート回路の制御信号はすべて異なっている
ことが特徴となっている。

【００３２】また、ハーフビット構成の走査回路１０４
−１〜１０４−２５７は、双方向走査が可能な構成とな
っている。一方向に走査する時には入力端子ａ１０７か
ら、逆方向に走査する時には入力端子ｂ１０８からパル
ス信号が入力される。

【００３３】ハーフビット構成走査回路１０４−１〜１
０４−２５７は、２相のクロック信号で駆動される回路
を用いている。従って、ハーフビット構成走査回路１０
４−１〜１０４−２５７を駆動するのに必要な駆動信号
の数は、逆方向に走査する時に入力するパルス信号も含
めて、クロック信号２個、入力信号２個の合計４個とな
る。さらに、ＮＡＮＤゲート回路１０５−１〜１０５−
１０２４の制御信号Ｇ１〜Ｇ８を加えて、垂直駆動回路
に入力する駆動信号の数は、合計１２個となっている。
この駆動信号の数は、信号線の数が１０２４本を越えた
場合でも変わらない。一方、従来用いられてきたアドレ
スデコーダを垂直駆動回路に適用した場合には、先に述
べたように、制御信号の数は２０個となる。すなわち、
本実施例の液晶表示装置では、垂直駆動回路の駆動信号
端子の数が、従来の３／５となっている。また、走査線
の数が１０２４本を越える場合には、アドレスデコーダ
の制御信号の数は２２個となり、本実施例の垂直駆動回
路の駆動信号端子の数は、従来の約半分となる。

【００３４】本実施例では、ハーフビット構成走査回路
の段数を２５６段とし、その各出力を４個のＮＡＮＤゲ
ート回路に入力して、１０２４本の走査線を駆動する構
成になっているが、ハーフビット構成走査回路の段数を
５１２段として、その各出力を２個のＮＡＮＤゲート回
路に入力して、１０２４本の走査線を駆動する構成にし
ても良い。その場合、ＮＡＮＤゲート回路の制御信号の
数は、８個のままでも良いが、４個にすることも可能で
ある。また、本実施例では、ＮＡＮＤゲート回路１０５
−１〜１０５−１０２４を用いているが、ＮＯＲゲート
回路で置き換えても良い。その場合、本実施例におけ
る、ハーフビット構成走査回路１０４−１〜１０４−２
５７の出力信号Ｐ１〜Ｐ２５６とは、論理レベルが反対
の信号をＮＯＲゲート回路に入力し、出力バッファ回路
を正転バッファ回路に置き換える必要がある。

【００３５】図２は、本発明の液晶表示装置の駆動方法
の第１の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、順次走査する場合の駆動方
法の一例を示したものである。以下、図２を用いて、そ
の駆動方法について説明する。

【００３６】まず、ハーフビット構成走査回路１０４−
１〜１０４−２５７に、クロック周期が（８×Ｔ）の
（Ｔは走査線選択期間）クロック信号ＣＬＫ、および入
力端子ａ１０７からのパルス幅が（８×Ｔ）の入力パル
ス信号ＶＳＴａを図２に示すタイミングで入力し、その
入力パルス信号をクロック信号に同期させて順次シフト
する。これにより、ハーフビット構成走査回路１０４−
１〜１０４−２５７の各出力信号Ｐ１〜Ｐ２５６とし
て、図に示すように、パルス幅が（８×Ｔ）で、位相が
（４×Ｔ）ずつ順次シフトしたパルス信号が出力され
る。走査回路は、通常、２相のクロック信号で駆動され
るため、クロック信号として、ＣＬＫと逆相の関係にあ
るクロック信号を外部から入力しても良い。一方、ＮＡ
ＮＤゲート回路１０５−１〜１０５−１０２４の制御信
号Ｇ１〜Ｇ８として、パルス幅がＴ、パルス周期が（８
×Ｔ）、位相がＴずつ順次シフトしたパルス信号を、図
に示すタイミングで入力する。その結果、出力バッファ
回路１０６の出力信号ＧＰ１〜ＧＰ１０２４として、パ
ルス幅がＴ、位相がＴずつ順次シフトしたパルス信号が
得られる。以上説明したようにして、順次走査する時の
信号を取り出すことができる。

【００３７】本実施例では、ハーフビット構成走査回路
の出力信号Ｐ（２×Ｎ−１）の（Ｎは１２８以下の正の
整数）立ち上がるタイミングに対し、ＮＡＮＤゲート回
路１０５−（１＋８×（Ｎ−１））に入力する制御信号
Ｇ１の立ち上がるタイミングを（２×Ｔ）だけ遅らせて
いる。このようなタイミングで制御信号Ｇ１〜Ｇ８を入
力することによって、クロストークによって出力信号に
現れるノイズを完全に消すことができる。これに対し、
ハーフビット構成走査回路の出力信号Ｐ（２×Ｎ−１）
の立ち上がるタイミングと、ＮＡＮＤゲート回路１０５
−（１＋８×（Ｎ−１））に入力する制御信号Ｇ１の立
ち上がるタイミングを一致させた場合には、垂直駆動回
路の出力信号が立ち下がってから（７×Ｔ）だけ経過し
た時刻において、その出力信号にノイズが発生する可能
性がある。

【００３８】図３は、本発明の液晶表示装置の駆動方法
の第２の実施例を示す図である。本実施例は、駆動方法
の第１の実施例と同様に、図１に示した液晶表示装置を
用いて、順次走査する場合の駆動方法の一例を示したも
のであるが、アクティブマトリクスアレイを逆方向に走
査する点で第１の実施例とは異なる。以下、図３を用い
て、その駆動方法について説明する。

【００３９】まず、ハーフビット構成走査回路１０４−
１〜１０４−２５７に、クロック周期が（８×Ｔ）の
（Ｔは走査線選択期間）クロック信号ＣＬＫ、および入
力端子ｂ１０８からのパルス幅が（８×Ｔ）の入力パル
ス信号ＶＳＴｂを図３に示すタイミングで入力し、その
入力パルス信号をクロック信号に同期させて、第１の実
施例とは逆の順番で、順次シフトする。これにより、ハ
ーフビット構成走査回路１０４−１〜１０４−２５７の
各出力信号Ｐ１〜Ｐ２５６として、図に示すように、パ
ルス幅が（８×Ｔ）で、位相が（４×Ｔ）ずつ逆の順番
で、順次シフトしたパルス信号が出力される。走査回路
は、通常、２相のクロック信号で駆動されるため、クロ
ック信号として、ＣＬＫと逆相の関係にあるクロック信
号を外部から入力しても良い。一方、ＮＡＮＤゲート回
路１０５−１〜１０５−１０２４の制御信号Ｇ１〜Ｇ８
として、パルス幅がＴ、パルス周期が（８×Ｔ）、位相
が逆の順番で、Ｔずつ順次シフトしたパルス信号を、図
に示すタイミングで入力する。その結果、出力バッファ
回路１０６の出力信号ＧＰ１〜ＧＰ１０２４として、パ
ルス幅がＴで、位相がＴずつ逆の順番で、順次シフトし
たパルス信号が得られる。以上説明したようにして、逆
方向に走査する時の信号を取り出すことができる。

【００４０】本実施例では、ハーフビット構成走査回路
の出力信号Ｐ（２×Ｎ）の（Ｎは１２８以下の正の整
数）立ち上がるタイミングに対し、ＮＡＮＤゲート回路
１０５−（８×Ｎ）に入力する制御信号Ｇ８の立ち上が
るタイミングを（２×Ｔ）だけ遅らせている。このよう
なタイミングで制御信号Ｇ１〜Ｇ８を入力することによ
って、クロストークによって出力信号に現れるノイズを
完全に消すことができる。これに対し、ハーフビット構
成走査回路の出力信号Ｐ（２×Ｎ）の立ち上がるタイミ
ングと、ＮＡＮＤゲート回路１０５−（８×Ｎ）に入力
する制御信号Ｇ８の立ち上がるタイミングを一致させた
場合には、垂直駆動回路の出力信号が立ち下がってから
（７×Ｔ）だけ経過した時点において、その出力信号に
ノイズが発生する可能性がある。

【００４１】図４は、本発明の液晶表示装置の駆動方法
の第３の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、映像を縦・横それぞれ２倍
に拡大する場合の駆動方法の一例を示したものである。
映像の縦方向，横方向を２倍にして拡大表示するために
は、走査線を２ラインずつ走査することと、同じ映像信
号を、隣接する２本の信号線に供給することが必要であ
る。図４を用いて、そのための駆動方法について説明す
る。

【００４２】まず、ハーフビット構成走査回路１０４−
１〜１０４−２５７に、クロック周期が（４×Ｔ）の
（Ｔは走査線選択期間）クロック信号ＣＬＫ、および入
力端子ａ１０７からのパルス幅が（４×Ｔ）の入力パル
ス信号ＶＳＴａを図４に示すタイミングで入力し、その
入力パルス信号をクロック信号に同期させて順次シフト
する。これにより、ハーフビット構成走査回路１０４−
１〜１０４−２５７の各出力信号Ｐ１〜Ｐ２５６とし
て、図に示すように、パルス幅が（４×Ｔ）で、位相が
（２×Ｔ）ずつ順次シフトしたパルス信号が出力され
る。走査回路は、通常、２相のクロック信号で駆動され
るため、クロック信号として、ＣＬＫと逆相の関係にあ
るクロック信号を外部から入力しても良い。一方、ＮＡ
ＮＤゲート回路１０５−１〜１０５−１０２４の制御信
号として、パルス幅がＴ、パルス周期が（４×Ｔ）、位
相がＴずつ順次シフトした４種類のパルス信号を、Ｇ１
とＧ２，Ｇ３とＧ４，Ｇ５とＧ６，Ｇ７とＧ８をそれぞ
れ共通にして、図に示すタイミングで入力する。その結
果、出力バッファ回路１０６の出力信号ＧＰ１〜ＧＰ１
０２４として、２ラインずつ順次走査するパルス信号が
得られる。一方、本実施例で用いた水平駆動回路には、
同じ映像信号を隣接する２ラインに供給する機能が設け
られている。以上説明した駆動方法を用いて、映像を縦
・横それぞれ２倍に拡大表示することができる。

【００４３】また、本実施例を応用することにより、奇
数フィールドにおいて、奇数ラインと同時に次の偶数ラ
インも走査して、同じ信号を書き込み、偶数フィールド
において、偶数ラインと同時に次の奇数ラインも同時に
走査して、同じ信号を書き込む２ライン同時駆動を容易
に行うことが可能である。

【００４４】本実施例では、ハーフビット構成走査回路
の出力信号Ｐ（２×Ｎ−１）が（Ｎは１２８以下の正の
整数）立ち上がるタイミングに対し、ＮＡＮＤゲート回
路１０５−（１＋８×（Ｎ−１））に入力する制御信号
Ｇ１の立ち上がるタイミングをＴだけ遅らせている。こ
のようなタイミングで制御信号Ｇ１〜Ｇ８を入力するこ
とによって、クロストークによって出力信号に現れるノ
イズを完全に消すことができる。これに対し、ハーフビ
ット構成走査回路の出力信号Ｐ（２×Ｎ−１）の立ち上
がるタイミングと、ＮＡＮＤゲート回路１０５−（１＋
８×（Ｎ−１））に入力する制御信号Ｇ１の立ち上がる
タイミングを一致させた場合には、垂直駆動回路の出力
信号が立ち下がってから（３×Ｔ）だけ経過した時刻に
おいて、その出力信号にノイズが発生する可能性があ
る。

【００４５】図５は、本発明の液晶表示装置の駆動方法
の第４の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、映像を縦・横それぞれ４倍
に拡大する場合の駆動方法の一例を示したものである。
映像の縦方向，横方向を４倍にして拡大表示するために
は、走査線を４ラインずつ走査することと、同じ映像信
号を、隣接する４本の信号線に供給することが可能であ
る。図５を用いて、そのための駆動方法について説明す
る。

【００４６】まず、ハーフビット構成走査回路１０４−
１〜１０４−２５７に、クロック周期が（２×Ｔ）の
（Ｔは走査線選択期間）クロック信号ＣＬＫ、および入
力端子ａ１０７からのパルス幅が（２×Ｔ）の入力パル
ス信号ＶＳＴａを図５に示すタイミングで入力し、その
入力パルス信号をクロック信号に同期させて順次シフト
する。これにより、ハーフビット構成走査回路１０４−
１〜１０４−２５７の各出力信号Ｐ１〜Ｐ２５６とし
て、図に示すように、パルス幅が（２×Ｔ）で、位相が
Ｔずつ順次シフトしたパルス信号が出力される。走査回
路は、通常、２相のクロック信号で駆動されるため、ク
ロック信号として、ＣＬＫと逆相の関係にあるクロック
信号を外部から入力しても良い。一方、ＮＡＮＤゲート
回路１０５−１〜１０５−１０２４の制御信号として、
パルス幅がＴ、パルス周期が（２×Ｔ）、位相がＴだけ
シフトした２種類のパルス信号を、Ｇ１〜Ｇ４，Ｇ５〜
Ｇ８をそれぞれ共通にして、図５に示すタイミングで入
力する。その結果、出力バッファ回路の出力信号ＧＰ１
〜ＧＰ１０２４として、４ラインずつ順次走査するパル
ス信号が得られる。一方、本実施例で用いた水平駆動回
路には、同じ映像信号を隣接する４ラインに供給する機
能が設けられている。以上説明した駆動方向を用いて、
映像を縦・横それぞれ４倍に拡大表示することができ
る。

【００４７】本実施例は、ハーフビット構成走査回路の
出力信号Ｐ（２×Ｎ−１）が（Ｎは１２８以下の正の整
数）立ち上がるタイミングに対し、ＮＡＮＤゲート回路
１０５−（１＋８×（Ｎ−１））に入力する制御信号Ｇ
１の立ち上がるタイミングを（Ｔ／２）だけ遅らせてい
る。このようなタイミングで制御信号Ｇ１〜Ｇ８を入力
することによって、クロストークによって出力信号に現
れるノイズを完全に消すことができる。これに対し、ハ
ーフビット構成走査回路の出力信号Ｐ（２×Ｎ−１）の
立ち上がるタイミングと、ＮＡＮＤゲート回路１０５−
（１＋８×（Ｎ−１））に入力する制御信号Ｇ１の立ち
上がるタイミングを一致させた場合には、垂直駆動回路
の出力信号が立ち下がってからＴだけ経過した時刻にお
いて、その出力信号にノイズが発生する可能性がある。

【００４８】図６は、本発明の液晶表示装置の駆動方法
の第５の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、インタレース駆動を行うた
めの駆動方法の一例を示したものである。インタレース
駆動を行うためには、奇数フィールドにおいて、奇数番
目の走査線を順次選択し、偶数フィールドにおいて、偶
数番目の走査線を順次選択することが必要である。図６
を用いて、そのための駆動方法について説明する。

【００４９】まず、奇数フィールドにおいて、ハーフビ
ット構成走査回路１０４−１〜１０４−２５７に、クロ
ック周期が（４×Ｔ）の（Ｔは走査線選択期間）クロッ
ク信号ＣＬＫ、入力端子ａ１０７からのパルス幅が（４
×Ｔ）の入力パルス信号ＶＳＴａを図６に示すタイミン
グで入力し、その入力パルス信号をクロック信号に同期
させて順次シフトする。これにより、ハーフビット構成
走査回路１０４−１〜１０４−２５７の各出力信号Ｐ１
〜Ｐ２５６として、図に示すように、パルス幅が（４×
Ｔ）で、位相が（２×Ｔ）ずつ順次シフトしたパルス信
号が出力される。走査回路は、通常、２相のクロック信
号で駆動されるため、クロック信号として、ＣＬＫと逆
相の関係にあるクロック信号を外部から入力しても良
い。一方、ＮＡＮＤゲート回路の制御信号として、パル
ス幅がＴ、パルス周期が（４×Ｔ）、位相がＴずつ順次
シフトした４種類のパルス信号を、Ｇ１，Ｇ３，Ｇ５，
Ｇ７に、図に示すタイミングで入力する。その結果、出
力バッファ回路１０６の出力信号ＧＰ１〜ＧＰ１０２４
として、奇数番目の走査線を順次走査するパルス信号が
得られる。

【００５０】続いて、偶数フィールドにおいて、ハーフ
ビット構成走査回路１０４−１〜１０４−２５７に、ク
ロック周期が（４×Ｔ）の（Ｔは走査線選択期間）クロ
ック信号ＣＬＫ、および入力端子ａ１０７からのパルス
幅が（４×Ｔ）の入力パルス信号ＶＳＴａを図６に示す
タイミングで入力し、その入力パルス信号をクロック信
号に同期させて順次シフトする。これにより、ハーフビ
ット構成走査回路１０４−１〜１０４−２５７の各出力
信号Ｐ１〜Ｐ２５６として、図に示すように、パルス幅
が（４×Ｔ）で、位相が（２×Ｔ）ずつ順次シフトした
パルス信号が出力される。走査回路は、通常、２相のク
ロック信号で駆動されるため、クロック信号として、Ｃ
ＬＫと逆相の関係にあるクロック信号を外部から入力し
ても良い。一方、ＮＡＮＤゲート回路１０５−１〜１０
５−１０２４の制御信号として、パルス幅がＴ、パルス
周期が（４×Ｔ）、位相がＴずつ順次シフトした４種類
のパルス信号を、Ｇ２，Ｇ４，Ｇ６，Ｇ８に、図に示す
タイミングで入力する。その結果、出力バッファ回路１
０６の出力信号ＧＰ１〜ＧＰ１０２４として、偶数番目
の走査線を順次走査するパルス信号が得られる。

【００５１】本実施例では、ハーフビット構成走査回路
の出力信号Ｐ（２×Ｎ−１）が（Ｎは１２８以下の正の
整数）立ち上がるタイミングに対し、ＮＡＮＤゲート回
路１０５−（１＋８×（Ｎ−１））に入力する制御信号
Ｇ１の立ち上がるタイミングをＴだけ遅らせている。ま
た、ハーフビット構成走査回路の出力信号Ｐ（２×Ｎ）
の立ち上がるタイミングに対し、ＮＡＮＤゲート回路１
０５−（５＋８×（Ｎ−１））に入力する制御信号Ｇ５
の立ち上がるタイミングをＴだけ遅らせている。このよ
うなタイミング制御信号Ｇ１〜Ｇ８を入力することによ
って、クロストークによって出力信号に現れるノイズを
完全に消すことができる。これに対し、ハーフビット構
成走査回路の出力信号Ｐ（２×Ｎ−１）の立ち上がるタ
イミングと、ＮＡＮＤゲート回路１０５−（１＋８×
（Ｎ−１））に入力する制御信号Ｇ１の立ち上がるタイ
ミングを一致させた場合、あるいは、ハーフビット構成
走査回路の出力信号Ｐ（２×Ｎ）の立ち上がるタイミン
グと、ＮＡＮＤゲート回路１０５−（５＋８×（Ｎ−
１））に入力する制御信号Ｇ５の立ち上がるタイミング
を一致させた場合には、垂直駆動回路の出力信号が立ち
下がってから（３×Ｔ）だけ経過した時刻において、そ
の出力信号にノイズが発生する可能性がある。

【００５２】図７は、本発明の液晶表示装置の駆動方法
の第６の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、映像を自由な倍率で拡大表
示するための駆動方法の一例を示したものである。映像
を１．６倍等の自由な倍率で拡大表示するためには、１
ラインずつ順次走査する途中で、部分的に２ラインを同
時走査することが必要である。以下、図７を用いて、そ
のための駆動方法について説明する。

【００５３】まず、ハーフビット構成走査回路１０４−
１〜１０４−２５７に、図に示すように、デューティ比
が３／７で、クロック周期が（７×Ｔ）の（Ｔは走査線
選択期間）クロック信号ＣＬＫ、および入力端子ａ１０
７からのパルス幅が（７×Ｔ）の入力パルス信号ＶＳＴ
ａを、図７に示すタイミングで入力する。これにより、
ハーフビット走査回路１０４−１の出力信号Ｐ１とし
て、パルス幅が（７×Ｔ）のパルス信号が図に示すタイ
ミングで出力される。走査回路は、通常、２相のクロッ
ク信号で駆動されるため、クロック信号として、ＣＬＫ
と逆相の関係にあるクロック信号を外部から入力しても
良い。一方、パルス信号Ｐ１が出力されている期間にお
いて、ＮＡＮＤゲート回路１０５−１〜１０５−１０２
４の制御信号Ｇ１〜Ｇ４として、パルス幅がＴ、位相が
図に示すように３番目を除いてＴずつ順次シフトしたパ
ルス信号を、図に示すタイミングで入力する。その結
果、出力バッファ回路１０６の出力信号ＧＰ１〜ＧＰ４
として、パルス幅がＴで、３番目を除いて位相がＴずつ
順次シフトしたパルス信号が得られる。このようにし
て、走査線の２番目と３番目の部分を同時に選択するこ
とができる。

【００５４】続いて、ハーフビット構成走査回路１０４
−１〜１０４−２５７に入力するクロック信号を、図に
示すように、デューティ比が４／７で、周期が（７×
Ｔ）のクロック信号に変調する。これにより、ハーフビ
ット走査回路１０４−２の出力信号Ｐ２として、パルス
幅が（８×Ｔ）のパルス信号が図に示すタイミングで出
力される。また、ハーフビット走査回路１０４−３の出
力信号Ｐ３として、パルス幅が（７×Ｔ）のパルス信号
が図に示すタイミングで出力される。一方、パルス信号
Ｐ２が出力されている期間において、ＮＡＮＤゲート回
路の制御信号Ｇ５〜Ｇ８として、パルス幅がＴ、位相が
Ｔずつ順次シフトしたパルス信号を、図に示すタイミン
グで入力する。その結果、出力バッファ回路１０６の出
力信号ＧＰ５〜ＧＰ８として、パルス幅がＴで、位相が
Ｔずつ順次シフトしたパルス信号が得られる。また、パ
ルス信号Ｐ３が出力されている期間において、ＮＡＮＤ
ゲート回路の制御信号Ｇ１〜Ｇ４として、パルス幅が
Ｔ、位相がＴずつ順次シフトしたパルス信号を、図に示
すタイミングで入力する。その結果、出力バッファ回路
１０６の出力信号ＧＰ９〜ＧＰ１２として、パルス幅が
Ｔで、位相がＴずつ順次シフトしたパルス信号が得られ
る。

【００５５】続いて、ハーフビット構成走査回路１０４
−１〜１０４−２５７に入力するクロック信号を、図に
示すように、デューティ比が１／２で、周期が（８×
Ｔ）のクロック信号に変調する。これにより、ハーフビ
ット走査回路１０４−４の出力信号Ｐ４として、パルス
幅が（７×Ｔ）のパルス信号が図に示すタイミングで出
力される。一方、パルス信号Ｐ４が出力されている期間
において、ＮＡＮＤゲート回路の制御信号Ｇ５〜Ｇ８と
して、パルス幅がＴ、位相がＴずつ順次シフトしたパル
ス信号を、図に示すように、制御信号Ｇ４の位相と制御
信号Ｇ５の位相が一致するタイミングで入力する。その
結果、出力バッファ回路１０６の出力信号ＧＰ１３〜Ｇ
Ｐ１６として、パルス幅がＴで、位相がＴずつ順次シフ
トしたパルス信号が、出力信号Ｐ１２と出力信号Ｐ１３
の位相が一致するタイミングで得られる。このようにし
て、走査線の１２番目と１３番目の部分を同時に選択す
ることができる。

【００５６】以上説明した駆動方法により、部分的に走
査線２ラインを同時に走査することができる。

【００５７】本実施例では、ハーフビット構成走査回路
の出力信号Ｐ（２×Ｎ−１）の（Ｎは１２８以下の正の
整数）立ち上がるタイミングに対し、ＮＡＮＤゲート回
路１０５−（１＋８×（Ｎ−１））に入力する制御信号
Ｇ１の立ち上がるタイミングをＴあるいは（２×Ｔ）だ
け遅らせている。また、ＮＡＮＤゲート回路１０５−
（４＋８×（Ｎ−１））に入力する制御信号Ｇ４の立ち
下がるタイミングに対し、ハーフビット構成走査回路の
出力信号Ｐ（２×Ｎ−１）の立ち下がるタイミングを、
Ｔあるいは（２×Ｔ）だけ遅らせている。また、ハーフ
ビット構成走査回路の出力信号Ｐ（２×Ｎ）の立ち上が
るタイミングに対し、ＮＡＮＤゲート回路１０５−（５
＋８×（Ｎ−１））に入力する制御信号Ｇ５の立ち上が
るタイミングをＴあるいは（２×Ｔ）だけ遅らせてい
る。また、ＮＡＮＤゲート回路１０５−（８×Ｎ）に入
力する制御信号Ｇ８の立ち下がるタイミングに対し、ハ
ーフビット構成走査回路の出力信号Ｐ（２×Ｎ）の立ち
下がるタイミングを、Ｔあるいは（２×Ｔ）だけ遅らせ
ている。このようなタイミングで制御信号Ｇ１〜Ｇ８を
入力することによって、クロストークによって出力信号
に現れるノイズを完全に消すことができる。

【００５８】図８は、本発明の液晶表示装置の駆動方法
の第７の実施例を示す図である。本実施例は、図１に示
した液晶表示装置を用いて、液晶表示装置が持つ画素数
よりも小さい画素数の映像を表示する場合に、ブランキ
ング期間中において、余った上下の画素領域を黒書き込
みする駆動方法の一例を示したものである。以下、図８
を用いて、上・下それぞれ１６ライン分の画素を黒表示
書き込みする場合の駆動方法について説明する。

【００５９】まず、ブランキング期間中において、ハー
フビット構成走査回路１０４−１〜１０４−２５７に、
クロック周期がＴＨのクロック信号ＣＬＫ、および入力
端子ａ１０７からのパルス幅が（２×ＴＨ）の二つのパ
ルス信号ＡおよびＢを図に示すタイミングで入力する。
この時、パルス信号Ａが立ち下がってから、パルス信号
Ｂが立ち上がるまでの時間は、図に示すように、（１２
４×ＴＨ）となっている。このように、クロック信号Ｃ
ＬＫ、入力端子ａ１０７からの入力信号ＶＳＴａを入力
することにより、ハーフビット走査回路１０４−１〜１
０４−２５７の出力信号Ｐ１〜Ｐ２５６として、前記二
つのパルス信号が、（ＴＨ／２）ずつ順次シフトした信
号が、図に示すタイミングで出力される。一方、この期
間においては、ＮＡＮＤゲート回路の制御信号Ｇ１〜Ｇ
８として、すべてローレベルの信号を入力する。その結
果、ハーフビット構成走査回路の出力信号Ｐ１〜Ｐ２５
６の論理レベルに関係なく、垂直駆動回路の出力信号
は、ローレベルの状態となる。なお、この期間における
クロック周波数（１／ＴＨ）は、映像信号書き込み期間
におけるクロック周波数に比べて、３桁程度高くしてい
る。

【００６０】二つのパルス信号Ａ，Ｂを、映像書き込み
期間に比べて、３桁程度高い周波数で高速にシフトする
この期間に続いて、パルス信号Ａが入力されてから、
（１２８×ＴＨ）経過したところで、図に示すように、
クロック信号のレベルをホールドする。これにより、ハ
ーフビット構成走査回路の出力信号Ｐ１〜Ｐ４、および
Ｐ２５３〜２５６は、図に示すように、ハイレベルでホ
ールドされる。一方、この期間においては、ＮＡＮＤゲ
ート回路に入力する制御信号Ｇ１〜Ｇ８として、図に示
すように、ハイレベルの信号を入力する。その結果、Ｎ
ＡＮＤゲート回路の制御信号Ｇ１〜Ｇ８がハイレベルに
なっている期間だけ、垂直駆動回路の出力信号ＧＰ１〜
ＧＰ１６、およびＧＰ１００９〜ＧＰ１０２４がハイレ
ベルとなる。この期間に、上・下それぞれ１６ラインの
画素に、黒表示信号が書き込まれる。通常、この黒書き
込み期間として、黒表示信号が選択された画素に十分書
き込めるだけの長い時間を設定する。また、パルス信号
ＡおよびＢのパルス幅を調整することで、黒表示書き込
みを行うラインを調整することができる。

【００６１】この上下黒書き込みの期間に続いて、クロ
ック周期がＴＨのクロック信号を、再び、ハーフビット
構成の走査回路１０４−１〜１０４−２５７に入力す
る。これによって、ハーフビット構成の走査回路１０４
−１〜１０４−２５７に保持されたデータが高速に掃き
出される。一方、この期間においては、ＮＡＮＤゲート
回路１０５−１〜１０５−１０２４の制御信号Ｇ１〜Ｇ
８として、すべてローレベルの信号を入力する。その結
果、ハーフビット構成走査回路の出力信号Ｐ１〜Ｐ２５
６の論理レベルに関係なく、垂直駆動回路の出力信号
は、ローレベルの状態となる。また、この期間中に、映
像書き込み期間における走査パルス信号を発生させるた
めに、パルス幅ＴＨのパルス信号Ｃを図に示すタイミン
グで入力してそのパルス信号Ｃを４段目まで転送してお
く。これにより、映像書き込み期間においては、５段目
から転送が始まり、垂直駆動回路の出力としては、映像
表示領域である１７番目の走査線から走査が始まること
になる。

【００６２】図９は、本発明の液晶表示装置の駆動方法
の第８の実施例を示す図である。本実施例は、第７の実
施例と同様に、図１に示した液晶表示装置を用いて、液
晶表示装置が持つ画素数よりも小さい画素数の映像を表
示する場合に、ブランキング期間中において、余った上
下の画素領域を黒書き込みする駆動方法の一例を示した
ものであるが、上１５ライン，下１７ライン分の画素を
黒表示書き込みする点で、第７の実施例とは異なる。す
なわち、本実施例は、第７の実施例の状態から、映像表
示装置を１ライン上に移動させた時の駆動方法を示した
ものである。この駆動方法は、映像表示領域を自由に移
動させたい時などに使用する。以下、その駆動方法につ
いて説明する。

【００６３】まず、ブランキング期間中おいて、ハーフ
ビット構成走査回路１０４−１〜１０４−２５７に、ク
ロック周期がＴＨのクロック信号ＣＬＫ、入力パルス信
号ＡおよびＢを図に示すタイミングで入力する。この
時、パルス信号Ａが立ち下がってから、パルス信号Ｂが
立ち上がるまでの時間は、図に示すように、（１２４×
ＴＨ）となっている。このように、クロック信号ＣＬ
Ｋ，入力信号ＶＳＴａを入力することにより、ハーフビ
ット走査回路１０４−１〜１０４−２５７の出力信号Ｐ
１〜Ｐ２５６として、前記二つのパルス信号が、（ＴＨ
／２）ずつ順次シフトした信号が、図に示すタイミング
で出力される。一方、この期間においては、ＮＡＮＤゲ
ート回路１０５−１〜１０５−１０２４の制御信号Ｇ１
〜Ｇ８として、すべてローレベルの信号を入力する。そ
の結果、ハーフビット構成走査回路の出力信号Ｐ１〜Ｐ
２５６の論理レベルに関係なく、垂直駆動回路の出力信
号は、ローレベルの状態となる。なお、この期間におけ
るクロック周波数（１／ＴＨ）は、映像信号書き込み期
間におけるクロック周波数に比べて、３桁程度高くして
いる。

【００６４】二つのパルス信号Ａ，Ｂを、映像書き込み
期間に比べて、３桁程度高い周波数で高速にシフトする
この期間に続いて、パルス信号Ａが入力されてから、
（１２７×ＴＨ）経過したところで、図に示すように、
クロック信号のレベルをホールドする。これにより、ハ
ーフビット構成走査回路の出力信号Ｐ１〜Ｐ３、および
Ｐ２５２〜２５６は、図に示すように、ハイレベルでホ
ールドされる。この期間を第１の黒書き込み期間とす
る。一方、この期間においては、ＮＡＮＤゲート回路に
入力する制御信号Ｇ１〜Ｇ４、およびＧ８をハイレベ
ル、Ｇ５〜Ｇ７をローレベルにしておく。その結果、垂
直駆動回路の出力信号ＧＰ１〜ＧＰ４，ＧＰ８，ＧＰ９
〜ＧＰ１２，ＧＰ１００８，ＧＰ１００９〜ＧＰ１０１
２，ＧＰ１０１６，ＧＰ１０１７〜ＧＰ１０２０，ＧＰ
１０２４がハイレベルの状態となる。この期間におい
て、黒表示すべき部分の一部について、黒表示書き込み
が行われる。

【００６５】この第１の黒書き込み期間に続いて、クロ
ック信号のレベルを図に示すように切り換える。これに
より、ハーフビットの走査回路１０４−４の出力信号Ｐ
４が、ローレベルからハイレベルに切り変わり、ハーフ
ビット走査回路１０４−２５２の出力信号Ｐ２５２がハ
イレベルからローレベルに切り換わる。その結果、ハー
フビット構成走査回路の出力信号Ｐ１〜Ｐ４、およびＰ
２５３〜Ｐ２５６がハイレベル状態になる。この期間に
おいては、ＮＡＮＤゲート回路１０５−１〜１０５−１
０２４の制御信号Ｇ１〜Ｇ８として、すべて、ローレベ
ルの信号を入力し、ハーフビット構成走査回路の出力信
号Ｐ１〜Ｐ２５６の論理レベルに関係なく、垂直駆動回
路１０２の出力信号を、ローレベルの状態にしておく。

【００６６】この期間に続いて、クロック信号の論理レ
ベルを保持したまま、ＮＡＮＤゲート回路に入力する制
御信号Ｇ１〜Ｇ７をハイレベル、Ｇ８をローレベルにし
ておく。その結果、垂直駆動回路の出力信号ＧＰ１〜Ｇ
Ｐ７，ＧＰ９〜ＧＰ１５，ＧＰ１００９〜ＧＰ１０１０
５，ＧＰ１０１７〜ＧＰ１０２３がハイレベルの状態と
なる。この期間において、黒表示すべき部分の一部につ
いて、黒表示書き込みが行われる。この期間を、第２の
黒書き込み期間とする。

【００６７】この第１，第２の上下黒書き込みの期間に
続いて、クロック周期がＴＨのクロック信号を、再び、
ハーフビット構成の走査回路１０４−１〜１０４−２５
７に入力する。これによって、ハーフビット構成の走査
回路１０４−１〜１０４−２５７に保持されたデータが
高速に掃き出される。一方、この期間においては、ＮＡ
ＮＤゲート回路１０５−１〜１０５−１０２４の制御信
号Ｇ１〜Ｇ８として、すべてローレベルの信号を入力す
る。その結果、ハーフビット構成走査回路の出力信号Ｐ
１〜Ｐ２５６の論理レベルに関係なく、垂直駆動回路の
出力信号は、ローレベルの状態となる。また、この期間
中に、映像書き込み期間における走査パルス信号を発生
させるために、パルス幅ＴＨのパルス信号Ｃを図に示す
タイミングで入力し、そのパルス信号Ｃを４段目まで転
送しておく。この後、クロック周波数を変調し、論理ゲ
ート回路に入力する制御信号として、Ｇ８，Ｇ１，Ｇ
２，・・・，Ｇ７の順番で、位相が順次シフトしたパル
ス信号を入力する。垂直駆動回路の出力としては、映像
表示領域である１６番目の走査線から走査が始まること
になる。

【００６８】以上説明したような駆動方法により、１ラ
イン単位で映像表示位置を移動させることができる。

【００６９】図１０は、本発明の液晶表示装置の駆動方
法の第９の実施例を示す図である。本実施例は、第７の
実施例と同様に、図１に示した液晶表示装置を用いて、
液晶表示装置が持つ画素数よりも小さい画素数の映像を
表示する場合に、ブランキング期間中において、余った
上下の画素領域を黒書き込みする別の駆動方法の一例を
示したものである。以下、図１０を用いて、上・下それ
ぞれ１６ライン分の画素を黒表示書き込みする場合の駆
動方法について説明する。

【００７０】まず、ブランキング期間中において、ハー
フビット構成走査回路１０４−１〜１０４−２５７に、
クロック周期がＴＬのクロック信号ＣＬＫ、および入力
端子ａ１０７からのパルス幅が（２×ＴＬ）の入力パル
ス信号ＶＳＴａを図に示すタイミングで入力する。これ
により、ハーフビット走査回路１０４−１〜１０４−２
５７の出力信号として、前記入力パルス信号が、（ＴＬ
／２）ずつ順次シフトした信号が、図に示すタイミング
で出力されていく。この際、ＴＬは、走査線の選択期間
Ｔと同程度の長さにしている。また、クロック信号は、
図に示すように、３クロック進んだところでレベルをホ
ールドしておく。そのため、ハーフビット構成走査回路
の出力信号Ｐ５およびＰ６は、ハイレベルに保持された
状態になっている。一方、この期間において、ＮＡＮＤ
ゲート回路の制御信号Ｇ１〜Ｇ４として、ハーフビット
走査回路の出力信号Ｐ１およびＰ３のパルス信号が出力
されている期間をカバーするように、図に示すタイミン
グで、ハイレベル信号を入力する。また、ＮＡＮＤゲー
ト回路１０５−１〜１０５−１０２４の制御信号Ｇ５〜
Ｇ８として、ハーフビット走査回路の出力信号Ｐ２およ
びＰ４のパルス信号が出力されている期間をカバーする
ように、図に示すタイミングで、ハイレベル信号を入力
する。その結果、垂直駆動回路の出力信号ＧＰ１〜ＧＰ
１６として、３ラインおきに、位相が（ＴＬ／２）ずつ
順次シフトした、パルス幅ＴＬのパルス信号が得られ
る。このシフト期間中に、４ラインずつ、順番に上部黒
表示書き込みを行う。

【００７１】上部黒表示書き込みを行うこの期間に続い
て、ハーフビット構成走査回路１０４−１〜１０４−２
５７に入力するクロック信号のクロック周期を（８×
Ｔ）に変調する。その結果、ハーフビット走査回路１０
４−５，１０４−６のところで保持されていたデータの
シフトが再び始まり、ハーフビット走査回路１０４−７
の出力信号Ｐ７以降では、パルス幅が（８×Ｔ）、位相
が（４×Ｔ）ずつ順次シフトしたパルス信号が出力され
る。一方、この期間においては、ＮＡＮＤゲート回路１
０５−１〜１０５−１０２４の制御信号Ｇ１〜Ｇ８とし
て、パルス幅がＴ、パルス周期が（８×Ｔ）、位相がＴ
ずつ順次シフトしたパルス信号を、図に示すタイミング
で入力する。その結果、出力バッファ回路１０６の出力
信号ＧＰ１７〜ＧＰ１００８として、周期Ｔのパルスが
Ｔずつ順次シフトしたパルス信号が得られる。この期間
に、映像信号の書き込みを行う。

【００７２】映像書き込み期間に続いて、ハーフビット
走査回路１０４−２５３の出力信号Ｐ２５３に、パルス
信号が転送されたところで、図に示すようにクロック信
号のレベルをホールドし、それに続いて、クロック周期
がＴＬのクロック信号を入力する。これにより、ハーフ
ビット走査回路１０４−２５２，１０４−２５３のとこ
ろで保持されていたデータが再びシフトを開始し、ハー
フビット走査回路の出力信号Ｐ２５４〜Ｐ２５６とし
て、パルス幅がＴＬで、位相が（ＴＬ／２）ずつ順次シ
フトしたパルス信号が出力される。この期間において、
ＮＡＮＤゲート回路に入力する制御信号Ｇ１〜Ｇ４、お
よびＧ５〜Ｇ８として、図に示すタイミングで、ハイレ
ベル信号を入力する。その結果、出力バッファ回路１０
６の出力信号ＧＰ１００９〜ＧＰ１０２４として、３ラ
インおきに、位相が（ＴＬ／２）ずつ順次シフトした、
パルス幅ＴＬのパルス信号が得られる。このシフト期間
中に、４ラインずつ、順番に下部黒表示書き込みを行
う。本発明の液晶表示装置は、このように、黒表示書き
込みを４ラインずつ行うことができる構成となっている
ので、黒表示書き込みの時間が４倍長くなり、黒信号を
書き込むことが可能となっている。

【００７３】本実施例の液晶表示装置は、多結晶シリコ
ン薄膜トランジスタをガラス基板上に集積した作製した
ものである。垂直駆動回路、および水平駆動回路はＣＭ
ＯＳスタティック回路で構成したが、ＣＭＯＳダイナミ
ック回路で構成することも可能である。また、本実施例
では、多結晶シリコン薄膜トランジスタを用いたが、半
導体層にアモルファスシリコンやカドミウムセレン等を
採用した他の薄膜トランジスタで形成することも可能で
ある。また、単結晶シリコンＭＯＳトランジスタで構成
することも可能である。

【００７４】

【発明の効果】以上説明したように本発明の液晶表示装
置およびその駆動方法を適用すれば、マルチシンク液晶
表示装置の垂直駆動回路に入力する制御端子の数を３／
５から半分程度まで削減することができるので、マルチ
シンク液晶表示装置の小型化，低コスト化を図る上で極
めて有効である。

【００７５】さらに、制御信号のクロストークによるノ
イズが、全く発生しないので、液晶表示装置を安定に動
作させることができる。

【図面の簡単な説明】

【図１】本発明の液晶表示装置の実施例を示す図であ
る。

【図２】本発明の液晶表示装置の駆動方法の第１の実施
例を示す図である。

【図３】本発明の液晶表示装置の駆動方法の第２の実施
例を示す図である。

【図４】本発明の液晶表示装置の駆動方法の第３の実施
例を示す図である。

【図５】本発明の液晶表示装置の駆動方法の第４の実施
例を示す図である。

【図６】本発明の液晶表示装置の駆動方法の第５の実施
例を示す図である。

【図７】本発明の液晶表示装置の駆動方法の第６の実施
例を示す図である。

【図８】本発明の液晶表示装置の駆動方法の第７の実施
例を示す図である。

【図９】本発明の液晶表示装置の駆動方法の第８の実施
例を示す図である。

【図１０】本発明の液晶表示装置の駆動方法の第９の実
施例を示す図である。

【図１１】従来の液晶表示装置を示す図である。

【図１２】従来の液晶表示装置の駆動方法の一例を示す
図である。

【符号の説明】

１０１ アクティブマトリクスアレイ １０２ 垂直駆動回路 １０３ 水平駆動回路 １０４−１〜１０４−２５７ ハーフビット走査回路 １０５−１〜１０５−１０２４ ＮＡＮＤゲート回路 １０６ バッファ回路 １０７ 入力端子ａ １０８ 入力端子ｂ １１０１ アクティブマトリクスアレイ １１０２ 垂直駆動回路 １１０３ 水平駆動回路 １１０４ アドレスデコーダ

Claims (10)

(57)【特許請求の範囲】
1. 【請求項１】複数の走査線と複数の信号線との交点にス
   イッチング素子が配置されたアクティブマトリクスアレ
   イと、前記走査線を駆動する垂直駆動回路と、前記信号
   線を駆動する水平駆動回路とからなる液晶表示装置にお
   いて、 前記垂直駆動回路が、 パルス信号をクロック信号の半周期分ずつ順次シフトし
   て出力するＮ段（Ｎは正の整数）走査回路と、 Ｍ個（Ｍは２以上の整数）毎にそれぞれの第１の制御端
   子が共通接続され、その共通接続された第１の制御端子
   が前記走査回路のＮ個の出力端子にそれぞれ接続され、
   （２×Ｍ−１）個おきにそれぞれの第２の制御端子が共
   通接続された（Ｎ×Ｍ）個の論理ゲート回路と、 前記論理ゲート回路の出力信号を入力信号とする出力バ
   ッファ回路とで構成されていることを特徴とする液晶表
   示装置。
2. 【請求項２】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、周期が（２×Ｍ×Ｔ）
   であるクロック信号を前記走査回路に入力し、パルス幅
   がＴ、パルス周期が（２×Ｍ×Ｔ）、位相がＴずつ順次
   シフトした、異なる（２×Ｍ）個のパルス信号Ａ１，Ａ
   ２，・・・，Ａ（２×Ｍ）を、前記（Ｎ×Ｍ）個の論理
   ゲート回路の、（２×Ｍ）個の第２の制御端子Ｇ１，Ｇ
   ２，Ｇ３，・・・，Ｇ（２×Ｍ）に、それぞれ順番に入
   力し、前記走査回路のＫ番目（Ｋは正の整数）の出力信
   号の論理レベルが切り変わる時刻をｔ０、その時刻ｔ０
   に続いて、（１＋Ｍ×（Ｋ−１））番目の論理ゲート回
   路の第２の制御端子に入力されるパルス信号の論理レベ
   ルが切り変わる時刻をｔ１とした場合、０＜（ｔ１−ｔ
   ０）＜（（２×Ｍ×Ｔ）／２）の関係が成立するタイミ
   ングで、前記（２×Ｍ）個のパルス信号を入力して駆動
   することを特徴とする液晶表示装置の駆動方法。
3. 【請求項３】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、周期が（２×Ｍ×Ｔ）
   であるクロック信号を前記走査回路に入力し、パルス幅
   がＴ、パルス周期が（２×Ｍ×Ｔ）、位相がＴずつ順次
   シフトした、異なる（２×Ｍ）個のパルス信号Ａ１，Ａ
   ２，・・・，Ａ（２×Ｍ）を、前記（Ｎ×Ｍ）個の論理
   ゲート回路の、（２×Ｍ）個の第２の制御端子Ｇ１，Ｇ
   ２，Ｇ３，・・・，Ｇ（２×Ｍ）に、それぞれ逆の順番
   に入力し、前記走査回路のＫ番目（Ｋは正の整数）の出
   力信号の論理レベルが切り変わる時刻をｔ０、その時刻
   ｔ０に続いて、（Ｍ×Ｋ）番目の論理ゲート回路の第２
   の制御端子に入力されるパルス信号の論理レベルが切り
   変わる時刻をｔ１とした場合、０＜（ｔ１−ｔ０）＜
   （（２×Ｍ×Ｔ）／２）の関係が成立するタイミング
   で、前記（２×Ｍ）個のパルス信号を入力して駆動する
   ことを特徴とする液晶表示装置の駆動方法。
4. 【請求項４】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、周期が（Ｍ×Ｔ）であ
   るクロック信号を前記走査回路に入力し、パルス幅が
   Ｔ、パルス周期が（Ｍ×Ｔ）、位相がＴずつ順次シフト
   した、異なるＭ個のパルス信号Ａ１，Ａ２，・・・，Ａ
   （Ｍ）を、前記（Ｎ×Ｍ）個の論理ゲート回路の、（２
   ×Ｍ）個の第２の制御端子Ｇ１とＧ２，Ｇ３とＧ４，・
   ・・，Ｇ（２×Ｍ−１）とＧ（２×Ｍ）に、それぞれ順
   番に入力し、前記走査回路のＫ番目（Ｋは正の整数）の
   出力信号の論理レベルが切り変わる時刻をｔ０、その時
   刻ｔ０に続いて、（１＋Ｍ×（Ｋ−１））番目の論理ゲ
   ート回路の第２の制御端子に入力されるパルス信号の論
   理レベルが切り変わる時刻をｔ１とした場合、０＜（ｔ
   １−ｔ０）＜（（Ｍ×Ｔ）／２）の関係が成立するタイ
   ミングで、前記Ｍ個のパルス信号を入力して駆動するこ
   とを特徴とする液晶表示装置の駆動方法。
5. 【請求項５】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、周期が（（Ｍ×Ｔ）／
   ２）であるクロック信号を前記走査回路に入力し、パル
   ス幅がＴ、パルス周期が（（Ｍ×Ｔ）／２）、位相がＴ
   ずつ順次シフトした、異なる（Ｍ／２）個のパルス信号
   Ａ１，Ａ２，・・・，Ａ（Ｍ／２）を、前記（Ｎ×Ｍ）
   個の論理ゲート回路の、（２×Ｍ）個の第２の制御端子
   Ｇ１〜Ｇ４，Ｇ５〜Ｇ８，・・・，Ｇ（２×Ｍ−３）〜
   Ｇ（２×Ｍ）に、それぞれ順番に入力し、前記走査回路
   のＫ番目（Ｋは正の整数）の出力信号の論理レベルが切
   り変わる時刻をｔ０、その時刻ｔ０に続いて、（１＋Ｍ
   ×（Ｋ−１））番目の論理ゲート回路の第２の制御端子
   に入力されるパルス信号の論理レベルが切り変わる時刻
   をｔ１とした場合、０＜（ｔ１−ｔ０）＜（（Ｍ×Ｔ）
   ／４）の関係が成立するタイミングで、前記（Ｍ／２）
   個のパルス信号を入力して駆動することを特徴とする液
   晶表示装置の駆動方法。
6. 【請求項６】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、周期が（Ｍ×Ｔ）であ
   るクロック信号を前記走査回路に入力し、奇数フィール
   ドにおいては、パルス幅がＴ、パルス周期が（Ｍ×
   Ｔ）、位相がＴずつ順次シフトした、異なるＭ個のパル
   ス信号Ａ１，Ａ２，・・・，Ａ（Ｍ）を、前記（Ｎ×
   Ｍ）個の論理ゲート回路のうち、奇数番目の論理ゲート
   回路の第２の制御端子Ｇ１，Ｇ３，Ｇ５，・・・，Ｇ
   （２×Ｍ−１）に、それぞれ順番に入力し、前記走査回
   路のＫ番目（Ｋは正の整数）の出力信号の論理レベルが
   切り変わる時刻をｔ０、その時刻ｔ０に続いて、（１＋
   Ｍ×（Ｋ−１））番目の論理ゲート回路の第２の制御端
   子に入力されるパルス信号の論理レベルが切り変わる時
   刻をｔ１とした場合、０＜（ｔ１−ｔ０）＜（（Ｍ×
   Ｔ）／２）の関係が成立するタイミングで、前記Ｍ個の
   パルス信号を入力し、偶数フィールドにおいては、パル
   ス幅がＴ、パルス周期が（Ｍ×Ｔ）、位相がＴずつ順次
   シフトした、異なるＭ個のパルス信号Ａ１，Ａ２，・・
   ・，Ａ（Ｍ）を、前記（Ｎ×Ｍ）個の論理ゲート回路の
   うち、偶数番目の論理ゲート回路の第２の制御端子Ｇ
   ２，Ｇ４，Ｇ６，・・・，Ｇ（２×Ｍ）に、それぞれ順
   番に入力し、前記走査回路のＫ番目（Ｋは正の整数）の
   出力信号の論理レベルが切り変わる時刻をｔ０、その時
   刻ｔ０に続いて、（２＋Ｍ×（Ｋ−１））番目の論理ゲ
   ート回路の第２の制御端子に入力されるパルス信号の論
   理レベルが切り変わる時刻をｔ１とした場合、０＜（ｔ
   １−ｔ０）＜（（Ｍ×Ｔ）／２）の関係が成立するタイ
   ミングで、前記Ｍ個のパルス信号を入力して駆動するこ
   とを特徴とする液晶表示装置の駆動方法。
7. 【請求項７】請求項１記載の液晶表示装置を駆動する方
   法において、 走査線選択期間をＴとした場合、クロック周期が（２×
   Ｍ×Ｔ）から、（（２×Ｍ−Ｊ）×Ｔ）に（ＪはＭ以下
   の正の整数）変調された期間を有するクロック信号を、
   前記走査回路に入力し、クロック周期が（２×Ｍ×Ｔ）
   の期間においては、パルス幅がＴ、位相がＴずつ順次シ
   フトした、異なる（２×Ｍ）個のパルス信号Ａ１，Ａ
   ２，・・・，Ａ（２×Ｍ）を、クロック周期が（（２×
   Ｍ−Ｊ）×Ｔ）に変調された期間においては、パルス幅
   がＴ、Ｊ箇所を除いて位相がＴずつ順次シフトしたパル
   ス信号Ａ１，Ａ２，・・・，Ａ（２×Ｍ）を、前記（Ｎ
   ×Ｍ個）の論理ゲート回路の、（２×Ｍ）個の第２の制
   御端子Ｇ１，Ｇ２，Ｇ３，・・・，Ｇ（２×Ｍ）に、そ
   れぞれ順番に入力し、前記走査回路のＫ番目（Ｋは正の
   整数）の出力信号の論理レベルが切り変わる時刻をｔ
   ０、その時刻ｔ０に続いて、（１＋Ｍ×（Ｋ−１））番
   目の論理ゲート回路の第２の制御端子に入力されるパル
   ス信号の論理レベルが切り変わる時刻をｔ１とした場
   合、０＜（ｔ１−ｔ０）＜（（２×Ｍ×Ｔ）／２）の関
   係が成立するタイミングで、前記（２×Ｍ）個のパルス
   信号を入力して駆動することを特徴とする液晶表示装置
   の駆動方法。
8. 【請求項８】請求項１記載の液晶表示装置を駆動する方
   法において、 ブランキング期間において、所定の周期のクロック信号
   を前記走査回路に入力し、パルス信号を順次シフトする
   第１の期間と、その第１の期間に続いて、クロック信号
   のレベルを固定して、前記走査回路の出力信号のレベル
   を一定にする第２の期間と、その第２の期間に続いて、
   所定の周期のクロック信号を前記走査回路に入力し、前
   記パルス信号を順次シフトする第３の期間とが存在し、
   前記第１，第３の期間においては、前記走査回路の出力
   が、前記論理ゲート回路の出力に反映されない信号を、
   前記第２の期間においては、前記走査回路の出力が、前
   記論理ゲート回路の出力に反映される信号を、前記論理
   ゲート回路の第２の制御端子に入力して駆動することを
   特徴とする液晶表示装置の駆動方法。
9. 【請求項９】請求項１記載の液晶表示装置を駆動する方
   法において、 ブランキング期間において、所定の周期のクロック信号
   を、前記走査回路に入力し、パルス信号を順次シフトす
   る第１の期間と、その第１の期間に続いて、前記クロッ
   ク信号のレベルを固定して、前記走査回路の出力信号の
   レベルを一定にする第２の期間と、その第２の期間に続
   いて、前記固定されたクロック信号のレベルを切り換え
   て、前記パルス信号を１シフトさせる第３の期間と、そ
   の第３の期間に続いて、前記クロック信号のレベルを固
   定して、前記走査回路の出力信号のレベルを一定にする
   第４の期間と、その第４の期間に続いて、所定の周期の
   クロック信号を、前記走査回路に入力し、前記パルス信
   号を順次シフトする第５の期間とが存在し、前記第１，
   第３，第５の期間においては、前記走査回路の出力が、
   前記論理ゲート回路の出力に反映されない信号を、前記
   第２，第４の期間においては、少なくともその第２，第
   ４の期間のどちらか一方の期間において、前記走査回路
   の出力が、前記論理ゲート回路の出力に反映される信号
   を、前記論理ゲート回路の第２の制御端子に入力して駆
   動することを特徴とする液晶表示装置の駆動方法。
10. 【請求項１０】請求項１記載の液晶表示装置を駆動する
    方法において、 ブランキング期間において、前記走査回路に入力するク
    ロック信号の周波数を、映像書き込み期間中よりも高い
    周波数に変調して、パルス信号を転送し、その転送期間
    中、前記走査回路の出力が、前記論理ゲート回路の出力
    に反映される信号を、前記論理ゲート回路の第２の制御
    端子に入力して駆動することを特徴とする液晶表示装置
    の駆動方法。