JP2008116936A - ソース線駆動回路、アクティブマトリクス型表示装置およびその駆動方法 - Google Patents

Abstract

【課題】クロック信号の周波数を高くすると、サンプリングパルスのパルス幅が短くなりソース線へビデオ信号を書き込む時間が不足する。
【解決手段】サンプリングパルス（ｓａｍ）は、スタートパルス（ＳＰ）の立ち下がりに同期して順次立ち上がる。スタートパルス（ＳＰ）が立ち上がると、クロック信号（ＣＫ、ＣＫＢ）の立ち上がりに同期し、サンプリングパルス（ｓａｍ）は、１段ごとにクロック信号（ＣＫ、ＣＫＢ）の半周期ずつ遅れて順次立ち下がる。これらの結果、パルス幅がクロック信号（ＣＫ、ＣＫＢ）の１周期よりも長いサンプリングパルス（ｓａｍ）が生成される。期間Ｔａにおいて、所望のビデオ信号（ＶＩＤＥＯ）が対応するソース線に書き込まれる。このように、ソース線の書き込みにクロック信号の半周期の時間を確保することができる。
【選択図】図１

Description

本発明は、アクティブマトリクス型表示装置およびその駆動方法に関する。特に、サンプリングパルスを生成する方法、およびサンプリングパルスを生成するソース線駆動回路に関する。

アクティブマトリクス型表示装置の駆動方法の１つに点順次方式がある。点順次方式の駆動方法では、１行の走査線が選択されている期間にソース線が順々に選択され、画素にビデオ信号が書き込まれる。より詳しくは、シフトレジスタ、バッファ等を含むソース線駆動回路から生成されたサンプリングパルスにより、各ソース線に接続されたスイッチが順々にオンされる。サンプリングパルスは、Ｈｉｇｈ（ハイ）とＬｏｗ（ロー）の２レベルの電位をとる。

ビデオ線とソース線を導通させるスイッチは、サンプリングパルスがＨｉｇｈのときオンし、Ｌｏｗのときオフするものとする。サンプリングパルスが立ち上がり、Ｈｉｇｈレベルとなると、スイッチがオンとなり、ビデオ信号がソース線に書き込まれる。そして、サンプリングパルスが立ち下がり、Ｌｏｗレベルとなると、スイッチがオフとなり、ソース線の電位が確定する。このように、画素に配列された複数のソース線に対応するスイッチが順次にオン、オフすることで、各ソース線の電位が確定する。

サンプリングパルスがＬｏｗからＨｉｇｈになる期間（書き込み開始期間、立ち上がり期間）、およびＨｉｇｈからＬｏｗになる期間（書き込み終了期間、立ち下がり期間）は、ソース線駆動回路のバッファを構成するトランジスタの特性（代表的にはオン電流特性）等にもよるが、トランジスタが多結晶シリコンでなる薄膜トランジスタであれば、１０ｎ秒〜５０ｎ秒程度となる。ソース線の電位が確定する期間に、ノイズ等の影響でソース線の電位が変化すると、クロストーク（ゴースト）などの表示不良の原因となる。特に、１つのビデオ信号を分割して、複数のビデオ信号線を介してビデオ信号をソース線に入力する構造の表示装置の場合、複数のソース線に同時にビデオ信号が書き込まれるために、周期的に表示不良が見えるので、表示不良がより顕著になる。

ソース線にノイズが発生する要因の一つとして考えられるのが、図２０に示すように、次段のソース線を選択するサンプリングパルスの立ち上がり期間と重なることである。図２０は、従来のソース線駆動回路の入力信号および出力信号のタイミングチャートである。ＣＫはクロック信号であり、ＳＰはスタートパルスであり、ＶＩＤＥＯはビデオ信号線に入力されるビデオ信号である。ビデオ信号（ＶＩＤＥＯ）の１、２、３の数字は、ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３に書き込まれるべき信号であることを示している。ｓａｍ＿１、ｓａｍ＿２およびｓａｍ＿３は、隣り合う３本のソース線をサンプリングするためのサンプリングパルスであり、Ｔはソース線にビデオ信号を書き込む期間を示す。図２０の波線８０に示すように、サンプリングパルスｓａｍ＿２の立ち下がり期間がサンプリングパルスｓａｍ＿３の立ち上がり期間に重なることで、ソース線にノイズが発生する。

このため、隣り合うサンプリングパルスにおいてサンプリングパルスが時間的に重ならないようにすることで、ノイズを低減することが行われている（特許文献１、特許文献２参照）。また、図２１に示すように、ＰＷＣ（Ｐｕｌｓｅ ｗｉｄｔｈ Ｃｏｎｔｒｏｌｌｅｒ）等を用いサンプリングパルスのパルス幅をクロック信号の半周期分より短くする方法が用いられている。この方法では、書き込み期間Ｔは、図２０の書き込み期間Ｔより短くなる。
特開２００１−２６５２８９号公報 特開２００３−３３７３２０号公報

サンプリングパルスやビデオ信号のタイミングは、ソース線駆動回路を構成するトランジスタの特性（代表的にはオン電流特性）によるサンプリングパルスの遅延時間のばらつきや、ビデオ信号が書き込まれてから、ソース線が所望の電位に達する時間を考慮する必要がある。表示品位向上のため方法として、画素数を増加させて解像度を高くする方法、倍速フレーム駆動のようなフレーム周波数を高くする方法などの方法がとられているが、いずれもソース線への書き込み周波数が高くなる。図２１に示すようにサンプリングパルスの立ち下がり期間が、次段のサンプリングパルスの立ち上がり期間に重ならないようにするには、サンプリングパルスのパルス幅を小さくする必要があるが、ソース線にビデオ信号を書き込む時間が不足するという問題が生ずる。

また、フィールドシーケンシャル方式の駆動方法は、高解像度化の手段の１つであるが、フィールドシーケンシャル方式で画像を表現する場合も、図２１のようにサンプリングパルスのパルス幅を小さくすると、ソース線の書き込み時間が不足するおそれがある。それは、フィールドシーケンシャル方式では、１つの画素でＲ、Ｇ、Ｂの画像を時間的に切り替えて表示することでカラー画像を表示しているので、ビデオ信号の書き込み時間が通常のカラー表示の方法（単位画素をＲ、Ｇ、Ｂの３つの画素で構成して、３つの画素からの光を空間的に混色する方法）に比べて短くなるからである。

また、サンプリングパルスのパルス幅を小さくすると、ソース線の書き込み時間が不足するだけでなく、サンプリングパルスの生成さえ困難になる。特に、ソース線駆動回路のトランジスタに非単結晶半導体でなる薄膜トランジスタを用いた場合は、この問題が顕在化する。

上述した表示品位の向上に伴う問題を鑑み、本発明は、ソース線の書き込み時間を確保し、表示装置の高解像度化に適したソース線駆動回路を提供することを課題とする。また、本発明は、隣り合うサンプリングパルスの重なりによる表示不良を低減するための表示装置の駆動方法を提供することを課題とする。

まず、サンプリングパルスの書き込み開始期間と書き込み終了期間について、図１９を用いて説明する。本発明において、サンプリングパルスは、パルス（Ａ）のように、電位がＨｉｇｈレベルの期間でパルス幅（書き込み期間Ｔ）が決まるパルスと、パルス（Ｂ）のように、電位がＬｏｗレベルの期間でパルス幅（書き込み期間Ｔ）が決まるパルスの双方を含む。パルス（Ａ）の場合は、書き込み開始期間Ｔｓは電位がＬｏｗからＨｉｇｈになる期間、つまり立ち上がり期間のことであり、書き込み終了期間Ｔｆとは電位がＨｉｇｈからＬｏｗになる期間、つまり立ち下がり期間のことである。パルス（Ｂ）の場合は、書き込み開始期間Ｔｓは電位がＨｉｇｈからＬｏｗになる期間、つまり立ち下がり期間のことであり、書き込み終了期間Ｔｆは電位がＬｏｗからＨｉｇｈになる期間、つまり立ち上がり期間のことである。

本発明は、複数の走査線と、走査線と交差する複数のソース線と、走査線およびソース線に接続された複数の画素を含む画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、複数のサンプリングパルスを生成する回路と、ビデオ信号が入力される少なくとも１本のビデオ信号線と、ソース線に接続され、サンプリングパルスに従ってソース線をビデオ信号線と導通させる複数のスイッチとを有する。

ソース線への書き込み期間の不足を解消するため、本発明に係るソース線駆動回路は、書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、隣り合うサンプリングパルスを重ねて生成する。

具体的には、本発明のソース線駆動回路は、サンプリングパルスの書き込み期間が、ビデオ信号が、当該サンプリングパルスによって書き込むべきビデオ信号に切り替わる前に開始され、ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了するように、サンプリングパルスを生成する。

本発明の他のソース線駆動回路は、サンプリングパルスの書き込み期間が、１段目のサンプリングパルスによって書き込むべきビデオ信号がビデオ信号線に入力されるよりも前に開始され、ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了するように、サンプリングパルスを生成する。

本発明の他のソース線駆動回路は、サンプリングパルスの書き込み期間が、ビデオ信号が、前段のサンプリングパルスによって書き込むべきビデオ信号である期間に開始され、ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了するように、サンプリングパルスを生成する。

また、本発明は、複数の走査線と、走査線と交差する複数のソース線と、走査線およびソース線に接続された複数の画素を有する画素部と、ビデオ信号が入力される少なくとも１本のビデオ信号線とを有するアクティブマトリクス型表示装置の駆動方法に関する。

本発明に係るアクティブマトリクス型表示装置の駆動方法は、スタートパルス信号およびクロック信号に従って、複数のサンプリングパルスを生成し、サンプリングパルスに従って、ビデオ信号線に入力されているビデオ信号をソース線に書き込み、ビデオ信号が書き込まれたソース線の電位を保持し、選択された走査線に接続された画素に、ソース線を介してビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含む駆動方法である。

上述したソース線に発生するノイズによる表示不良を解消するため、本発明の駆動方法は、書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、複数のサンプリングパルスを生成する。また、画素にビデオ信号を入力している期間は画素部を非表示状態とし、全ての画素のビデオ信号が確定した後、画素部を非表示状態から表示状態とする。また、サンプリングパルスの書き込み期間を、ビデオ信号線に入力されているビデオ信号が、当該サンプリングパルスによって書き込むべきビデオ信号に切り替わる前に開始させ、ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了する。

また、本発明の他の駆動方法では、サンプリングパルスの書き込み期間が、１段目のサンプリングパルスによって書き込むべきビデオ信号が、ビデオ信号線に入力されるよりも前に開始し、ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了するように、複数のサンプリングパルスを生成する。

また、本発明の他の駆動方法では、サンプリングパルスの書き込み期間が、ビデオ信号線に入力されているビデオ信号が、前段のサンプリングパルスによって書き込むべきビデオ信号である期間に開始し、ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了するように、複数のサンプリングパルスを生成する。

本発明に係るソース線駆動回路により隣り合うサンプリングパルスを重ねて生成することで、書き込むべきビデオ信号が入力されている期間のほぼ全てをソース線の書き込みに使うことができる。このように、最大限の時間をソース線の書き込みに使うことができるため、ソース線にビデオ信号を確実に書き込むことができる。

また、本発明のソース線駆動回路および駆動方法を採用することにより、クロックの半周期分より短いサンプリングパルスを生成する必要はない。本発明のソース線駆動回路は、表示品位を低下することなく、高速で動作するトランジスタを用いなくとも、クロック信号の周波数に対応させてサンプリングパルスを生成することができる。このように、本発明のソース線駆動回路および駆動方法は、表示装置の高解像度化に非常に適している。

また、本発明に係るソース線駆動回路でサンプリングパルスを生成することで、サンプリングパルスの書き込み終了期間が、後段のサンプリングパルスの書き込み開始期間に重ならないため、ソース線にノイズが発生することを回避することができる。

また、本発明に係るアクティブマトリクス型表示装置の駆動方法は、サンプリングパルスの書き込み期間において別の段のソース線に対応するビデオ信号がソース線に書き込まれても、全ての画素のビデオ信号が確定した後、表示期間が開始されるため、クロストーク（ゴースト）などの表示不良が発生することはない。

以下、本発明のサンプリングパルスの生成方法を説明する。本発明では、図１、図６に示すように、書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、隣り合うサンプリングパルスを重ねて生成することで、サンプリングパルスの書き込み期間を長くする。

図１、図６は本発明のソース線駆動回路の入力信号と出力信号のタイミングチャートである。ソース線駆動回路の詳細は実施例で説明する。図１、図６のＣＫなどの符号は、図２０、図２１と共通であるため、図２０、図２１の説明を援用する。

図１、図６において、２番目のサンプリングパルス（ｓａｍ＿２）に注目して、本発明を説明する。サンプリングパルス（ｓａｍ＿２）の書き込み期間Ｔ＿２は、次段のサンプリングパルス（ｓａｍ＿３）の書き込み期間Ｔ＿３が開始した後に終了している。このようにすることで、隣り合うサンプリングパルス（ｓａｍ＿２）とサンプリングパルス（ｓａｍ＿３）を重ねている。

また、サンプリングパルス（ｓａｍ＿２）の書き込み期間Ｔ＿２は、ビデオ信号（ＶＩＤＥＯ）がビデオ信号（ＶＩＤＥＯ＿１）から（ＶＩＤＥＯ＿２）に切り替わる前に開始し、ビデオ信号（ＶＩＤＥＯ）がビデオ信号（ＶＩＤＥＯ＿２）から（ＶＩＤＥＯ＿３）に切り替わる前に終了している。

このように、サンプリングパルス（ｓａｍ＿２）を隣り合うサンプリングパルス（ｓａｍ＿１）と（ｓａｍ＿３）と重ねることで、ビデオ信号線に書き込むべきビデオ信号（ＶＩＤＥＯ＿２）が入力されているほぼ全ての期間、サンプリングパルス（ｓａｍ＿２）によってビデオ信号（ＶＩＤＥＯ＿２）をソース線に書き込むことができる。すなわち、本発明により、ソース線の書き込み期間を最大にすることができる。

図１は、全てのサンプリングパルス（ｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．）の書き込み期間Ｔを、１段目のサンプリングパルス（ｓａｍ＿１）によって書き込むべきビデオ信号（ＶＩＤＥＯ＿１）がビデオ信号線に入力するよりも前に開始した例を示している。

図６は、サンプリングパルス（ｓａｍ＿２）の書き込み期間Ｔ＿２を、前段のサンプリングパルス（ｓａｍ＿１）によって書き込むべきビデオ信号（ＶＩＤＥＯ＿１）がビデオ信号線に入力されている期間に開始するようにした例を示している。

本発明の方法でサンプリングパルスを発生させると、サンプリングパルス（ｓａｍ＿２）によって、ソース線の電位が確定される前に、前段のサンプリングパルス（ｓａｍ＿１）によって別のソース線に書き込むべきビデオ信号（ＶＩＤＥＯ＿１）がソース線に書き込まれる。従って、本発明の方法でサンプリングパルスを生成する場合、アクティブマトリクス型表示装置を駆動するには、画素部にビデオ信号を入力している期間は画素部を非表示状態とし、全ての画素のビデオ信号が確定した後、前記画素部を非表示状態から表示状態とする。これにより、書き込み期間Ｔに、サンプリングパルス（ｓａｍ）によってソース線に書き込むべきでないビデオ信号を書き込む期間があっても、表示に悪影響を与えることがない。

以下、図面を参照しながら、各実施例において、サンプリングパルスのパルス幅を広げ、書き込み期間を長くするためのソース線駆動回路の具体的な構成および、アクティブマトリクス型表示装置の駆動方法を説明する。

ただし、本発明は多くの異なる態様で実施することが可能であり、本発明の趣旨およびその範囲から逸脱することなく、その形態および詳細を様々に変更し得ることは当業者であれば容易に理解される。従って本発明は、本実施例の記載内容に限定して解釈されるものではない。なお、異なる図面間において共通の符号は同じ構成要素を示すものであり、繰り返しの説明を省略している。

まず、図面を用いて、本発明のアクティブマトリクス型表示装置の構成について説明する。

図１５は、本発明のアクティブマトリクス型表示装置の構成例を示すブロック図である。本発明のアクティブマトリクス型表示装置は、画素部１０、ソース線駆動回路１１、走査線駆動回路１２、ソース線駆動回路１１に接続された複数のソース線１３、および走査線駆動回路１２に接続された複数の走査線１４を有する。アクティブマトリクス型表示装置の構成は、他の実施例でも共通とする。

複数のソース線１３は列方向に配列され、複数の走査線１４はソース線１３と交差して行方向に配列されている。画素部１０には、ソース線１３および走査線１４がつくる行列に対応して、複数の画素１５が行列状に配列されている。画素１５は、走査線１４およびソース線１３に接続されている。画素１５はスイッチング素子および表示素子を含む。スイッチング素子は、走査線１４に入力される信号に従って、画素が選択か非選択かを制御する。表示素子はソース線１３から入力されるビデオ信号によって階調が制御される。

図１６および図１７を用いて、画素１５の構成例を説明する。本発明をアクティブマトリクス型液晶表示装置に適用した場合の、画素１５の構成例を図１６に示す。画素１５は、スイッチング素子としてスイッチングトランジスタ２１を有し、表示素子として液晶素子２２を有する。スイッチングトランジスタ２１はゲートが走査線１４に接続され、ソースまたはドレインの一方がソース線１３に接続され、他方が液晶素子２２に接続されている。

液晶素子２２は画素電極と対向電極と液晶を含む、画素電極と対向電極がつくる電界により、液晶の配向が制御される。液晶は、アクティブマトリクス型液晶表示装置の２枚の基板の間に封入されている。コンデンサ２３は、液晶素子２２の画素電極の電位を保持するための素子であり、液晶素子２２の画素電極に接続されている。

本発明をアクティブマトリクス型エレクトロルミネッセンス表示装置に適用した場合の、画素１５の構成例を図１７に示す。画素１５は、スイッチング素子としてスイッチングトランジスタ３１を有し、表示素子として発光素子３２を有する。さらに、画素１５は、スイッチングトランジスタ３１にゲートが接続された駆動用トランジスタ３３を有する。発光素子３２は、一対の電極と、一対の電極に挟まれた発光材料を有する。

以下、図２を用いて、本発明のソース線駆動回路の具体的な構成を説明する。図２は、本実施例のソース線駆動回路のブロック図である。図２には、ソース線の本数がｎ本であるソース線駆動回路を示す。１番目、２番目、３番目、．．．、ｎ番目のソース線をそれぞれ、Ｘ＿１、Ｘ＿２、Ｘ＿３、．．．、Ｘ＿ｎで示している。なお、本明細書および図面において、配線、回路および信号などに、＿１、＿２、＿３、．．．、＿ｎを付すことで、１番目、２番目３番目、．．．ｎ番目の順序を表すこととする。

ソース線駆動回路は、複数段のフリップフロップ（ＦＦ）２００が接続されたシフトレジスタ２０１、ｎ個のスイッチ（ＳＷ）２０３、クロック信号（ＣＫ）が入力されるクロック信号線２０４、反転クロック信号（ＣＫＢ）が入力される反転クロック信号線２０５、ビデオ信号（ＶＩＤＥＯ）が入力されるビデオ信号線２０６を有する。クロック信号（ＣＫＢ）は、クロック信号（ＣＫ）を反転した反転クロック信号である。

本実施例ではシフトレジスタ２０１はｎ段（ｎは２以上の整数）のフリップフロップ２００を有する。クロック信号（ＣＫ）および反転クロック信号（ＣＫＢ）の入力が交互に入れ替わるように、各段のフリップフロップ２００はクロック信号線２０４および反転クロック信号線２０５に接続されている。

スイッチ２０３は、各ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３、．．．、Ｘ＿ｎとビデオ信号線２０６を導通するための回路であり、ソース線ごとに設けられている。ｎ個のフリップフロップ２００はそれぞれサンプリングパルス（ｓａｍ）を生成し、出力する。サンプリングパルス（ｓａｍ）はスイッチ２０３に入力される。スイッチ２０３はサンプリングパルス（ｓａｍ）に従ってオン、オフが制御される。スイッチ２０３がオン状態になると、ソース線とビデオ信号線２０６が導通され、ソース線にビデオ信号（ＶＩＤＥＯ）が入力される。

図３は、フリップフロップ２００の回路図である。ｉｎはフリップフロップ２００の入力部、ｏｕｔは出力部である。出力部ｏｕｔは、次段のフリップフロップ２００の入力部ｉｎに接続され、１段目のフリップフロップ２００の入力部ｉｎにはスタートパルス（ＳＰ）が入力される。ｃｌｋ１、ｃｌｋ２はクロック入力部である。クロック入力部ｃｌｋ１、ｃｌｋ２は一方がクロック信号線２０４に、他方が反転クロック信号線２０５に接続される。図２のシフトレジスタ２０１の構成例では、奇数段目のクロック入力部ｃｌｋ１はクロック信号線２０４に接続され、偶数段目のクロック入力部ｃｌｋ２は反転クロック信号線２０５に接続されている。

フリップフロップ２００は、直列に接続されたＰ型トランジスタ２５０、第１のＮ型トランジスタ２５１および第２のＮ型トランジスタ２５２、インバータ２５３、ならびにクロックドインバータ２５４を有する。

Ｐ型トランジスタ２５０のソースは高電源電位Ｖｄｄに接続され、第２のＮ型トランジスタ２５２のソースは低電源電位Ｖｓｓに接続されている。Ｐ型トランジスタ２５０と第１のＮ型トランジスタ２５１のゲートは、フリップフロップ２００の入力部ｉｎに接続され、第２のＮ型トランジスタ２５２のゲートはクロック入力部ｃｌｋ１に接続されている。すなわち、これら３つのトランジスタ２５０〜２５２で構成される回路は、２つのＰ型トランジスタと２つのＮ型トランジスタとでなるクロックドインバータから、Ｖｄｄに接続され、クロック信号で制御されるＰ型トランジスタを除いた回路に相当する。

インバータ２５３は、入力がＰ型トランジスタ２５０のドレインおよび第１のＮ型トランジスタ２５１のドレインに接続され、出力がフリップフロップ２００の出力部ｏｕｔに接続されている。クロックドインバータ２５４は、入力がインバータ２５３の出力に接続され、出力がインバータ２５３の入力、ならびにＰ型トランジスタ２５０のドレインおよび第１のＮ型トランジスタ２５１のドレインに接続されている。

クロックドインバータ２５４はノードＳａの電位を保持する手段である。クロックドインバータ２５４はクロック入力部ｃｌｋ１、ｃｌｋ２に接続されており、クロック入力部ｃｌｋ２から入力されるクロック信号に同期して、インバータとして機能する。なお、クロックドインバータ２５４の代わりに、ノードＳａに保持容量を接続し、ノードＳａの電位を保持するようにすることもできる。

図２に示すソース線駆動回路において、サンプリングパルス（ｓａｍ）はフリップフロップ２００のノードＳａまたはノードＳｂから出力される。ノードＳｂの出力はノードＳａの出力を反転した関係にある。

図１は、図２に示すソース線駆動回路の入力信号および出力信号のタイミングチャートである。なお、図１は、フリップフロップ２００のノードＳａからサンプリングパルス（ｓａｍ）が出力され、かつ、スイッチ２０３が、サンプリングパルス（ｓａｍ）がＨｉｇｈレベルのときソース線とビデオ信号線２０６を導通させ、Ｌｏｗレベルのときそれらを非導通とする構成であるときのタイミングチャートである。

スタートパルス（ＳＰ）がＨｉｇｈからＬｏｗになると、スタートパルス（ＳＰ）がＬｏｗの間は１段目のフリップフロップ２００＿１のＰ型トランジスタ２５０がオンとなり、フリップフロップ２００の各段の入力部（ｉｎ）にＬｏｗレベルの信号が転送される。また、各段のフリップフロップ２００のノードＳａはＬｏｗからＨｉｇｈとなり、サンプリングパルスｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．ｓａｍ＿ｎが生成され、出力される。すなわち、サンプリングパルスｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．、ｓａｍ＿ｎの書き込み開始期間Ｔｓがスタートパルス（ＳＰ）に同期している。

つまり、サンプリングパルス（ｓａｍ）の書き込み期間Ｔが、書き込むべきビデオ信号に切り替わる前に開始するように、サンプリングパルス（ｓａｍ）が生成されている。図１の例では、ビデオ信号（ＶＩＤＥＯ＿１）に切り替わる前に、各サンプリングパルス（ｓａｍ）の書き込み期間Ｔが開始している。

スタートパルス（ＳＰ）がＬｏｗからＨｉｇｈになると、クロック信号（ＣＫ）の１／２周期の間（Ｌｏｗレベルの期間）、第１段目のフリップフロップ２００＿１のノードＳａの電位はＨｉｇｈに保持される。クロック信号（ＣＫ）が立ち上がると、第１段目のフリップフロップ２００＿１のノードＳａの電位はＬｏｗになり、ノードＳｂの電位はＨｉｇｈになる。

従って、２段目以降のフリップフロップ２００では、クロック信号（ＣＫ、ＣＫＢ）の１／２周期遅れて、ノードＳａの電位がＨｉｇｈからＬｏｗに順々に変わり、ノードＳｂの電位がＬｏｗからＨｉｇｈからに順々に変わる。

従って、サンプリングパルスｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．ｓａｍ＿ｎは、図１に示すように、書き込み期間Ｔ＿１、Ｔ＿２、Ｔ＿３、．．．、Ｔ＿ｎがクロック信号（ＣＫ、ＣＫＢ）に従って半周期ずつ遅れて終了することとなる。その結果、図２のソース線駆動回路により、サンプリングパルス（ｓａｍ）の書き込み期間Ｔ（パルス幅）は、クロック信号（ＣＫ、ＣＫＢ）の１周期よりも長くなる。

ビデオ信号線２０６には、ソース線の配列に対応して、ビデオ信号（ＶＩＤＥＯ）が入力されている。図１のビデオ信号（ＶＩＤＥＯ）の１、２、３の数字は、ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３に書き込まれるべき信号であることを示している。サンプリングパルス（ｓａｍ）の書き込み開始期間および書き込み終了期間は、フリップフロップ２００の内部遅延などにより、クロック信号（ＣＫ、ＣＫＢ）から遅延する。サンプリングパルス（ｓａｍ）の遅延を考慮して、ビデオ信号線２０６にビデオ信号（ＶＩＤＥＯ）が入力される。

各スイッチ２０３＿１、２０３＿２、２０３＿３、．．．、２０３＿ｎに、それぞれ、サンプリングパルスｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．、ｓａｍ＿ｎが入力されると、スイッチ２０３＿１、２０３＿２、２０３＿３、．．．、２０３＿ｎがオンとなり、ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３、．．．、Ｘ＿ｎへビデオ信号（ＶＩＤＥＯ）の書き込みが開始される。

サンプリングパルス（ｓａｍ＿１、ｓａｍ＿２、ｓａｍ＿３、．．．、ｓａｍ＿ｎ）の書き込み期間（Ｔ＿１、Ｔ＿２、Ｔ＿３、．．．、Ｔ＿ｎ）が、クロック信号（ＣＫ、ＣＫＢ）の１／２周期遅れて終了するため、クロック信号（ＣＫ、ＣＫＢ）の１／２周期ずつ遅れて、各スイッチ２０３＿１、２０３＿２、２０３＿３、．．．、２０３＿ｎが順次オフになり、ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３、．．．、Ｘ＿ｎの電位が確定する。この期間に選択された走査線に接続された画素に、ソース線Ｘ＿１、Ｘ＿２、Ｘ＿３、．．．、Ｘ＿ｎを介して、ビデオ信号（ＶＩＤＥＯ）が書き込まれる。

例えば、サンプリングパルス（ｓａｍ＿２）によって、ソース線Ｘ＿２への書き込みが開始されると、まず、ビデオ信号（ＶＩＤＥＯ＿１）を書き込み、期間Ｔａ＿２でビデオ信号（ＶＩＤＥＯ＿２）を書き込み、ソース線Ｘ＿２の電位はビデオ信号（ＶＩＤＥＯ＿２）の電位に確定される。つまり、期間Ｔａは、サンプリングパルス（ｓａｍ）によって、ソース線に書き込むべきビデオ信号（ＶＩＤＥＯ）を書き込む期間を表している。

ビデオ信号（ＶＩＤＥＯ）の切り替わりの最小期間はクロック信号（ＣＫ、ＣＫＢ）の半周期になる。サンプリングパルス（ｓａｍ）の書き込み終了期間Ｔｆをビデオ信号（ＶＩＤＥＯ）の切り替えの直前にすることで、ソース線Ｘ＿２にビデオ信号（ＶＩＤＥＯ＿２）を書き込む期間Ｔａ＿２を、ビデオ信号（ＶＩＤＥＯ＿２）が入力されている期間とほぼ等しくできる。言い換えると、期間Ｔａ＿２をクロック信号（ＣＫ、ＣＫＢ）の半周期とほぼ等しくすることができる。このように、本実施例では、クロック信号（ＣＫ、ＣＫＢ）の半周期という最大の時間をビデオ信号（ＶＩＤＥＯ）の書き込みに使えるため、ビデオ信号（ＶＩＤＥＯ）をソース線に確実に書き込むことができる。

また、サンプリングパルスの幅（書き込み期間Ｔ）は、クロック信号（ＣＫ、ＣＫＢ）の１周期より長いため、本実施例のソース線駆動回路は、サンプリングパルスを生成できるビデオ信号の周波数範囲が広い。

また、隣り合うサンプリングパルス（ｓａｍ）で、書き込み開始期間Ｔｓと書き込み終了期間Ｔｆが重ならないため、ソース線でのノイズの発生をなくすことができる。

なお、図１のタイミングチャートが示すように、サンプリングパルス（ｓａｍ）の書き込み期間Ｔは、書き込むべきビデオ信号を書き込む期間Ｔａよりも長く、ソース線には前の列に書き込むべきビデオ信号も書き込まれる。そのため、図２のソース線駆動回路を有する表示装置を動作させる場合、画素部の画素にビデオ信号を書き込む期間（以下、「アドレス蓄積期間」という）は、画素部１０を非表示状態とし、アドレス蓄積期間の後、画素部１０を表示状態とし、書き込まれたビデオ信号データに従って、各画素で階調を表示する。

図１８（Ａ）を用いて、本発明のアクティブマトリクス型表示装置の駆動方法を説明する。図１８（Ａ）は走査線の走査と、画素部１０の表示期間とアドレス蓄積期間の関係を示す図である。図１８（Ａ）に示すように、アドレス蓄積期間τは非表示期間Ｔｎｄに含まれる。非表示期間Ｔｎｄにおいて、ｍ本の走査線Ｙ＿１〜走査線Ｙ＿ｍを順次選択し、ソース線Ｘ＿１、Ｘ＿２、．．．、Ｘ＿ｎを介して、画素１５にビデオ信号（ＶＩＤＥＯ）を書き込む。アドレス蓄積期間τの経過後、表示期間Ｔｄｉｓが開始される。

図１８（Ｂ）は、フィールドシーケンシャル方式で表示を行う場合の走査線の走査と、画素部１０の表示期間とアドレス蓄積期間の関係を示す図である。１フレーム期間において、表示期間が赤色の画像を表示する表示期間Ｔｄｉｓ＿Ｒ、緑色の画像を表示する表示期間Ｔｄｉｓ＿Ｇ、青色の画像を表示する表示期間Ｔｄｉｓ＿Ｂに３分割されている。各表示期間Ｔｄｉｓ＿Ｒ、Ｔｄｉｓ＿Ｇ、Ｔｄｉｓ＿Ｂの前の非表示期間Ｔｎｄにおいて、画素１５にデータが蓄積される。フィールドシーケンシャル方式では、ビデオ信号（ＶＩＤＥＯ）の周波数が高くなるが、図２のソース線駆動回路を用いることで、ビデオ信号（ＶＩＤＥＯ）の周波数に追従して、サンプリングパルス（ｓａｍ）を生成でき、またソース線への書き込み期間Ｔａを確保することができる。

図１８（Ａ）や図１８（Ｂ）のように、１フレームに、非表示期間Ｔｎｄと表示期間Ｔｄｉｓを有するようにするには、液晶表示装置の場合、非表示期間Ｔｎｄではバックライトを非点灯とし、表示期間Ｔｄｉｓにバックライトを点灯させればよい。また、エレクトロルミネッセンス表示装置の場合、発光素子３２（図１７参照）を非表示期間Ｔｎｄでは非点灯状態とし、表示期間Ｔｄｉｓに点灯状態とすればよい。発光素子３２の非点灯状態と点灯状態を制御するには、例えば、発光素子３２の両電極の電圧を制御することで可能である。

本発明のソース線駆動回路では、アドレス蓄積期間τにおいて、別の段のソース線に対応するビデオ信号がソース線に書き込まれるが、図１８に示すように全てのソース線の電位が確定した後、表示期間Ｔｄｉｓが開始されるため、クロストーク（ゴースト）などの表示不良が発生することはない。

図２のソース線駆動回路では、フリップフロップ２００から出力をスイッチ２０３に接続しているが、図４に示すようにフリップフロップ２００の出力をバッファ（Ｂｕｆｆ）２０９に接続し、バッファ２０９を介して、サンプリングパルス（ｓａｍ）をスイッチ２０３に入力することもできる。この場合のバッファ２０９の等価回路図を図５に示す。例えば、バッファ２０９は偶数個の直列接続されたインバータ２１０で構成することができる。図５には直列接続された２個のインバータ２１０で構成した例を示す。

図１のタイミングチャートではフリップフロップ２００のノードＳａからサンプリングパルス（ｓａｍ）を出力する例を説明したが、フリップフロップ２００のノードＳｂからサンプリングパルス（ｓａｍ）を出力することもできる。この場合、図２や図４のソース線駆動回路において、スイッチ２０３をサンプリングパルス（ｓａｍ）がＬｏｗのときオンし、Ｈｉｇｈのときオフするように構成すればよい。あるいはスイッチ２０３に、サンプリングパルス（ｓａｍ）がＨｉｇｈのときオンし、Ｌｏｗのときオフするスイッチを用いる場合、図４のようにバッファ２０９を設け、バッファ２０９でフリップフロップ２００のノードＳｂからの出力を反転して、スイッチ２０３に入力するようにすることもできる。この場合、バッファ２０９を奇数個の直列接続されたインバータで構成すればよい。

このように、図２のソース線駆動回路において、サンプリングパルス（ｓａｍ）はフリップフロップのノードＳａまたはノードＳｂから出力することが可能であり、フリップフロップ２００の出力にあわせて、スイッチ２０３やバッファ２０９の論理を決定することができ、また、他の論理回路を追加すればよい。

本実施例は、実施例１と異なる構成のソース線駆動回路を説明する。本実施例では、パルスの幅がクロック信号の半周期より長く、クロックの１周期より短いサンプリングパルスを生成するソース線駆動回路の構成を説明する。

図７は、本実施例のソース線駆動回路のブロック図である。ソース線駆動回路は、２相のシフトレジスタ４０１、４０２、ｎ個のスイッチ（ＳＷ）４０３、スイッチ４０３に接続されたｎ個のバッファ（Ｂｕｆｆ）４０４、シフトレジスタ４０１から出力されるパルスまたはシフトレジスタ４０２から出力されるパルスの論理演算を行うｎ個の論理回路４０５を有する。さらにソース線駆動回路は、クロック信号（ＣＫ１）が入力されるクロック信号線４０６、反転クロック信号（ＣＫＢ１）が入力される反転クロック信号線４０７、クロック信号（ＣＫ２）が入力されるクロック信号線４０８、反転クロック信号（ＣＫＢ２）が入力される反転クロック信号線４０９、ビデオ信号（ＶＩＤＥＯ）が入力されるビデオ信号線４１０を有する。クロック信号（ＣＫＢ１）は、クロック信号（ＣＫ１）を反転した反転クロック信号であり、クロック信号（ＣＫＢ２）は、クロック信号（ＣＫ２）を反転した反転クロック信号である。

シフトレジスタ４０１、４０２は複数のフリップフロップ４００を有する。シフトレジスタ４０１、４０２のフリップフロップ４００は同じ構成の回路である。シフトレジスタ４０１においては、クロック信号（ＣＫ１）および反転クロック信号（ＣＫＢ１）の入力が交互に入れ替わるように、各段のフリップフロップ４００はクロック信号線４０６および反転クロック信号線４０７に接続されている。シフトレジスタ４０２においては、クロック信号（ＣＫ２）および反転クロック信号（ＣＫＢ２）の入力が交互に入れ替わるように、各段のフリップフロップ４００はクロック信号線４０８および反転クロック信号線４０９に接続されている。

スイッチ４０３は、ソース線とビデオ信号線４１０を導通するための回路であり、ソース線ごとに設けられている。スイッチ４０３のサンプリングパルスの入力部にはバッファ４０４が接続され、スイッチ４０３はサンプリングパルス（ｓａｍ）に従ってオン、オフが制御される。スイッチ２０３がオン状態になると、ソース線とビデオ信号線４１０が導通され、ソース線にビデオ信号（ＶＩＤＥＯ）が入力される。シフトレジスタ４０１と４０２とでスタートパルス（ＳＰ）は共通である。

図８は、フリップフロップ４００の回路図である。フリップフロップ４００は、図３のフリップフロップ２００と同じ構成の回路である。図８において、４５０はＰ型トランジスタであり、４５１は第１のＮ型トランジスタであり、４５２は第２のＮ型トランジスタであり、４５３はインバータであり、４５４はクロックドインバータである。もちろん、フリップフロップ２００と同様に、クロックドインバータ４５４の代わりに、ノードＳａに保持容量を接続し、ノードＳａの電位を保持するようにすることもできる。シフトレジスタ４０１、４０２共に出力部ｏｕｔは、次段のフリップフロップ４００の入力部ｉｎに接続され、１段目のフリップフロップ４００の入力部ｉｎにはスタートパルス（ＳＰ）が入力される。

シフトレジスタ４０１において、奇数段目のフリップフロップ４００のクロック入力部ｃｌｋ１はクロック信号（ＣＫ１）が入力され、偶数段目のフリップフロップのクロック入力部ｃｌｋ１はクロック信号（ＣＫＢ１）が入力される。シフトレジスタ４０２において、奇数段目のフリップフロップ４００のクロック入力部ｃｌｋ１にはクロック信号（ＣＫ２）が入力され、偶数段目のフリップフロップ４００のクロック入力部ｃｌｋ１にはクロック信号（ＣＫＢ２）が入力される。

論理回路４０５には隣り合う２つのフリップフロップ４００の出力が接続されている。論理回路４０５では、入力された２つのパルスの論理演算を行う。論理回路４０５に入力されるパルスは、フリップフロップ４００のノードＳａまたはノードＳｂのいずれか一方から取り出される。論理回路４０５の演算結果はサンプリングパルス（ｓａｍ）として、バッファ４０４を通してスイッチ４０３に入力される。

シフトレジスタ４０１では、１段目から、２段ずつフリップフロップ４００が同じ論理回路４０５に接続され、シフトレジスタ４０２では、２段目から、２段ずつフリップフロップ４００が同じ論理回路４０５に接続されている。つまり、２ｋ−１番目の論理回路４０５には、シフトレジスタ４０１の２ｋ−１段目と２ｋ段目のフリップフロップ４００の出力が接続され、２ｋ段目の論理回路４０５には、シフトレジスタ４０２の２ｋ段目と２ｋ＋１段目のフリップフロップ４００の出力が接続されている。

また、シフトレジスタ４０１に接続された論理回路４０５は奇数段目のスイッチ４０３に接続され、シフトレジスタ４０２に接続された論理回路４０５は偶数段目のスイッチ４０３に接続される。

図６は、図７のソース線駆動回路の入力信号および出力信号のタイミングチャートである。図６のタイミングチャートは、論理回路４０５にＮＡＮＤ回路を用い、バッファ４０４に入力した信号を反転して出力するバッファを用い、スイッチ４０３にサンプリングパルス（ｓａｍ）がＨｉｇｈのときオンになるスイッチを用いたソース線駆動回路の場合のタイミングチャートである。この場合のバッファ４０４の回路図を図９に示し、スイッチ４０３の回路図を図１０に示す。

図９に示すように、バッファ４０４は直列接続された奇数段のインバータ４５５でなる。図９ではインバータ４５５を３段直列接続した例を示す。図１０に示すように、スイッチ４０３は、インバータ４５８とアナログスイッチ４５９で構成される。

シフトレジスタ４０１、４０２の動作は実施例１のシフトレジスタ２０１と同じである。すなわち、フリップフロップ４００のノードＳａの電位の変化は、実施例１の図１に示されるサンプリングパルス（ｓａｍ）と同様である。

各段の論理回路４０５には、隣り合う２段のフリップフロップの出力が接続されているが、図６のタイミングチャートは、前段のフリップフロップからは、ノードＳｂからパルスが取り出され、後段のフリップフロップ４００からはノードＳａからパルスが取り出される場合を示している。論理回路４０５において、入力された２つのパルスのＮＡＮＤがとられて、サンプリングパルス（ｓａｍ）としてバッファ４０４に入力され、バッファ４０４で反転された後、スイッチ４０３に入力される。

本実施例では、実施例１と異なり、クロック信号（ＣＫ１）のデューティー比を５０％ではなく、クロック信号（ＣＫ１、ＣＫ２）ではＨｉｇｈとなる期間（以下、「Ｈｉｇｈ期間」という。）またはＬｏｗとなる期間（以下、「Ｌｏｗ期間」という。）の一方を１／２周期よりも長くする。また、クロック信号（ＣＫ１）とクロック信号（ＣＫ２）は位相をずらして入力されている。

クロック信号（ＣＫ１、ＣＫＢ１、ＣＫ２、ＣＫＢ２）は、デューティー比が５０％（パルス幅が１／２周期）の基準クロック信号を変調させて生成することができる。クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間およびＬｏｗ期間を図６のように変調させてソース線駆動回路に入力し、論理回路４０５でフリップフロップ４００から出力されるパルスのＮＡＮＤをとることで、クロック信号（ＣＫ１、ＣＫ２）のＬｏｗ期間またはＨｉｇｈ期間の長い方（パルス幅が長い方）と同じパルス幅のサンプリングパルス（ｓａｍ）を取り出すことができる。この結果サンプリングパルス（ｓａｍ）の書き込み期間Ｔはクロック信号（ＣＫ１、ＣＫ２）の１／２周期よりも長く、１周期よりも短くなる。

従って、奇数段目の論理回路４０５では、クロック信号（ＣＫ１）に同期させて、第１のクロック信号のＬｏｗ期間と同じパルス幅のパルスが奇数段目のサンプリングパルス（ｓａｍ）として生成される。また、偶数段目の論理回路４０５ではクロック信号（ＣＫ２）に同期させて、第２のクロック信号のＨｉｇｈ期間と同じパルス幅のパルスが偶数段目のサンプリングパルス（ｓａｍ）として生成される。

なお、論理回路４０５にＮＡＮＤ回路を用いたため、論理回路４０５から出力されるサンプリングパルス（ｓａｍ）の電位はＬｏｗレベルとなるため、バッファ４０４でサンプリングパルス（ｓａｍ）を反転し、スイッチ４０３に入力している。図６には、スイッチ４０３に入力されるサンプリングパルス（ｓａｍ）を示している。

シフトレジスタ４０１とシフトレジスタ４０２において、各段のフリップフロップ４００から出力されるパルスは、実施例１のサンプリングパルス（ｓａｍ）のように、パルス幅がクロック信号の１周期よりも長く、また、１段ずれるごとに、パルスの終了期間がクロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間の長い方と同じ期間ずつ遅れている。つまり、隣り合うフリップフロップ４００から出力されるパルスには、パルスが重ならない期間がある。そこで、本実施例のソース線駆動回路では、隣り合う２つのフリップフロップ４００から出力されるパルスを論理回路４０５で論理演算することで、２つのパルスが重ならない部分をサンプリングパルス（ｓａｍ）として取り出している。

本実施例のソース線駆動回路では、図６のタイミングチャートに示すように、スタートパルス（ＳＰ）、クロック信号（ＣＫ１、ＣＫ２）を入力することにより、フリップフロップ４００の出力から、クロック信号のＨｉｇｈ期間またはＬｏｗ期間の長い方と同じ幅のパルスをサンプリングパルスとして取り出すことができ、すべてのサンプリングパルス（ｓａｍ）の幅をクロック信号（ＣＫ１、ＣＫ２）の半周期より長く１周期より短くすることができる。

いうまでもないが、シフトレジスタ４０１、４０２および論理回路４０５のトランジスタ等の特性により、論理回路４０５から取り出されるサンプリングパルスの幅は、クロック信号のＨｉｇｈ期間またはＬｏｗ期間の長い方と同じ幅からずれが生ずるが、本発明はこのような場合も含む。上述したように、論理回路４０５では、隣り合う２つのフリップフロップ４００から出力されるパルスを論理演算することで、２つのパルスが重ならない部分をサンプリングパルス（ｓａｍ）として取り出しているため、サンプリングパルスのパルス幅を、クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間の長い方を基準に決定することができる。

また、本実施例のソース線駆動回路では、サンプリングパルス（ｓａｍ）をシフトレジスタ４０１とシフトレジスタ４０２から交互に取り出すことにより、後段の書き込み開始期間が前段の書き込み終了期間と重ならないように隣り合うサンプリングパルス（ｓａｍ）を重ねている。従って、サンプリングパルス（ｓａｍ）の重なりにより、ソース線にノイズが発生することをなくすことができる。

ビデオ信号線４１０には、ソース線の配列に対応して、ビデオ信号（ＶＩＤＥＯ）が入力されている。サンプリングパルス（ｓａｍ）の書き込み開始期間は、フリップフロップ４００の内部遅延などにより、クロック信号（ＣＫ１、ＣＫ２）から遅延する。サンプリングパルス（ｓａｍ）の遅延を考慮して、ビデオ信号線４１０にビデオ信号（ＶＩＤＥＯ）が入力される。

本実施例のソース線駆動回路でも、各段のサンプリングパルス（ｓａｍ）の書き込み期間は、ビデオ信号が書き込むべきビデオ信号に切り替わる前に開始している。ビデオ信号（ＶＩＤＥＯ）の切り替わりの最小期間はクロック信号（ＣＫ１、ＣＫ２）の１／２周期になる。本実施例でも、書き込むべきビデオ信号をソース線に書き込む期間Ｔａはクロック信号（ＣＫ１、ＣＫ２）の半周期となり、書き込むべきビデオ信号（ＶＩＤＥＯ）がビデオ信号線４１０に入力されている期間とほぼ同期させることができる。よって、最大限の時間をソース線にビデオ信号（ＶＩＤＥＯ）を書き込むに使うことができるため、ソース線にビデオ信号（ＶＩＤＥＯ）を確実に書き込むことができる。

本実施例でも、実施例１と同様、サンプリングパルス（ｓａｍ）の書き込み期間Ｔは、書き込むべきビデオ信号を書き込む期間Ｔａよりも長く、ソース線には前の列に書き込むべきビデオ信号も書き込まれる。そのため、本実施例のソース線駆動回路を有する表示装置も、実施例１と同様、図１８に示すように、アドレス蓄積期間τは、画素部１０を非表示状態とし、アドレス蓄積期間τの後、画素部１０を表示状態とし、書き込まれたデータに従って、各画素で階調を表示する。

図７のソース線駆動回路では論理回路４０５にＮＡＮＤ回路を用いたが、他の演算回路を用いることができる。論理回路４０５にＮＯＲ回路を用いることもできる。論理回路４０５がＮＯＲ回路の場合、前段のフリップフロップ４００からはノードＳａの出力が論理回路４０５に入力され、後段のフリップフロップ４００からはノードＳｂの出力が論理回路４０５に入力される。ＮＯＲ回路から出力されるサンプリングパルス（ｓａｍ）は、電位がＨｉｇｈであるため、バッファ４０４を省略するか、偶数段のインバータを直列接続した回路でバッファ４０４を構成し、入力された信号を反転しないようにすればよい。

図７のソース線駆動回路において、スイッチ４０３をサンプリングパルス（ｓａｍ）がＬｏｗのときオンする構成にすることもできる。論理回路４０５にＮＡＮＤ回路を用いる場合は、バッファ４０４を省略するか、インバータを偶数段直列接続した回路でバッファ４０４を構成し、入力された信号を反転せずに出力させる。また、論理回路４０５にＮＯＲ回路を用いる場合は、奇数段のインバータを直列接続した回路でバッファ４０４を構成し、入力された信号を反転して、出力すればよい。

このように、図７のソース線駆動回路では、フリップフロップ４００から論理回路４０５に入力されるパルスにあわせて、スイッチ４０３、バッファ４０４および論理回路４０５の論理を決定すればよい。

実施例１では、ビデオ信号線を１系統としたソース線駆動回路（図２参照）を説明した。本実施例では、実施例１のソース線駆動回路において、ビデオ信号線をｋ系統（ｋは２以上の整数）とする例を説明する。

図１２に、本実施例のソース線駆動回路のブロック回路図を示す。図１２では、ビデオ信号を２系統（ｋ＝２）に分割した例を示す。図１１に、図１２のソース線駆動回路のタイミングチャートを示す。

以下、実施例１からの変更点を説明する。図１２に示すように、本実施例のソース線駆動回路は、２系統に分割した一方のビデオ信号（ＶＩＤＥＯ＿Ａ）を入力するビデオ信号線２６１と、他方のビデオ信号（ＶＩＤＥＯ＿Ｂ）を入力するビデオ信号線２６２を有する。ビデオ信号（ＶＩＤＥＯ＿Ａ）は、１段目から２つおきに配列されたビデオ信号（ＶＩＤＥＯ＿１、３、５、．．．）でなり、ビデオ信号（ＶＩＤＥＯ＿Ｂ）は、２段目から２つおき配列されたビデオ信号（ＶＩＤＥＯ＿２、４、６、．．．）でなる。ビデオ信号（ＶＩＤＥＯ＿Ａ、ＶＩＤＥＯ＿Ｂ）の切り替わりは、クロック信号（ＣＫ、ＣＫＢ）の半周期となっている。

１つのフリップフロップ２００の出力には２個のスイッチ２０３が接続される。同じフリップフロップ２００の出力が接続されている２個のスイッチ２０３は互いに異なるビデオ信号線２６１、２６２が接続される。

図１１に示すように、シフトレジスタ２０１で生成されるサンプリングパルス（ｓａｍ）は実施例１と同様である。本実施例では、１段目のサンプリングパルス（ｓａｍ＿１）により、隣り合う２つのソース線Ｘ＿１、Ｘ＿２の書き込みが制御され、第２段目のサンプリングパルス（ｓａｍ＿２）により、隣り合う２つのソース線Ｘ＿３、Ｘ＿４の書き込みが制御され、第ｎ段目のサンプリングパルス（ｓａｍ＿ｎ）により、隣り合う２つのソース線Ｘ＿２ｎ−１、Ｘ＿２ｎの書き込みが制御される。

従って、ビデオ信号線を２系統とすることで、ソース線への書き込み期間Ｔａを短くすることなく、ソース線の本数を２倍にすること、すなわち水平方向の画素数を２倍にすることができる。

ビデオ信号をｋ分割し、ビデオ信号線をｋ系統（ビデオ信号線の本数をｋ本）とするには、ｉ番目（ｉは１以上ｋ以下の整数）のビデオ信号線には、ｉ番目からｋ番目おきに配列されたビデオ信号が入力される。例えば、１番目のビデオ信号線には、ＶＩＤＥＯ＿１、ＶＩＤＥＯ＿１＋ｋ、ＶＩＤＥＯ＿１＋２ｋの順にビデオ信号が入力される。

１つのフリップフロップ２００の出力にはｋ個のスイッチ２０３が接続される。同じフリップフロップ２００の出力が接続されているｋ個のスイッチ２０３、換言すると、同じサンプリングパルス（ｓａｍ）によって制御されるｋ個のスイッチ２０３は互いに異なるビデオ信号線に接続される。また、図４のソース線駆動回路と同様に、図１２のソース線駆動回路においても、フリップフロップ２００の出力をバッファ（Ｂｕｆｆ）２０９に接続し、バッファ２０９を介して、サンプリングパルス（ｓａｍ）をスイッチ２０３に入力することもできる。

ビデオ信号線をｋ系統とすることで、ソース線の書き込み期間Ｔａを短くすることなく、ソース線の本数をｋ倍にして、水平方向の画素数をｋ倍にすることができる。

実施例２では、ソース線駆動回路（図７参照）では、ビデオ信号線を１系統とした例を説明した。本実施例では、実施例２のソース線駆動回路において、ビデオ信号線をｋ系統（ｋは２以上の整数）とする例を説明する。

図１４に、本実施例のソース線駆動回路のブロック回路図を示す。図１４では、ビデオ信号を２系統（ｋ＝２）に分割した例を示す。図１３に、図１４のソース線駆動回路のタイミングチャートを示す。

以下、実施例２からの変更点を説明する。図１４に示すように、２系統に分割した一方のビデオ信号（ＶＩＤＥＯ＿Ａ）を入力するビデオ信号線４６１と、他方のビデオ信号（ＶＩＤＥＯ＿Ｂ）を入力するビデオ信号線４６２を有する。ビデオ信号（ＶＩＤＥＯ＿Ａ）は、１段目から２つおきに配列されたビデオ信号（ＶＩＤＥＯ＿１、３、５、．．．）でなり、ビデオ信号（ＶＩＤＥＯ＿Ｂ）は、２段目から２つおき配列されたビデオ信号（ＶＩＤＥＯ＿２、４、６、．．．）でなる。また、ビデオ信号（ＶＩＤＥＯ＿Ａ、ＶＩＤＥＯ＿Ｂ）の切り替わりは、実施例３と同じ、クロック信号（ＣＫ、ＣＫＢ）の半周期となっている。

また、論理回路４０５の出力にはバッファ４０４が接続されているが、本実施例では、１つの論理回路４０５（バッファ４０４）の出力には２個のスイッチ４０３が接続される。同じ論理回路４０５（バッファ４０４）の出力が接続されている２個のスイッチ４０３は互いに異なるビデオ信号線４６１、４６２が接続される。図１３は、実施例２と同様に、論理回路４０５をＮＡＮＤ回路とした際のタイミングチャートである。もちろん本実施例でも、実施例２と同様に、ＮＡＮＤ回路以外の演算回路を用いることができる。論理回路４０５にＮＯＲ回路を用いることもできる。論理回路４０５がＮＯＲ回路の場合、前段のフリップフロップ４００からはノードＳａの出力が論理回路４０５に入力され、後段のフリップフロップ４００からはノードＳｂの出力が論理回路４０５に入力される。ＮＯＲ回路から出力されるサンプリングパルス（ｓａｍ）は、電位がＨｉｇｈであるため、バッファ４０４を省略するか、偶数段のインバータを直列接続した回路でバッファ４０４を構成し、入力された信号を反転しないようにすればよい。

本実施例のソース線駆動回路で生成されるサンプリングパルス（ｓａｍ）は、実施例２と同様である。本実施例では、第１段目のサンプリングパルス（ｓａｍ＿１）により、隣り合う２つのソース線Ｘ＿１、Ｘ＿２の書き込みが制御され、第２段目のサンプリングパルス（ｓａｍ＿２）により、隣り合う２つのソース線Ｘ＿３、Ｘ＿４の書き込みが制御され、第ｎ段目のサンプリングパルス（ｓａｍ＿ｎ）により、隣り合う２本のソース線Ｘ＿２ｎ−１、Ｘ＿２ｎの書き込みが制御される。

従って、ビデオ信号線を２系統とすることで、ソース線への書き込み期間Ｔａを短くすることなく、ソース線の本数を２倍、すなわち水平方向の画素数を２倍にすることができる。

ビデオ信号をｋ分割し、ビデオ信号をｋ系統（ビデオ信号線の本数をｋ本）とするには、ｉ番目（ｉは１以上ｋ以下の整数）のビデオ信号線は、ｉ番目からｋ番目おきに配列されたビデオ信号を入力する。例えば、第１番目のビデオ信号線には、（ＶＩＤＥＯ＿１）、（ＶＩＤＥＯ＿１＋ｋ）、（ＶＩＤＥＯ＿１＋２ｋ）の順でビデオ信号を入力する。

１つの論理回路４０５（バッファ４０４）の出力にはｋ個のスイッチ４０３が接続される。同じ論理回路４０５（バッファ４０４）が接続されているｋ個のスイッチ４０３、換言すると同じサンプリングパルス（ｓａｍ）によって制御されるｋ個のスイッチ４０３は、互いに異なるビデオ信号線に接続される。ビデオ信号線をｋ系統とすることで、ソース線の書き込み期間Ｔａを短くすることなく、ソース線の本数をｋ倍、水平方向の画素数をｋ倍にすることができる。

実施例２および実施例４のソース線駆動回路では、論理回路４０５で隣り合う２つのフリップフロップ４００から出力されるパルスを論理演算することで、２つのパルスが重ならない部分をサンプリングパルス（ｓａｍ）として取り出しているため、サンプリングパルス（ｓａｍ）の書き込み期間Ｔ（パルス幅）は、クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間の長い方だけでなく、短い方を基準に決定することもできる。図６や図１３のタイミングチャートで、クロック信号（ＣＫ１、ＣＫ２）の入力波形を変更することで、サンプリングパルス（ｓａｍ）の書き込み期間Ｔを（クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間の短い方を基準にすることができる。

従って、実施例２および実施例４のソース線駆動回路では、クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間を変えることで、サンプリングパルス（ｓａｍ）の書き込み期間Ｔをクロック信号（ＣＫ１、ＣＫ２）の１周期よりも小さい範囲内で変化させることができる。

クロック信号（ＣＫ１、ＣＫ２）のＨｉｇｈ期間またはＬｏｗ期間の短い方を基準に、サンプリングパルス（ｓａｍ）を生成することで、書き込み期間Ｔがクロック信号の１／２周期よりも短くなるため、隣り合うパルスを重ねずにサンプリングパルスを生成することができる。この場合、従来のアクティブマトリクス型表示装置の駆動方法のように、アドレス蓄積間τを表示期間Ｔｄｉｓと重ねることができる。

このように、実施例２および実施例４のソース線駆動回路は、回路の構成を変えずに、基準クロック信号のデューティー比を変化させることで、サンプリングパルスを重ねて生成すること（オーバーラップして生成すること）と、重ねずに生成すること（ノンオーバーラップで生成すること）双方が可能であり、汎用性が非常に高い回路である。

本実施例では本発明のアクティブマトリクス型表示装置を表示手段として具備する電子機器を説明する。本発明の表示装置が用いられる電子機器として、テレビ受像器、ビデオカメラやデジタルカメラ等のカメラ、ゴーグル型ディスプレイ、ナビゲーションシステム、音響再生装置（カーオーディオコンポ等）、コンピュータ、ゲーム機器、携帯情報端末（モバイルコンピュータ、携帯電話、携帯型ゲーム機または電子書籍等）、記録媒体を備えた画像再生装置（具体的にはＤｉｇｉｔａｌ Ｖｅｒｓａｔｉｌｅ Ｄｉｓｃ（ＤＶＤ）等の記録媒体に記憶された音声データを再生し、かつそこに記憶された画像データを表示しうるディスプレイを備えた装置）などが挙げられる。

各種電子機器に本発明のアクティブマトリクス型表示装置を用いることで、高解像度の映像を表示させることができる。以下、図２２（Ａ）〜図２２（Ｅ）および図２３を用いて、それらの電子機器の具体例を説明する。

図２２（Ａ）はテレビ装置であり、筐体５０１、支持台５０２、表示部５０３などを有する。このテレビ装置において、表示部５０３は、実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。

図２２（Ｂ）はノート型コンピュータであり、本体５１１、筐体５１２、表示部５１３、キーボード５１４、外部接続ポート５１５、ポインティングデバイス５１６等を含む。ノート型コンピューの表示部５１３には、実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。

図２２（Ｃ）は携帯可能なコンピュータであり、本体５２１、表示部５２２、スイッチ５２３、操作キー５２４、赤外線ポート５２５等を含む。携帯可能なコンピュータの表示部５２２には、実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。

図２２（Ｄ）は携帯型のゲーム機であり、筐体５３１、表示部５３２、スピーカー部５３３、操作キー５３４、記録媒体挿入部５３５等を含む。この携帯型のゲーム機の表示部５３２には、実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。

図２２（Ｅ）は記録媒体を備えた携帯型の画像再生装置（具体的にはＤＶＤ再生装置）であり、本体５４１、筐体５４２、表示部５４３、表示部５４４、記録媒体読込部５４５（ＤＶＤ等）、操作キー５４６、スピーカー部５４７等を含む。表示部５４３は主として画像情報を表示し、表示部５４４は主として文字情報を表示する。表示部５４３および表示部５４４の少なくとも一方には、実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。特に、本発明は画像情報用の表示部５４３に適している。

図２３は携帯電話機の分解斜視図である。表示モジュール５５０には実施例１乃至５のソース線駆動回路を有するアクティブマトリクス型表示装置が用いられている。表示モジュール５５０はハウジング５５１に脱着自在に組み込まれる。ハウジング５５１は表示モジュール５５０のサイズに合わせて、形状や寸法を適宜変更することができる。表示モジュール５５０を固定したハウジング５５１にはプリント基板５５２が嵌められている。

表示モジュール５５０はＦＰＣ５５３を介してプリント基板５５２に接続される。プリント基板５５２には、スピーカー５５５、マイクロフォン５５６、送受信回路５５７、ＣＰＵおよびコントローラなどを含む信号処理回路５５８が取り付けられている。これら表示モジュール５５０などと、入力手段５５９、バッテリー５６０、アンテナ５６１を組み合わせ、筐体５６２に収納する。表示モジュール５５０の画素部は筐体５６２に形成された開口窓から視認できように配置されている。

実施例１のソース線駆動回路の入力信号および出力信号のタイミングチャート 実施例１のソース線駆動回路のブロック図 図２のフリップフロップの回路図 実施例１のバッファを有するソース線駆動回路のブロック図 図４のバッファの回路図 実施例２のソース線駆動回路の入力信号および出力信号のタイミングチャート 実施例２のソース線駆動回路のブロック図 図７のフリップフロップの回路図 図７のバッファの回路図 図７のスイッチの回路図 実施例３のソース線駆動回路の入力信号および出力信号のタイミングチャート 実施例３のソース線駆動回路のブロック図 実施例４のソース線駆動回路の入力信号および出力信号のタイミングチャート 実施例４のソース線駆動回路のブロック図 本発明のアクティブマトリクス型表示装置の構成例を示すブロック図 本発明をアクティブマトリクス型液晶表示装置に適用した場合の画素の構成例を示す回路図 本発明をアクティブマトリクス型エレクトロルミネッセンス表示装置に適用した場合の画素の構成例を示す回路図 （Ａ）本発明のアクティブマトリクス型表示装置の駆動方法を説明する図、（Ｂ）本発明をフィールドシーケンシャル方式に適用したときの駆動方法を説明する図 本発明のサンプリングパルスの書き込み開始期間、書き込み終了期間、および書き込み期間を説明する図 従来例のソース線駆動回路の入力信号および出力信号のタイミングチャート 従来例のソース線駆動回路の入力信号および出力信号のタイミングチャート 本発明のアクティブマトリクス型表示装置を具備する電子機器の外観図 本発明のアクティブマトリクス型表示装置を具備する携帯電話の分解斜視図

符号の説明

１０ 画素部
１１ ソース線駆動回路
１２ 走査線駆動回路
１３ ソース線
１４ 走査線
１５ 画素
２１ スイッチングトランジスタ
２２ 液晶素子
２３ コンデンサ
３１ スイッチングトランジスタ
３２ 発光素子
３３ 駆動用トランジスタ
８０ 波線
２００ フリップフロップ（ＦＦ）
２０１ シフトレジスタ
２０３ スイッチ（ＳＷ）
２０４ クロック信号線
２０５ 反転クロック信号線
２０６ ビデオ信号線
２５０ Ｐ型トランジスタ
２５１ 第１のＮ型トランジスタ
２５２ 第２のＮ型トランジスタ
２５３ インバータ
２５４ クロックドインバータ
２６１ ビデオ信号線
２６２ ビデオ信号線
４００ フリップフロップ（ＦＦ）
４０１ シフトレジスタ
４０２ シフトレジスタ
４０３ スイッチ（ＳＷ）
４０４ バッファ（Ｂｕｆｆ）
４０５ 論理回路
４０６ クロック信号線
４０７ 反転クロック信号線
４０８ クロック信号線
４０９ 反転クロック信号線
４１０ ビデオ信号線
４５５ インバータ
４５８ インバータ
４５９ アナログスイッチ
４６１ ビデオ信号線
４６２ ビデオ信号線
５０１ 筐体
５０２ 支持台
５０３ 表示部
５１１ 本体
５１２ 筐体
５１３ 表示部
５１４ キーボード
５１５ 外部接続ポート
５１６ ポインティングデバイス
５２１ 本体
５２２ 表示部
５２３ スイッチ
５２４ 操作キー
５２５ 赤外線ポート
５３１ 筐体
５３２ 表示部
５３３ スピーカー部
５３４ 操作キー
５３５ 記録媒体挿入部
５４１ 本体
５４２ 筐体
５４３ 表示部
５４４ 表示部
５４５ 記録媒体読込部
５４６ 操作キー
５４７ スピーカー部
５５０ 表示モジュール
５５１ ハウジング
５５２ プリント基板
５５３ ＦＰＣ
５５５ スピーカー
５５６ マイクロフォン
５５７ 送受信回路
５５８ 信号処理回路
５５９ 入力手段
５６０ バッテリー
５６１ アンテナ
５６２ 筐体

ＣＫ，ＣＫ１，ＣＫ２ クロック信号
ＣＫＢ，ＣＫＢ１，ＣＫＢ２ クロック信号（反転クロック信号）
ＳＰ スタートパルス
ＶＩＤＥＯ，ＶＩＤＥＯ＿Ａ，ＶＩＤＥＯ＿Ｂ ビデオ信号
ｓａｍ＿１，ｓａｍ＿２，ｓａｍ＿３，ｓａｍ＿ｎ サンプリングパルス
Ｘ＿１，Ｘ＿２，Ｘ＿３，Ｘ＿ｎ ソース線
Ｙ＿１，Ｙ＿２，Ｙ＿３，Ｙ＿ｎ 走査線
Ｔ 書き込み期間（サンプリングパルスのパルス幅）
Ｔａ 書き込み期間（書き込むべきビデオ信号が書き込まれる期間）
Ｔｓ 書き込み開始期間
Ｔｆ 書き込み終了期間
Ｔｄｉｓ 表示期間
Ｔｎｄ 非表示期間
τ アドレス蓄積期間
ｃｌｋ１，ｃｌｋ２ クロック入力部
ｉｎ フリップフロップの入力部
ｏｕｔ フリップフロップの出力部
Ｖｄｄ 高電源電位
Ｖｓｓ 低電源電位
Ｓａ，Ｓｂ ノード

Claims (32)

1. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ビデオ信号が入力される少なくとも１本のビデオ信号線と、
   複数のサンプリングパルスを生成する回路と、
   前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有し、
   前記サンプリングパルスの書き込み終了期間は、次段のサンプリングパルスの書き込み開始期間よりも後であり、
   前記サンプリングパルスの書き込み期間は、前記ビデオ信号が、当該サンプリングパルスによって書き込むべきビデオ信号に切り替わる前に開始し、前記ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするソース線駆動回路。
2. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ビデオ信号が入力される少なくとも１本のビデオ信号線と、
   複数のサンプリングパルスを生成する回路と、
   前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有し、
   前記サンプリングパルスの書き込み終了期間は、次段のサンプリングパルスの書き込み開始期間よりも後であり、
   前記サンプリングパルスの書き込み期間は、１段目のサンプリングパルスによって書き込むべきビデオ信号が前記ビデオ信号線に入力されるよりも前に開始し、前記ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするソース線駆動回路。
3. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部と、を有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ビデオ信号が入力される少なくとも１本のビデオ信号線と、
   複数のサンプリングパルスを生成する回路と、
   前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有し、
   前記サンプリングパルスの書き込み終了期間は、次段のサンプリングパルスの書き込み開始期間よりも後であり、
   前記サンプリングパルスの書き込み期間は、前記ビデオ信号が、前段のサンプリングパルスによって書き込むべきビデオ信号である期間に開始し、前記ビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするソース線駆動回路。
4. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ビデオ信号が入力される少なくとも１本のビデオ信号線と、
   スタートパルス信号およびクロック信号が入力され、書き込み開始を前記スタートパルス信号に同期させ、かつ書き込み終了を前記クロック信号に従って順次遅らせて複数のサンプリングパルスを生成して出力するシフトレジスタと、
   前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有することを特徴とするソース線駆動回路。
5. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ｋ系統（ｋは２以上の整数）に分割されたビデオ信号が入力されるｋ本のビデオ信号線と、
   スタートパルス信号およびクロック信号が入力され、書き込み開始を前記スタートパルス信号に同期させ、かつ書き込み終了を前記クロック信号に従って順次遅らせて複数のサンプリングパルスを生成して出力するシフトレジスタと、
   前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有し、
   複数の前記スイッチは、ｋ個ごとに同じサンプリングパルスが入力され、
   同じサンプリングパルスが入力されるｋ個の前記スイッチは、互いに異なる前記ビデオ信号線に接続されていることを特徴とするソース線駆動回路。
6. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
   ｋ系統（ｋは２以上の整数）に分割されたビデオ信号が入力されるｋ本のビデオ信号線と、
   スタートパルス信号およびクロック信号が入力され、かつサンプリングパルスを生成して出力する複数段のフリップフロップを有するシフトレジスタと、
   前記ソース線に接続され、ｋ個ごとに同じサンプリングパルスが入力され、入力された前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線と導通させる複数のスイッチと、
   を有し、
   同じサンプリングパルスが入力されるｋ個の前記スイッチは互いに異なる前記ビデオ信号線に接続され、
   前記フリップフロップは、
   当該フリップフロップの入力がゲートに接続され、かつ直列に接続されたＰ型トランジスタおよび第１のＮ型トランジスタと、
   前記第１のＮ型トランジスタに直列に接続され、ゲートに前記クロック信号が入力される第２のＮ型トランジスタと、
   入力が前記Ｐ型トランジスタおよび第１のＮ型トランジスタのドレインに接続され、出力がフリップフロップの出力に接続されたインバータと、
   を有し、
   第１段目のフリップフロップの入力には前記スタートパルス信号が入力され、
   ２段目以降のフリップフロップの入力には、前段のフリップフロップのインバータの出力が入力され、
   前記サンプリングパルスは、前記インバータの出力、前記Ｐ型トランジスタのドレインの出力、または前記第１のＮ型トランジスタのドレインの出力のいずれかであることを特徴とするソース線駆動回路。
7. 請求項６において、
   前記フリップフロップは、入力が前記インバータの出力に接続され、出力が前記Ｐ型トランジスタおよび前記第１のＮ型トランジスタのドレインの出力に接続されたクロックドインバータを有することを特徴とするソース線駆動回路。
8. 請求項６において、
   前記フリップフロップは、前記Ｐ型トランジスタのドレインおよび前記第１のＮ型トランジスタのドレインの電位を保持するための保持容量を有することを特徴とするソース線駆動回路。
9. 請求項４乃至８のいずれか１項において、
   前記スイッチに接続された複数のバッファを有し、
   前記スイッチには、前記バッファを介して、前記サンプリングパルスが入力されることを特徴とするソース線駆動回路。
10. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
    ｋ系統（ｋは２以上の整数）に分割された前記ビデオ信号が入力されるｋ本のビデオ信号線と、
    スタートパルス信号および第１のクロック信号が入力され、書き込み開始を前記スタートパルス信号に同期させ、かつ書き込み終了を前記第１のクロック信号に従って順次遅らせて複数の第１のパルスを生成して出力する第１のシフトレジスタと、
    前記スタートパルス信号および、前記第１のクロック信号と同じ周期で位相がずれた第２のクロック信号が入力され、書き込み開始を前記スタートパルス信号に同期させ、かつ書き込み終了を前記第２のクロック信号に従って順次遅らせて複数の第２のパルスを生成して出力する第２のシフトレジスタと、
    奇数段は隣り合う２つの第１のパルスの論理演算を行い、当該２つの第１のパルスが重ならない部分を奇数段目のサンプリングパルスとして出力し、かつ偶数段は隣り合う２つの第２のパルスの論理演算を行い、当該２つの第２のパルスが重ならない部分を偶数段目のサンプリングパルスとして出力する複数の論理回路と、
    前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線に導通させる複数のスイッチと、
    を有し、
    前記論理回路の出力にはｋ個の前記スイッチが接続され、
    同じ論理回路に接続されているｋ個の前記スイッチは、互いに異なる前記ビデオ信号線に接続されていることを特徴とするソース線駆動回路。
11. 請求項１０において、
    前記第１のクロック信号および前記第２のクロック信号は、ハイとなる期間またはローとなる期間の一方が長いことを特徴とするソース線駆動回路。
12. 請求項１０において、
    前記第１のクロック信号及び前記第２のクロック信号のデューティー比を変化させることで、前記サンプリングパルスの書き込み期間が変化することを特徴とするソース線駆動回路。
13. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置のソース線駆動回路であって、
    ｋ系統（ｋは２以上の整数）に分割された前記ビデオ信号が入力されるｋ本のビデオ信号線と、
    スタートパルス信号および第１のクロック信号が入力され、複数段のフリップフロップを有する第１のシフトレジスタと、
    前記スタートパルス信号および、前記第１のクロック信号と同じ周期で位相がずれた第２のクロック信号が入力され、複数段のフリップフロップを有する第２のシフトレジスタと、
    サンプリングパルスを出力する複数の論理回路と、
    前記ソース線に接続され、前記サンプリングパルスに従って前記ソース線を前記ビデオ信号線に導通させる複数のスイッチと、
    を有し、
    前記第１のシフトレジスタおよび前記第２のシフトレジスタのフリップフロップは、それぞれ、
    当該フリップフロップの入力がゲートに接続され、かつ直列に接続されたＰ型トランジスタおよび第１のＮ型トランジスタと、
    前記第１のＮ型トランジスタと直列に接続され、ゲートにクロック信号が入力される第２のＮ型トランジスタと、
    入力が前記Ｐ型トランジスタおよび第１のＮ型トランジスタのドレインに接続され、出力がフリップフロップの出力に接続されたインバータと、
    を有し、
    前記第１のシフトレジスタおよび前記第２のシフトレジスタにおいて、第１段目のフリップフロップの入力にはスタートパルス信号が入力され、２段目以降のフリップフロップには、前段のフリップフロップのインバータの出力が入力され、
    前記フリップフロップの出力は、前記インバータの出力、前記Ｐ型トランジスタのドレイン、または前記第１のＮ型トランジスタのドレインの出力のいずれかであり、
    奇数段の論理回路の入力には前記第１のシフトレジスタの隣り合う２つのフリップフロップの出力が接続され、
    偶数段の論理回路の入力には前記第２のシフトレジスタの隣り合う２つのフリップフロップの出力が接続され、
    前記論理回路の出力にはｋ個の前記スイッチが接続され、
    同じ論理回路に接続されているｋ個の前記スイッチは、互いに異なる前記ビデオ信号線に接続されていることを特徴とするソース線駆動回路。
14. 請求項１３において、
    前記フリップフロップは、入力が前記インバータの出力に接続され、出力が前記Ｐ型トランジスタおよび前記第１のＮ型トランジスタのドレインの出力に接続されたクロックドインバータを有することを特徴とするソース線駆動回路。
15. 請求項１３において、
    前記フリップフロップは、前記Ｐ型トランジスタのドレインおよび前記第１のＮ型トランジスタのドレインの出力の電位を保持するための保持容量を有することを特徴とするソース線駆動回路。
16. 請求項１０乃至１５のいずれか１項において、
    複数のバッファを有し、
    前記スイッチには、前記バッファを介して、前記サンプリングパルスが入力されることを特徴とするソース線駆動回路。
17. 請求項１０乃至１６のいずれか１項において、
    前記第１の論理回路および前記第２の論理回路は、ＮＡＮＤ回路であることを特徴とするソース線駆動回路。
18. 請求項１０乃至１６いずれか１項において、
    前記第１の論理回路および前記第２の論理回路は、ＮＯＲ回路であることを特徴とするソース線駆動回路。
19. 請求項１乃至１８のいずれか１項に記載のソース線駆動回路を有することを特徴とするアクティブマトリクス型表示装置。
20. 請求項１乃至１８のいずれか１項に記載のソース線駆動回路を有することを特徴とするアクティブマトリクス型液晶表示装置。
21. 請求項１乃至１８のいずれか１項に記載のソース線駆動回路を有することを特徴とするフィールドシーケンシャル方式のアクティブマトリクス型液晶表示装置。
22. 請求項１乃至１８のいずれか１項に記載のソース線駆動回路を有することを特徴とするアクティブマトリクス型エレクトロルミネッセンス表示装置。
23. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部と、ビデオ信号が入力される少なくとも１本のビデオ信号線とを有するアクティブマトリクス型表示装置の駆動方法であって、
    スタートパルス信号およびクロック信号に従って、複数のサンプリングパルスを生成し、
    前記サンプリングパルスに従って、ビデオ信号線に入力されているビデオ信号を前記ソース線に書き込み、
    選択された前記走査線に接続された画素に、前記ソース線を介して前記ビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含み、
    書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、複数の前記サンプリングパルスを生成し、
    前記画素に前記ビデオ信号を入力している期間は前記画素部を非表示状態とし、全ての前記画素のビデオ信号が確定した後、前記画素部を非表示状態から表示状態とし、
    前記サンプリングパルスの書き込み期間は、前記ビデオ信号線に入力されているビデオ信号が、当該サンプリングパルスによって書き込むべきビデオ信号に切り替わる前に開始し、前記ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするアクティブマトリクス型表示装置の駆動方法。
24. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部と、ビデオ信号が入力される少なくとも１本のビデオ信号線とを有するアクティブマトリクス型表示装置の駆動方法であって、
    スタートパルス信号およびクロック信号に従って、複数のサンプリングパルスを生成し、
    前記サンプリングパルスに従って、ビデオ信号線に入力されたビデオ信号を前記ソース線に書き込み、
    選択された前記走査線に接続された画素に、前記ソース線を介して前記ビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含み、
    書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、複数の前記サンプリングパルスを生成し、
    前記画素に前記ビデオ信号を入力している期間は前記画素部を非表示状態とし、全ての前記画素のビデオ信号が確定した後、前記画素部を非表示状態から表示状態とし、
    前記サンプリングパルスの書き込み期間は、１段目のサンプリングパルスによって書き込むべきビデオ信号が、前記ビデオ信号線に入力されるよりも前に開始し、前記ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするアクティブマトリクス型表示装置の駆動方法。
25. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部と、ビデオ信号が入力される少なくとも１本のビデオ信号線とを有するアクティブマトリクス型表示装置の駆動方法であって、
    スタートパルス信号およびクロック信号に従って、複数のサンプリングパルスを生成し、
    前記サンプリングパルスに従って、前記ビデオ信号線に入力されているビデオ信号を前記ソース線に書き込み、
    選択された前記走査線に接続された画素に、前記ソース線を介して前記ビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含み、
    書き込み終了期間が次段のサンプリングパルスの書き込み開始期間よりも後になるように、複数の前記サンプリングパルスを生成し、
    前記画素に前記ビデオ信号を入力している期間は前記画素部を非表示状態とし、全ての前記画素のビデオ信号が確定した後、前記画素部を非表示状態から表示状態とし、
    前記サンプリングパルスの書き込み期間は、前記ビデオ信号線に入力されているビデオ信号が、前段のサンプリングパルスによって書き込むべきビデオ信号である期間に開始し、かつ前記ビデオ信号線に入力されているビデオ信号が、次段のサンプリングパルスによって書き込むべきビデオ信号に切り替わる前に終了することを特徴とするアクティブマトリクス型表示装置の駆動方法。
26. 請求項２５において、
    前記クロック信号のデューティー比を変えることで、前記サンプリングパルスの書き込み期間を変化させることを特徴とするアクティブマトリクス型表示装置の駆動方法。
27. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置の駆動方法であって、
    スタートパルス信号およびクロック信号に従って、複数のサンプリングパルスを生成し、
    前記サンプリングパルスに従って、ビデオ信号を前記ソース線に書き込み、
    選択された前記走査線に接続された画素に、前記ソース線を介して前記ビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含み、
    書き込み開始を前記スタートパルス信号に同期させ、かつ書き込み終了を前記クロック信号に従って順次遅らせるように、複数の前記サンプリングパルスを生成し、
    前記画素に前記ビデオ信号を入力している期間は前記画素部を非表示状態とし、全ての前記画素で表示させるビデオ信号が確定した後、前記画素部を非表示状態から表示状態とすることを特徴とするアクティブマトリクス型表示装置の駆動方法。
28. 複数の走査線と、前記走査線と交差する複数のソース線と、前記走査線および前記ソース線に接続された複数の画素を有する画素部とを有するアクティブマトリクス型表示装置の駆動方法であって、
    スタートパルス信号、第１のクロック信号および第２のクロック信号に従って、複数のサンプリングパルスを生成し、
    前記サンプリングパルスに従って、前記ビデオ信号を前記ソース線に書き込み、
    選択された前記走査線に接続された画素に、前記ソース線を介して前記ビデオ信号を入力し、当該画素で表示させるビデオ信号を確定することを含み、
    前記第１のクロック信号に同期させて、１／２周期よりもパルス幅が長い第１のパルスと、前記第２のクロック信号に同期させて１／２周期よりもパルス幅が長い第２のパルスを交互に複数生成することで複数の前記サンプリングパルスを生成し、
    前記第１のクロック信号と第２のクロック信号は周期が等しく、位相が異なり、前記第１のクロック信号はローとなる期間又はハイとなる期間の一方が１／２周期より長く、第２のクロック信号は他方が１／２周期よりも長く、
    前記画素に前記ビデオ信号を入力している期間は前記画素部を非表示状態とし、全ての前記画素のビデオ信号が確定した後、前記画素部を非表示状態から表示状態とすることを特徴とするアクティブマトリクス型表示装置の駆動方法。
29. 請求項２８において、
    前記第１のクロック信号および前記第２のクロック信号のローとなる期間又はハイとなる期間を変化させることを特徴とするアクティブマトリクス型表示装置の駆動方法。
30. 請求項２３乃至２９のいずれか１項に記載のアクティブマトリクス型表示装置は液晶表示装置であることを特徴とするアクティブマトリクス型表示装置の駆動方法。
31. 請求項２３乃至２９のいずれか１項に記載のアクティブマトリクス型表示装置はフィールドシーケンシャル方式の液晶表示装置であることを特徴とするアクティブマトリクス型表示装置の駆動方法。
32. 請求項２３乃至２９のいずれか１項に記載のアクティブマトリクス型表示装置はエレクトロルミネッセンス表示装置であることを特徴とするアクティブマトリクス型表示装置の駆動方法。

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