JP7320542B2 - シフトレジスタユニット、走査駆動回路及びその駆動方法、並びに表示装置 - Google Patents

Description

本開示は、表示技術の分野に関し、特にシフトレジスタユニット、走査駆動回路及びその駆動方法、並びに表示装置に関する。

従来の技術に比べて、アレイ基板の行駆動（Ｇａｔｅ Ｄｒｉｖｅｒ Ｏｎ Ａｒｒａｙ、ＧＯＡと略称）技術は、ゲートドライバを搭載する回路基板を節約し、表示パネルの両側に対称的な設計を可能にするだけでなく、表示パネルのエッジのチップボンディング領域及びファンアウト領域の配線領域を節約することもでき、狭額縁設計の実現に有利である。また、ＧＯＡ技術は、行方向のチップボンディング工程を省略できるため、全体の生産性や歩留まりの向上にも大きく寄与する。

本開示の一実施例はシフトレジスタユニットを提供する。前記シフトレジスタユニットは、カスケード入力端子、カスケード出力端子、及び走査出力端子を有する。前記シフトレジスタユニットは、第１シフト回路と、第２シフト回路と、入力回路と、制御回路とを含んでよい。前記第１シフト回路は、入力端子と、前記カスケード出力端子に結合された出力端子と、第１クロック端子と、第２クロック端子とを有してもよい。前記第２シフト回路は、入力端子と、前記走査出力端子に結合された出力端子と、第１クロック端子と、第２クロック端子とを有してもよい。前記入力回路は、前記第１シフト回路の入力端子と前記カスケード入力端子との間に結合されてもよく、入力クロック端子を有してもよい。前記入力回路は、前記入力クロック端子の制御下で、前記カスケード入力端子からの入力信号を前記第１シフト回路の入力端子に供給するように構成されてもよい。前記制御回路は、前記第１シフト回路の出力端子と前記第２シフト回路の入力端子との間に結合されてもよく、かつ、第１制御端子を有してもよい。前記制御回路は、前記第１制御端子の信号に基づいて、前記第１シフト回路の出力端子と前記第２シフト回路の入力端子との接続を制御するように構成されてもよい。

任意選択的に、前記シフトレジスタユニットは、リセット回路を更に含んでよい。前記リセット回路は、第２制御端子と前記第２シフト回路の入力端子にそれぞれ結合され、前記リセット回路は、前記第２制御端子の制御下で前記第２シフト回路の入力端子をリセットするように構成される。

任意選択的に、前記制御回路は、第１トランジスタを含む。前記第１トランジスタのゲートは前記第１制御端子に結合され、前記第１トランジスタの第１電極は前記第１シフト回路の出力端子に結合され、前記第１トランジスタの第２電極は前記第２シフト回路の入力端子に結合される。前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記リセット回路は、第２トランジスタを含む。前記第２トランジスタのゲートは前記第２制御端子に結合され、前記第２トランジスタの第１電極は第１信号端子に結合され、前記第２トランジスタの第２電極は前記第２シフト回路の入力端子に結合される。前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記第１シフト回路は、出力サブ回路と、プルダウン制御サブ回路と、プルダウンサブ回路とを含み、前記出力サブ回路は、プルアップノード、出力ノード、及び前記第１シフト回路の第２クロック端子に結合され、前記プルアップノードの制御下で前記出力ノードと前記第１シフト回路の第２クロック端子とを接続するように構成され、前記プルアップノードは前記第１シフト回路の入力端子に結合され、前記出力ノードは前記第１シフト回路の出力端子に結合される；前記プルダウン制御サブ回路は、前記プルアップノード、プルダウンノード、及び前記第１シフト回路の第１クロック端子にそれぞれ結合され、前記プルアップノードの制御下で前記第１シフト回路の第１クロック端子と前記プルダウンノードとを接続し、前記第１シフト回路の第１クロック端子の制御下で前記プルダウンノードをプルアップするように構成される；前記プルダウンサブ回路は、前記プルダウンノードと、前記プルアップノードと、前記出力ノードと、前記第１シフト回路の第２クロック端子とにそれぞれ結合され、前記プルダウンノードの制御下で前記出力ノードをプルダウンし、前記プルダウンノードと前記第１シフト回路の第２クロック端子との両方の制御下で前記プルアップノードをプルダウンするように構成される。

任意選択的に、前記出力サブ回路は、第３トランジスタ及び第１キャパシタを含む。前記第３トランジスタのゲートは前記プルアップノードに結合され、前記第３トランジスタの第１電極は前記出力ノードに結合され、前記第３トランジスタの第２電極は前記第２クロック端子に結合される。前記第１キャパシタの第１電極は前記プルアップノードに結合され、前記第１キャパシタの第２電極は前記出力ノードに結合される。前記第３トランジスタの第１電極と第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記プルダウン制御サブ回路は、第４トランジスタ及び第５トランジスタを含む。前記第４トランジスタのゲートは前記プルアップノードに結合され、前記第４トランジスタの第１電極は前記第１シフト回路の第１クロック端子に結合され、前記第４トランジスタの第２電極は前記プルダウンノードに結合される。前記第５トランジスタのゲートは前記第１クロック端子に結合され、前記第５トランジスタの第１電極は前記プルダウンノードに結合され、前記第５トランジスタの第２電極は第２信号端子に結合される。前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記プルダウンサブ回路は、第６トランジスタと、第７トランジスタと、第８トランジスタと、第２キャパシタとを含む。前記第６トランジスタのゲートは、前記プルダウンノードに結合され、前記第６トランジスタの第１電極は、前記第１信号端子に結合され、前記第６トランジスタの第２電極は、前記出力ノードに結合される。前記第７トランジスタのゲートは、前記プルダウンノードに結合され、前記第７トランジスタの第１電極は、前記第１信号端子に結合され、前記第７トランジスタの第２電極は、前記第８トランジスタの第１電極に結合される。前記第８トランジスタのゲートは、前記第１シフト回路の第２クロック端子に結合され、前記第８トランジスタの第２電極は、前記プルアップノードに結合され、前記第２キャパシタの第１電極は、前記第１信号端子に結合され、前記第２キャパシタの第２電極は、前記プルダウンノードに結合される。前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタの第１電極と第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記第１シフト回路と前記第２シフト回路とは、同一の回路構成を有する。

任意選択的に、前記入力回路は第９トランジスタを含み、前記第９トランジスタのゲートは、前記第１シフト回路の第１クロック端子に結合され、前記第９トランジスタの第１電極は前記入力回路の入力端子に結合され、前記第９トランジスタの第２電極は前記入力回路の出力端子に結合される。前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である。

任意選択的に、前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の入力クロック端子とは、同一のクロックに結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子とは、同一のクロックに結合される。

本開示の一実施例は、シフトレジスタユニットの駆動方法を提供し、前記シフトレジスタユニットは、本開示の一実施例によるシフトレジスタユニットであり、前記方法は、前記第１シフト回路がその出力端子に第１レベルを供給するときに、前記シフトレジスタユニットに対応する画素行のリフレッシュをスキップするように、前記第１制御端子に第２レベルを供給するステップを含む。

任意選択的に、前記シフトレジスタユニットは、前記第２シフト回路の入力端子と前記第２制御端子にそれぞれ結合されたリセット回路を含み、前記方法は、第２レベルを前記第２シフト回路の入力端子に供給するように、前記第２制御端子にリセット信号を供給するステップを更に含む。

本開示の一実施例は走査駆動回路を提供する。前記走査駆動回路は、複数段のシフトレジスタユニットを含み、前記複数段のシフトレジスタユニットの各々は、本開示の一実施例によるシフトレジスタユニットである。奇数段のシフトレジスタユニットにおいて、前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の入力クロック端子とは、第１クロック信号に結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子は、第２クロック信号に結合される。偶数段のシフトレジスタユニットにおいて、前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の入力クロック端子とは、前記第２クロック信号に結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子は、前記第１クロック信号に結合される。

任意選択的に、初段以外のいずれかの段のシフトレジスタユニットのカスケード入力端子は、前段のシフトレジスタユニットのカスケード出力端子に結合される。

本開示の一実施例は、走査駆動回路の駆動方法を提供する。該駆動方法は、前記シフトレジスタユニットの各々の第１制御端子に制御信号を供給するステップを有し、前記制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において第１レベルであり、前記制御信号は、リフレッシュをスキップするべき各画素行の直前の行に対応するデータ書き込み期間において第２レベルである。

任意選択的に、前記制御信号は、第１制御信号と第２制御信号とを含み、前記走査駆動回路の前記シフトレジスタユニットの各々に前記制御信号を供給するステップは、前記走査駆動回路の奇数段のシフトレジスタユニットに前記第１制御信号を供給することと、前記走査駆動回路の偶数段のシフトレジスタユニットに前記第２制御信号を供給することと、を含み、前記第１制御信号と第２制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間内において逆相信号である。

本開示の一実施例は、本開示の一実施例による走査駆動回路を含む表示装置を提供する。

本明細書の最後の特許請求の範囲において、本開示の主題とみなされるものを特に指摘し、かつ明確にその保護を請求する。本開示の前述した及びその他の目的、特徴、及び利点は、以下の図面を参照した詳細な説明から明らかとなる。

本開示の一実施例によるシフトレジスタユニットの構造ブロック図である。 本開示の一実施例によるシフトレジスタユニットの概略回路図である。 本開示の一実施例によるシフトレジスタユニットの第１シフト回路の回路動作タイミングチャートである。 本開示の一実施例による走査駆動回路の構造概略図である。 本開示の一実施例による走査駆動回路の回路タイミングチャートである。 本開示の一実施例による走査駆動回路の回路タイミングチャートである。 本開示の一実施例による表示装置の構造概略図である。

以下、当業者が本開示の技術的思想をよりよく理解するために、図面及び実施例を参照しながら本開示を詳細に説明する。本開示の説明全体について、図１～７を参照することができる。図面全体では、同じ構造及び要素は、同じ図面符号で表される。

特に定義されない限り、本開示で使用される技術的用語又は科学的用語は、当業者が理解した通常の意味を有することが意図される。本開示で使用される用語「第１」、「第２」、及び類似した用語は、いかなる順序、数量、又は重要性も示さず、単に異なる構成要素を区別するために使用される。「含む」又は「包含」などの用語は、主語である要素又は物品が、同用語の前にある要素又は物品及びその均等物を包含することを意味し、他の要素又は物品を除外するものではない。「結合」などの類似の用語は、物理的又は機械的な接続に限定されず、直接又は間接的な電気的接続を含んでもよい。「上」、「下」、「左」、「右」等は相対的な位置関係を示すためにのみ使用される。説明されるオブジェクトの絶対位置を変更すると、該相対的な位置関係もそれに応じて変更する可能性がある。

以下の実施形態の説明において、特定の特徴、構造、材料、又は特性は、任意の適切な方法で、任意の１つ又は複数の実施例又は事例に組み合わせることができる。

「結合」又は「接続」などは、物理的又は機械的な接続に限定されず、電気的接続を含んでもよく、直接的又は間接的であってもよい。

従来、ＧＯＡ技術に基づく走査駆動回路は、表示装置の額縁幅を占めていた。走査駆動回路の構成が複雑になるほど、走査駆動回路が占める額縁幅は大きくなる。このため、狭額縁化の設計要求から、走査駆動回路の構成はできるだけコンパクト、あるいはシンプルにすることが求められる。このため、関連技術では、簡素化された走査駆動回路は、単純な行順次の走査機能しか実現できず、簡素化された回路構成によっては、特定の画素行の走査をスキップして一部の画面のみをリフレッシュする機能を果たすことができなかった。

図１は、本開示の一実施例によるシフトレジスタユニットの構造ブロック図である。図１に示すように、シフトレジスタユニットＵｍ及びシフトレジスタユニットＵｍ＋１は、走査駆動回路における隣接する２段のシフトレジスタユニットである。なお、前記走査駆動回路は、表示装置において、各行の画素に対してそれぞれゲート走査信号を供給するための回路であり、その内部に含まれる複数段のシフトレジスタユニットの各々は、それぞれ１行の画素に対してゲート走査信号を供給する。図１に示すように、前段のシフトレジスタユニットＵｍは、カスケード入力端子Ａｍと、カスケード出力端子Ｂｍと、走査出力端子Ｃｍとを有する。次段のシフトレジスタユニットＵｍ＋１は、カスケード入力端子Ａｍ＋１と、カスケード出力端子Ｂｍ＋１と、走査出力端子Ｃｍ＋１とを有する。前段のシフトレジスタユニットＵｍのカスケード出力端子Ｂｍは、後段のシフトレジスタユニットＵｍ＋１のカスケード入力端子Ａｍ＋１に接続される。これにより、前段のシフトレジスタユニットＵｍと後段のシフトレジスタユニットＵｍ＋１との間のカスケード関係が形成される。尚、前段のシフトレジスタユニットＵｍは、そのカスケード出力端子Ｂｍを介してゲート走査信号を供給し、後段のシフトレジスタユニットＵｍ＋１は、そのカスケード出力端子Ｂｍ＋１を介してゲート走査信号を供給する。これを一例として、走査駆動回路は、図１に示すシフトレジスタユニットを複数含んでもよい。各隣接する２つのシフトレジスタユニットは、図１に示すようなカスケード関係によって結合され、各行の画素ごとにゲート走査信号を供給する機能を実現する。

シフトレジスタユニットＵｍの一例として、図１に示すように、シフトレジスタユニットＵｍは、入力回路１１と、第１シフト回路１２と、第２シフト回路１３と、制御回路１４とを含む。

シフトレジスタユニットＵｍにおいて、入力回路１１の入力端子は、シフトレジスタユニットＵｍのカスケード入力端子ＡＭに結合される。入力回路１１は、入力回路１１の入力端子と第１クロック信号ＣＫがともに第１レベルであるときに、入力回路１１の出力端子に第１レベルを供給するように構成される。図１では、入力回路１１、第１シフト回路１２及び第２シフト回路１３の入力端子がそれぞれその左側に位置し、入力回路１１、第１シフト回路１２及び第２シフト回路１３の出力端子がそれぞれその右側に位置している。本明細書において、第１レベル及び第２レベルは、信号又は回路ノードに対する２つの異なる所定の電圧範囲を指し、ここで、第１レベルは、「オン」状態又は「オープン」状態（例えば、トランジスタが線形領域又は飽和領域で動作する状態）に対応し、第２レベルは、「オフ」状態又は「クローズ」状態（例えば、対応するトランジスタがカットオフ領域で動作する状態）に対応する。一実施形態では、第１レベルは、ローレベルであり、第２レベルは、ハイレベルである。なお、上記「第１レベルを供給する」とは、例えば、電気信号を供給すること、他の信号と結合すること、又は他の回路ノードと結合することにより、対象信号又は回路ノードの電圧を第１レベルの電圧範囲内にすることを意味する。類似の表現は、上記の説明を参照して理解すればよい。

シフトレジスタユニットＵｍにおいて、第１シフト回路１２の入力端子が入力回路１１の出力端子に結合され、第１シフト回路１２の出力端子がシフトレジスタユニットＵｍのカスケード出力端子Ｂｍに結合される。第１シフト回路１２の第１クロック端子（図１における第１シフト回路１２の左下の端子）は、第１クロック信号ＣＫに結合され、第１シフト回路１２の第２クロック端子（図１における第１シフト回路１２の右下の端子）は、第２クロック信号ＣＫＢに結合される。第２シフト回路１３の出力端子は、シフトレジスタユニットＵｍの走査出力端子Ｃｍに結合され、第２シフト回路１３の第１クロック端子（図１における第２シフト回路１３の左下の端子）は、第２クロック信号ＣＫＢに結合され、第２シフト回路１３の第２クロック端子（図１おける第２シフト回路１３の右下の端子）は、第１クロック信号ＣＫに結合される。第１シフト回路１２及び第２シフト回路１３は、入力端子と第２クロック端子がともに第１レベルであるときに、出力端子に第１レベルを供給するように構成される。

シフトレジスタユニットＵｍにおいて、制御回路１４は、シフトレジスタユニットＵｍの第１制御端子（図１の制御信号Ｓ１に結合された端子）と、第１シフト回路１２の出力端子と、第２シフト回路１３の入力端子とにそれぞれ結合される。制御回路１４は、第１制御端子の信号に応じて、前記第１シフト回路１２の出力端子と前記第２シフト回路１３の入力端子との接続又は遮断を制御するように構成される。なお、制御回路１４に接続された第１制御端子は、必ずしも制御信号を供給するための信号線に直接接続する必要はなく、例えばコンデンサ極板やアンテナなどによって制御信号を受信することもできる。

このように、上記シフトレジスタユニットＵｍの構成により、シフトレジスタユニットＵｍは、第１シフト回路１２及び第２シフト回路１３を介して、カスケード出力端子Ｂｍ及び走査出力端子Ｃｍにそれぞれカスケード出力及び走査出力を供給する（即ち第１レベルを供給する）ことができる。従って、制御信号により第１シフト回路１２と第２シフト回路１３との結合を遮断すると、対応する行の走査出力をスキップすることができる。これにより、指定された画素行の走査をスキップして、画像の一部のみをリフレッシュする機能を実現できる。従来技術の同一機能を実現する回路構成と比較して、本開示の実施例は新たなチップや回路基板を導入する必要がなく、既存のシフトレジスタユニットの回路構成をベースに、簡単な回路変更により実現できる。例えば、従来のシフト回路を参照して１つのシフト回路だけを追加し、この２つのシフト回路の間に新たな制御回路を追加することにより、本開示の実施例を実現することができる。このような機能が実現されることを前提に、上述した走査駆動回路及び上述した走査駆動回路を含む表示装置は、より多くの機能的特性に対応することができ、例えば表示画面の一部のみをリフレッシュすることで、消費電力を低減させる。したがって、本開示の実施例によれば、簡単な回路構成で、指定された画素行の走査をスキップして画面の一部のみをリフレッシュする機能を実現することができ、これにより、走査駆動回路及び表示装置の製品性能を向上させることができる。

一実施例では、上記第１クロック信号ＣＫと第２クロック信号ＣＫＢは、同じ周期のクロック信号であってもよい。第１クロック信号ＣＫが第１レベルの場合、第２クロック信号ＣＫＢは第２レベルである。第２クロック信号ＣＫＢが第１レベルの場合、第１クロック信号ＣＫは第２レベルである。一実施例では、第１クロック信号ＣＫと第２クロック信号ＣＫＢとは互いに逆相である。なお、シフトレジスタユニットＵｍ＋１で使用される第１クロック信号ＣＫ及び第２クロック信号ＣＫＢは、シフトレジスタユニットＵｍで使用される第１クロック信号ＣＫと第２クロック信号ＣＫＢとは逆相である。例えば、図１に示すように、シフトレジスタユニットＵｍ＋１の第１クロック端子（入力回路１１と、第１シフト回路１２と、第２シフト回路１３とにクロック信号を供給する端子）は、第２クロック信号ＣＫＢに結合され、シフトレジスタユニットＵｍの第１クロック端子は、第１クロック信号ＣＫに結合される。また、シフトレジスタユニットＵｍ＋１の第２クロック端子（第１シフト回路１２及び第２シフト回路１３にクロック信号を供給する端子）は、第１クロック信号ＣＫに結合され、シフトレジスタユニットＵｍの第２クロック端子は、第２クロック信号ＣＫＢに結合される。上記いずれか１種のシフトレジスタユニットを複数備えた走査駆動回路において、該走査駆動回路の任意の隣接する２つのシフトレジスタユニットで使用される第１クロック信号ＣＫと第２クロック信号ＣＫＢとは互いに逆相である。

図２は、本開示の一実施例によるシフトレジスタユニットの回路構成の概略図である。図２に示すように、シフトレジスタユニットＵｍ及びシフトレジスタユニットＵｍ＋１は、走査駆動回路における隣接する２段のシフトレジスタユニットである。シフトレジスタユニットＵｍとシフトレジスタユニットＵｍ＋１は各自、入力回路１１と、第１シフト回路１２と、第２シフト回路１３と、制御回路１４と、リセット回路１５とをそれぞれ含む。以下、シフトレジスタユニットＵｍを例に、シフトレジスタユニットの可能な構成を説明する。

一実施例では、制御回路１４は、第１トランジスタＴ１を含む。第１トランジスタＴ１のゲートは第１制御端子に接続され（これにより制御信号Ｓ１を受信する）、第１トランジスタＴ１の第１電極は第１シフト回路１２の出力端子に結合される。シフトレジスタユニットＵｍにおいて、第１シフト回路１２の出力端子は、シフトレジスタユニットＵｍのカスケード出力端子Ｂｍに結合される。第１トランジスタＴ１の第２電極は第２シフト回路１３の入力端子に結合される。制御信号Ｓ１が第１レベルをゲートオン電圧（例えば、第１トランジスタＴ１を線形領域又は飽和領域で動作させる電圧）として提供する場合、第１トランジスタＴ１は、第１シフト回路１２の出力端子と第２シフト回路１３の入力端子との間の接続を導通する。制御信号Ｓ１が第２レベルをゲートオフ電圧（例えば、第１トランジスタＴ１をカットオフ領域で動作させる電圧）として提供する場合、第１トランジスタＴ１は第１シフト回路１２の出力端子と第２シフト回路１３の入力端子との間の接続を遮断する。前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である。トランジスタの種類によっては、トランジスタのソースとドレインの結合関係は、トランジスタに流れる電流の方向に合わせるように別々に設定することができる。トランジスタがソースとドレインが対称の構造を有する場合、ソースとドレインは特に区別されない２つの電極とみなすことができる。

一実施例では、リセット回路１５は、第２トランジスタＴ２を含む。第２トランジスタＴ２のゲートは、リセット信号Ｓ２を受けるように、シフトレジスタユニットＵｍの第２制御端子に結合される。第２トランジスタＴ２の第１電極は、第２レベルを提供する第１信号端子ＶＨに結合されて、第２トランジスタＴ２の第２電極は第２シフト回路１３の入力端子に結合される。リセット信号Ｓ２が第１レベルをゲートオン電圧（例えば、第２トランジスタＴ２を線形領域又は飽和領域で動作させる電圧）として提供する場合、第２トランジスタＴ２は、第１信号端子ＶＨを介して第２レベルを第２シフト回路１３の入力端子に提供する。なお、該第２レベルは、第２シフト回路１３の入力端子にとっての第２レベルを意味する。この一例では、リセット回路１５は、受信したリセット信号Ｓ２が第１レベルであるときに、任意の方法で、第２シフト回路１３の入力端子に第２レベルを供給する機能を実現できる。リセット回路１５は、リセット信号Ｓ２の制御下で、第２シフト回路１３の入力端子をリセットすることができ、これにより、第２シフト回路１３の入力端子の電位の安定性を高め、シフトレジスタユニットがノイズの干渉により出力端子に第１レベルを誤出力することを防止することに寄与する。

一実施例では、シフトレジスタユニットＵｍの入力回路１１は第９トランジスタＴ９を含む。第９トランジスタＴ９のゲートは、シフトレジスタユニットＵｍの第１クロック端子に結合され（これにより第１クロック信号ＣＫを受信し）、第９トランジスタＴ９の第１電極は入力回路１１の入力端子に結合され（入力回路１１の入力端子はシフトレジスタユニットＵｍのカスケード入力端子Ａｍに結合され）、第９トランジスタＴ９の第２電極は入力回路１１の出力端子に結合される（入力回路１１の出力端子は第１シフト回路１２の入力端子に結合される）。第１クロック信号ＣＫが第１レベルをゲートオン電圧（例えば、第９トランジスタＴ９が線形領域又は飽和領域で動作させる電圧）として提供する場合、第９トランジスタＴ９は入力回路１１の入力端子と出力端子との間の接続を導通することができる。即ち、シフトレジスタユニットＵｍのカスケード入力端子ＡＭと、第１シフト回路１２の入力端子との接続を導通することができる。したがって、カスケード入力端子Ａｍが第１レベルであるときに、第９トランジスタＴ９は、該第１レベルを第１シフト回路１２の入力端子に供給することができる。なお、入力回路１１の入力端子及び第１クロック信号ＣＫが第１レベルであるときに、入力回路１１の出力端子に第１レベルを供給可能な回路構成は、上記例に限られない。一実施例では、第９トランジスタＴ９のゲートはカスケード入力端子Ａｍに結合され、第９トランジスタＴ９の第１電極はカスケード入力端子Ａｍに結合され、第９トランジスタＴ９の第２電極は入力回路１１の出力端子に結合される。したがって、カスケード入力端子Ａｍが第１レベルである場合、線形領域又は飽和領域で動作する第９トランジスタＴ９は入力回路１１の出力端子に第１レベルを提供することができる。すなわち、上述の入力回路１１も実現可能である。

第１シフト回路１２及び第２シフト回路１３は、同じ回路構成を有してもよい。以下、シフトレジスタユニットＵｍにおける第１シフト回路１２を例に、第１シフト回路１２及び第２シフト回路１３の可能な回路構成について説明する。シフトレジスタユニットＵｍにおける第１シフト回路１２と第２シフト回路１３は各自、出力サブ回路（第３トランジスタＴ３と第１コンデンサＣ１を含む）と、プルダウン制御サブ回路（第４トランジスタＴ４と第５トランジスタＴ５を含む）と、プルダウン制御サブ回路（第６トランジスタＴ６と、第７トランジスタＴ７と、第８トランジスタＴ８と、第２コンデンサＣ２とを含む）と、をそれぞれ含む。

一実施例では、出力サブ回路において、第３トランジスタＴ３のゲートはプルアップノードＰＵ（第１シフト回路１２又は第２シフト回路１３の入力端子）に結合され、第３トランジスタＴ３の第１電極は出力ノード（第１シフト回路１２又は第２シフト回路１３の出力端子）に結合され、第３トランジスタＴ３の第２電極は第１シフト回路１２の第２クロック端子に結合される。第１シフト回路１２の第１クロック端子は第１クロック信号ＣＫに接続され、第１シフト回路１２の第２クロック端子は第２クロック信号ＣＫＢに接続される。プルアップノードＰＵが第１レベルであるとき、線形領域又は飽和領域で動作する第３トランジスタＴ３は、出力ノードと第２クロック端子との間の接続を導通することができる。このように、出力サブ回路は、プルアップノードＰＵ、出力ノード、及び第１シフト回路１２の第２クロック端子にそれぞれ結合され、プルアップノードＰＵが第１レベルであるときに、出力ノードと第１シフト回路１２の第２クロック端子との間の接続を導通することができる。また、一方では、第１コンデンサＣ１は、セルフブースティングの実現に寄与し、他方では、第１キャパシタＣ１は、プルアップノードＰＵのレベル及び出力ノードのレベルの安定化に寄与する。

プルダウン制御サブ回路において、第４トランジスタＴ４のゲートはプルアップノードＰＵに結合され、第４トランジスタＴ４の第１電極は第１クロック端子に結合され、第４トランジスタＴ４の第２電極はプルダウンノードＰＤに結合される。第５トランジスタＴ５のゲートは第１クロック端子に結合され、第５トランジスタＴ５の第１電極はプルダウンノードＰＤに結合され、第５トランジスタＴ５の第２電極は第１レベルを提供する第２信号端子ＶＬに結合される。プルアップノードＰＵが第１レベルであるとき、線形領域又は飽和領域で動作する第４トランジスタＴ４は、第１クロック端子とプルダウンノードＰＤとの間の接続を導通することができる。第１シフト回路１２の第１クロック端子が第１レベルであるとき、線形領域又は飽和領域で動作する第５トランジスタＴ５は、第２信号端子ＶＬを介してプルダウンノードＰＤに第１レベルを提供する。このように、プルダウン制御サブ回路は、プルアップノードＰＵと第１シフト回路１２の第１クロック端子とをそれぞれ結合し、プルアップノードＰＵが第１レベルであるときに、第１シフト回路１２の第１クロック端子とプルダウンノードＰＤとの間の接続を導通することができる。また、第１シフト回路１２の第１クロック端子が第１レベルであるとき、プルダウン制御サブ回路は、第１レベルをプルダウンノードＰＤに供給することができる。

プルダウンサブ回路において、第６トランジスタＴ６のゲートは、プルダウンノードＰＤに結合され、第６トランジスタＴ６の第１電極は、第２レベルを供給する第１信号端子ＶＨに結合され、第６トランジスタＴ６の第２電極は、出力ノードに結合される。第７トランジスタＴ７のゲートは、プルダウンノードＰＤに結合され、第７トランジスタＴ７の第１電極は、第２レベルを提供する第１信号端子ＶＨに結合され、第７トランジスタＴ７の第２電極は、第８トランジスタＴ８の第１電極に結合される。第８トランジスタＴ８のゲートは、第１シフト回路１２の第２クロック端子に結合され、第８トランジスタＴ８の第１電極は、第７トランジスタＴ７の第２電極に結合され、第８トランジスタＴ８の第２電極は、プルアップノードＰＵに結合される。第２コンデンサＣ２の第１電極は、第２レベルを供給する第１信号端子ＶＨに結合され、第２コンデンサＣ２の第２電極は、プルダウンノードＰＤに結合される。プルダウンノードＰＤが第１レベルであるとき、線形領域又は飽和領域で動作する第６トランジスタＴ６は、第１信号端子ＶＨを介して第２レベルを出力ノードに供給することができる。プルダウンサブ回路は、プルダウンノード、プルアップノード、出力ノード及び第１シフト回路１２の第２クロック端子にそれぞれ結合され、プルダウンノードが第１レベルであるとき、プルダウンサブ回路は、出力ノードに第２レベルを供給し、プルダウンノード及び第１シフト回路１２の第２クロック端子がともに第１レベルであるとき、プルアップノードに第２レベルを供給することができる。第２キャパシタＣ２は、プルダウンノードＰＤの電位を安定化させる役割を果たす。

図３は、本開示の一実施例によるシフトレジスタユニットの第１シフト回路の回路動作タイミングチャートである。以下、図３を参照して、図２のシフトレジスタユニットＵｍにおける第１シフト回路１２の動作フローの一例を説明する。以下の説明では、特に説明をしない限り、第１レベルはローレベルであり、第２レベルはハイレベルであるものとする。

図２及び図３に示すように、第１時刻ｔａ以前及び第４時刻ｔｄ以降の期間において、第１クロック信号ＣＫと第２クロック信号ＣＫＢが周期的かつ交互に導通されることによって、第５トランジスタＴ５と第８トランジスタＴ８が交互に導通される（オン状態は、例えば、線形領域又は飽和領域で動作する状態である）。これにより、プルダウンノードＰＤのレベルはローレベルを維持できるので、第６トランジスタＴ６及び第７トランジスタＴ７はオン状態を維持し、プルアップノードＰＵのレベル及びカスケード出力端子Ｂｍのレベルはハイレベルを維持できる。第３トランジスタＴ３及び第４トランジスタＴ４はオフ状態を維持する（オフ状態は、例えば、カットオフ領域で動作する状態である）。

図２及び図３に示すように、第１時刻ｔａから第２時刻ｔｂまでの間に、第１クロック信号ＣＫとシフトレジスタＵｍの入力端子Ａｍはともにローレベルであり、入力回路１１における第９トランジスタＴ９は導通されて、プルアップノードＰＵのレベルを低くする。このとき、第３トランジスタＴ３及び第４トランジスタＴ４は導通されて、プルダウンノードＰＤは第１クロック信号ＣＫに接続され、カスケード出力端子Ｂｍは第２クロック信号ＣＫＢに接続されることによって、プルダウンノードＰＤはローレベルを維持し、出力端子Ｂｍはハイレベルを維持する。第６トランジスタＴ６及び第７トランジスタＴ７は導通され、第１コンデンサＣ１は充電される。

図２及び図３に示すように、第２時刻ｔｂから第３時刻ｔｃまでの間に、第１クロック信号ＣＫはハイレベルに変換され、第２クロック信号ＣＫＢはローレベルに変換される。このとき、第３トランジスタＴ３及び第１キャパシタＣ１の作用により、カスケード出力端子Ｂｍのレベルはローレベル（第１レベル）に転換し、プルアップノードＰＵのレベルは、より低いレベルに引き下げられる（即ち、ブートストラップ）。これにより、第３トランジスタＴ３及び第４トランジスタＴ４は導通された状態を維持し、第６トランジスタＴ６及び第７トランジスタＴ７はターンオフされ、第１クロック信号ＣＫと導通されたプルダウンノードＰＤはハイレベルに転換する。

図２及び図３に示すように、第３時刻ｔｃから第４時刻ｔｄまでの間に、第１クロック信号ＣＫはローレベルに転換し、第２クロック信号ＣＫＢはハイレベルに転換し、第５トランジスタＴ５は導通され、第１クロック信号ＣＫと導通されたプルダウンノードＰＤはローレベルに転換する。これにより、第６トランジスタＴ６と第７トランジスタＴ７は導通され、第１信号端子ＶＨと導通されたカスケード出力端子Ｂｍがハイレベルに転換する。この期間内に、導通された第９トランジスタＴ９は入力端子Ａｍ及びプルアップノードＰＵを導通して、プルアップノードＰＵをハイレベルに転換し、第３トランジスタＴ３及び第４トランジスタＴ４をターンオフする。これにより、第１シフト回路１２は、第１時刻ｔａ前の状態に戻る。すなわち、第１シフト回路１２のリセットが完了する。

簡単のため、第１時刻ｔａから第２時刻ｔｂまでの期間を第１シフト回路１２の入力段階、第２時刻ｔｂから第３時刻ｔｃまでの期間を第１シフト回路１２の出力段階、第３時刻ｔｃから第４時刻ｔｄまでの期間を第１シフト回路１２のリセット段階と称する。同様に、制御信号Ｓ１がローレベルの場合、第２時刻ｔｂから第３時刻ｔｃまでの期間は、第２シフト回路１３の入力段階でもあり（第１トランジスタＴ１が、カスケード出力端子Ｂｍを介して、第２シフト回路１３のプルアップノードＰＵにローレベルを供給する）、第３時刻ｔｃから第４時刻ｔｄまでの期間は、第２シフト回路１３の出力段階でもある（第１クロック信号ＣＫと導通された走査出力端子Ｃｍがローレベルに転換する）と推定できる。したがって、上記のタイミングチャートに従って、カスケード出力と走査出力は、それぞれ第１シフト回路１２と第２シフト回路１３により完成することができる。

これを基に、制御信号により対応行の走査出力をスキップする別の実現方法を以下に説明する。

図４は、本開示の一実施例による走査駆動回路の構造概略図である。図４に示すように、該走査駆動回路は、複数段のカスケードシフトレジスタユニットを含む。図４では、カスケード接続されたシフトレジスタユニットＵｍ、シフトレジスタユニットＵｍ＋１、シフトレジスタユニットＵｍ＋２、及びシフトレジスタユニットＵｍ＋３を例に挙げて示している。走査駆動回路における任意の隣接する２段のシフトレジスタユニットの間のカスケード関係は、上述した通りである。一例では、第１段のシフトレジスタユニットのカスケード入力端子は、フレームスタート信号（ＳＴＶ）に結合され、走査駆動回路の第１段以外の任意の段のシフトレジスタユニットのカスケード入力端子は、前段のシフトレジスタユニットのカスケード出力端子に結合される。奇数段のシフトレジスタユニットで使用される第１クロック信号ＣＫと第２クロック信号ＣＫＢは、偶数段のシフトレジスタユニットで使用される第１クロック信号ＣＫと第２クロック信号ＣＫＢとそれぞれ逆相である。

図５は、本開示の一実施例による走査駆動回路の回路タイミングチャートである。図４及び図５に示すように、シフトレジスタユニットＵｍは、上述したように、図５に示す第１クロック信号ＣＫ、第２クロック信号ＣＫＢ、及びカスケード入力端子Ａｍの信号の入力により、図５に示すカスケード出力端子Ｂｍ及び走査出力端子Ｃｍの信号の出力を実現することができる。同様に、他のシフトレジスタユニットもシフトレジスタユニットＵｍと類似した出力を実現できる。図２、図４及び図５に示すように、制御信号Ｓ１は、第３時刻ｔｃから第５時刻ｔｅまでの期間において、ハイレベル（制御信号Ｓ１の第２レベル）であり、その他の期間においてローレベルである。従って、第３時刻ｔｃから第５時刻ｔｅまでの間、各段のシフトレジスタユニットのカスケード出力端子と、その第２シフト回路１３のプルアップノードＰＵとの結合が全て遮断され、これにより、第２シフト回路１３のプルアップノードＰＵはこの期間でローレベルに転換することはできない。よって、シフトレジスタユニットＵｍ＋１及びシフトレジスタユニットＵｍ＋２における第２シフト回路１３は、上述の入力段階に移行せず、対応する走査出力端子Ｃｍ＋１及び走査出力端子Ｃｍ＋２は走査出力が発生しない（シフトレジスタユニットＵｍ＋３は、この影響を受けない）。このように、シフトレジスタユニットＵｍ＋１、シフトレジスタユニットＵｍ＋２に対応する２つの画素行をスキップした出力が実現される。また、第３時刻ｔｃから第５時刻ｔｅまでの間、リセット信号Ｓ２はローレベル（第１レベル）である。従って、各シフトレジスタユニットにおいて導通された第２トランジスタＴ２は、信号線ＶＨを介して第２シフト回路１３のプルアップノードＰＵにハイレベルを供給することができ、このときの第２シフト回路１３の各プルアップノードＰＵの電位を安定させ、ノイズ干渉による誤出力を防止することができる。

このように、任意の正の整数ｍについて、ｍ＋１行目の画素行のリフレッシュをスキップするべき場合には、ｍ行目のシフトレジスタユニットＵｍが走査出力を行う期間（走査出力端子Ｃｍがローレベルである期間、即ち、ｍ行目の画素行のデータ書き込み期間）において、制御信号Ｓ１に第２レベル（ハイレベル）を供給する。一方、ｍ＋１行目の画素行のリフレッシュをスキップする必要がない場合には、ｍ行目のシフトレジスタユニットＵｍが走査出力を行う期間（走査出力端子Ｃｍがローレベルである期間、即ち、ｍ行目の画素行のデータ書き込み期間）において、制御信号Ｓ１に第１レベル（ローレベル）を供給する。

このように、上述の走査駆動回路の駆動方法は、走査駆動回路における各シフトレジスタユニットに制御信号を供給するステップを含む。リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において、前記制御信号は第１レベルである。リフレッシュをスキップするべき各画素行の直前の行に対応するデータ書き込み期間において、前記制御信号は第２レベルである。また、１行目の画素行のリフレッシュをスキップするべき場合には、フレームスタート信号と走査駆動回路との間の結合を遮断すること、及び／又はフレームスタート信号が第１レベルである期間内に、制御信号Ｓ１に第２レベルを供給することができる。また、１行目の画素行が走査されて出力される期間に、２行目の画素行に対応するシフトレジスタユニットのカスケード入力端子に第１レベルを供給する。この場合、フレームスタート信号の入力が遮断されるので、初段以外のシフトレジスタユニットがカスケード出力と走査出力を正常に行うことができるように、追加の信号入力が必要である。１行目を含む複数の連続した画素行のリフレッシュをスキップするべき場合は、類推によって導き出すことができる。

図６は、本開示の一実施例による走査駆動回路の回路タイミングチャートである。この例では、制御信号Ｓ１は、第１制御信号Ｓ１１と第２制御信号Ｓ１２とを含む（図６に示す第１制御信号Ｓ１１と第２制御信号Ｓ１２はいずれも一例である）。上記駆動方法において、前記走査駆動回路のシフトレジスタユニットの各々に制御信号を供給するステップは、走査駆動回路の奇数段のシフトレジスタユニットに第１制御信号を供給することと、走査駆動回路の偶数段のシフトレジスタユニットに第２制御信号を供給することとを含んでよい。

一実施例では、前記第１制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において第１レベルであり、前記第１制御信号は、リフレッシュをスキップするべき各画素行の直前の行に対応するデータ書き込み期間において、第２レベルである。前記第２制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において第１レベルであり、前記第２制御信号は、リフレッシュをスキップするべき各画素行の直前の行に対応するデータ書き込み期間において、第２レベルである。前記第１制御信号と前記第２制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において逆相信号である。これにより、信号がより安定する。

同様の発明構想に基づき、上記いずれか一つのシフトレジスタユニットの駆動方法は、前記第１シフト回路がその出力端子に第１レベルを供給するときに、前記シフトレジスタユニットに対応する画素行のリフレッシュをスキップするように、前記第１制御端子に第２レベルを供給するステップを含んでもよい。なお、上述した走査駆動回路の駆動方法の説明は、既にシフトレジスタユニットの駆動方法の例を含むので、ここでは省略する。

同様の発明構想に基づき、本開示の一実施例は、前記いずれか１つのアレイ基板を含む表示装置を提供する。本開示の表示装置は、表示パネル、携帯電話、タブレット、テレビ、ディスプレイ、ノート型パーソナルコンピュータ、デジタルフォトフレーム、ナビゲーションなど、表示機能を有する製品又は部品であればよい。例えば、図７に例示した表示装置１００は、表示領域において行列状に配列されたサブ画素ユニットＰｘを備える。上記のアレイ基板は、表示装置１００の内部に設けられてもよく、各サブ画素ユニットＰｘの各々の表示階調の調整を実現するために、アレイ基板は、各サブ画素ユニットＰｘ内に画素回路を有してもよい。上記アレイ基板は、画素回路の各々に必要なゲート走査信号を供給するために、表示領域外に上記走査駆動回路を少なくとも一つ含むことができる。一例として、表示装置は、走査駆動回路に適切な制御信号を提供することによって、表示画面の一部のリフレッシュを実現することができ、これにより、消費電力を低減することができる。

本開示の原理及び実施例は、本明細書に記載されている。本開示の実施例の説明は、本開示の装置及び方法、並びにそのコア概念の理解に寄与するためのものだけである。また、当業者にとっては、本開示は、本開示の範囲に関連し、上述の技術案は上記の技術的特徴の具体的な組み合わせによって限定されるものではなく、本発明の技術的思想を逸脱することなく、上述した技術的特徴又はその均等物の組み合わせによって得られる他の技術案も含む。例えば、類似した特徴で本開示に開示された上記の特徴（ただし、これに限定されない）を置き換えることによって技術案を得ることができる。

本出願は、２０１８年１２月１２日に出願された、出願番号が第２０１８１１５２０９８７．４号の中国特許出願の優先権を主張し、その開示内容の全てが参照によって本出願に取り込まれる。

Claims (17)

1. カスケード入力端子と、カスケード出力端子と、走査出力端子とを有するシフトレジスタユニットであって、
   入力端子と、前記カスケード出力端子に結合された出力端子と、第１クロック端子と、第２クロック端子とを有する第１シフト回路と、
   入力端子と、前記走査出力端子に結合された出力端子と、第１クロック端子と、第２クロック端子とを有する第２シフト回路と、
   前記第１シフト回路の入力端子と前記カスケード入力端子との間に結合された入力回路であって、入力クロック端子を有し、前記入力クロック端子の制御下で、前記カスケード入力端子からの入力信号を前記第１シフト回路の入力端子に供給するように構成された入力回路と、
   前記第１シフト回路の出力端子と前記第２シフト回路の入力端子との間に結合され、第１制御端子を有する制御回路と、
   第２制御端子と前記第２シフト回路の入力端子とにそれぞれ結合されるリセット回路であって、前記第２制御端子の制御下で、前記第２シフト回路の前記入力端子をリセットする、リセット回路と、を含み、
   前記制御回路は、前記第１制御端子の信号に基づいて、前記第１シフト回路の出力端子と前記第２シフト回路の入力端子との接続を制御するように構成される、シフトレジスタユニット。
2. 前記制御回路は、第１トランジスタを含み、
   前記第１トランジスタのゲートは前記第１制御端子に結合され、前記第１トランジスタの第１電極は前記第１シフト回路の出力端子に結合され、前記第１トランジスタの第２電極は前記第２シフト回路の入力端子に結合され、
   前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である、
   請求項１に記載のシフトレジスタユニット。
3. 前記リセット回路は、第２トランジスタを含み、
   前記第２トランジスタのゲートは前記第２制御端子に結合され、前記第２トランジスタの第１電極は第１信号端子に結合され、前記第２トランジスタの第２電極は前記第２シフト回路の入力端子に結合され、
   前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である、
   請求項１に記載のシフトレジスタユニット。
4. 前記第１シフト回路は、出力サブ回路と、プルダウン制御サブ回路と、プルダウンサブ回路とを含み、
   前記出力サブ回路は、プルアップノード、出力ノード、及び前記第１シフト回路の第２クロック端子に結合され、前記プルアップノードの制御下で前記出力ノードと前記第１シフト回路の第２クロック端子とを接続するように構成され、
   前記プルアップノードは前記第１シフト回路の入力端子に結合され、前記出力ノードは前記第１シフト回路の出力端子に結合され、
   前記プルダウン制御サブ回路は、前記プルアップノード、プルダウンノード、及び前記第１シフト回路の第１クロック端子にそれぞれ結合され、前記プルアップノードの制御下で前記第１シフト回路の第１クロック端子と前記プルダウンノードとを接続し、前記第１シフト回路の第１クロック端子の制御下で前記プルダウンノードをプルアップするように構成され、
   前記プルダウンサブ回路は、前記プルダウンノードと、前記プルアップノードと、前記出力ノードと、前記第１シフト回路の第２クロック端子とにそれぞれ結合され、前記プルダウンノードの制御下で前記出力ノードをプルダウンし、前記プルダウンノードと前記第１シフト回路の第２クロック端子との両方の制御下で前記プルアップノードをプルダウンするように構成される、
   請求項１～３のいずれか１項に記載のシフトレジスタユニット。
5. 前記出力サブ回路は、第３トランジスタと第１キャパシタとを含み、
   前記第３トランジスタのゲートは前記プルアップノードに結合され、前記第３トランジスタの第１電極は前記出力ノードに結合され、前記第３トランジスタの第２電極は前記第２クロック端子に結合され、
   前記第１キャパシタの第１電極は前記プルアップノードに結合され、前記第１キャパシタの第２電極は前記出力ノードに結合され、
   前記第３トランジスタの第１電極及び第２電極は、それぞれソース又はドレインの一方である、請求項４に記載のシフトレジスタユニット。
6. 前記プルダウン制御サブ回路は、第４トランジスタと第５トランジスタとを含み、
   前記第４トランジスタのゲートは前記プルアップノードに結合され、前記第４トランジスタの第１電極は前記第１シフト回路の第１クロック端子に結合され、前記第４トランジスタの第２電極は前記プルダウンノードに結合され、
   前記第５トランジスタのゲートは前記第１クロック端子に結合され、前記第５トランジスタの第１電極は前記プルダウンノードに結合され、前記第５トランジスタの第２電極は第２信号端子に結合され、
   前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である、
   請求項４に記載のシフトレジスタユニット。
7. 前記プルダウンサブ回路は、第６トランジスタと、第７トランジスタと、第８トランジスタと、第２キャパシタとを含み、
   前記第６トランジスタのゲートは、前記プルダウンノードに結合され、前記第６トランジスタの第１電極は、第１信号端子に結合され、前記第６トランジスタの第２電極は、前記出力ノードに結合され、
   前記第７トランジスタのゲートは、前記プルダウンノードに結合され、前記第７トランジスタの第１電極は、前記第１信号端子に結合され、前記第７トランジスタの第２電極は、前記第８トランジスタの第１電極に結合され、
   前記第８トランジスタのゲートは、前記第１シフト回路の第２クロック端子に結合され、前記第８トランジスタの第２電極は、前記プルアップノードに結合され
   前記第２キャパシタの第１電極は、前記第１信号端子に結合され、前記第２キャパシタの第２電極は、前記プルダウンノードに結合され、
   前記第６トランジスタ、前記第７トランジスタ及び前記第８トランジスタの第１電極及び第２電極は、それぞれソース又はドレインの一方である、請求項４に記載のシフトレジスタユニット。
8. 前記第１シフト回路と前記第２シフト回路とは、同一の回路構成を有する、請求項４～請求項７のいずれか１項に記載のシフトレジスタユニット。
9. 前記入力回路は第９トランジスタを含み、
   前記第９トランジスタのゲートは、前記第１シフト回路の第１クロック端子に結合され、前記第９トランジスタの第１電極は前記入力回路の入力端子に結合され、前記第９トランジスタの第２電極は前記入力回路の出力端子に結合され、
   前記第１電極と前記第２電極は、それぞれソース及びドレインの一方である、請求項１～請求項８のいずれか１項に記載のシフトレジスタユニット。
10. 前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の前記入力クロック端子とは、同一のクロックに結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子とは、同一のクロックに結合される、請求項１に記載のシフトレジスタユニット。
11. 請求項１に記載のシフトレジスタユニットの駆動方法であって、
    前記第１シフト回路がその出力端子に第１レベルを供給するときに、前記シフトレジスタユニットに対応する画素行のリフレッシュをスキップするように、前記第１制御端子に第２レベルを供給するステップを含む、シフトレジスタユニットの駆動方法。
12. 前記シフトレジスタユニットは、前記第２シフト回路の入力端子と第２制御端子にそれぞれ結合されたリセット回路を含み、前記駆動方法は、前記第２シフト回路の入力端子に第２レベルを供給するように、前記第２制御端子にリセット信号を供給するステップを更に含む、請求項１１に記載のシフトレジスタユニットの駆動方法。
13. 複数段のシフトレジスタユニットを含む走査駆動回路であって、
    前記複数段のシフトレジスタユニットのそれぞれは、請求項１～１０のいずれか１項に記載のシフトレジスタユニットであり、
    奇数段のシフトレジスタユニットにおいて、前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の前記入力クロック端子とは、第１クロック信号に結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子は、第２クロック信号に結合され、
    偶数段のシフトレジスタユニットにおいて、前記第１シフト回路の第１クロック端子と、前記第２シフト回路の第２クロック端子と、前記入力回路の前記入力クロック端子とは、前記第２クロック信号に結合され、前記第１シフト回路の第２クロック端子と前記第２シフト回路の第１クロック端子は、前記第１クロック信号に結合される、走査駆動回路。
14. 初段以外のいずれかの段のシフトレジスタユニットの前記カスケード入力端子は、前段のシフトレジスタユニットの前記カスケード出力端子に結合される、請求項１３記載の走査駆動回路。
15. 前記シフトレジスタユニットの各々の前記第１制御端子に制御信号を供給するステップを有し、
    前記制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において第１レベルであり、前記制御信号は、リフレッシュをスキップするべき各画素行の直前の行に対応するデータ書き込み期間において第２レベルである、請求項１３又は請求項１４に記載の走査駆動回路の駆動方法。
16. 前記制御信号は、第１制御信号と第２制御信号とを含み、前記走査駆動回路のシフトレジスタユニットの各々に前記制御信号を供給するステップは、
    前記走査駆動回路の奇数段のシフトレジスタユニットに前記第１制御信号を供給することと、
    前記走査駆動回路の偶数段のシフトレジスタユニットに前記第２制御信号を供給することと、を含み、
    前記第１制御信号と前記第２制御信号は、リフレッシュが必要な各画素行の直前の行に対応するデータ書き込み期間において逆相信号である、請求項１５に記載の駆動方法。
17. 請求項１３又は１４に記載の走査駆動回路を含む表示装置。

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