WO2007058018A1

WO2007058018A1 - 液晶表示装置およびその駆動方法

Info

Publication number: WO2007058018A1
Application number: PCT/JP2006/318957
Authority: WO
Inventors: Hajime Washio; Michael James Brownlow
Original assignee: Sharp Kabushiki Kaisha
Priority date: 2005-11-16
Filing date: 2006-09-25
Publication date: 2007-05-24
Also published as: US20090109203A1; CN101305415B; JP4762251B2; CN101305415A; JPWO2007058018A1

Abstract

　データ信号線駆動回路１３に第１のサンプリング部２３と、それよりも低速で動作する第２のサンプリング部２４とを設ける。選択回路２２の作用により、通常表示モードでは第１のサンプリング部２３が動作し、パーシャル表示モードでは第２のサンプリング部２４が動作する。正しいサンプリング動作を保証するために、パーシャル表示モードにおける表示期間では通常表示モードのときよりも、１ライン時間およびサンプリング周期を長くする。通常表示モードでは、第１のサンプリング部２３と第２のサンプリング部２４の両方が動作することとしてもよい。これにより、パーシャル表示を行うときの液晶表示装置の消費電力を低減する。

Description

明細書

液晶表示装置およびその駆動方法

技術分野

[0001] 本発明は、液晶表示装置およびその駆動方法に関し、特に、パーシャル表示機能を有する液晶表示装置およびその駆動方法に関する。

背景技術

[0002] 液晶表示装置の中には、画面の一部に表示を行う（以下、パーシャル表示という）機能を有するものがある。パーシャル表示は、例えば携帯電話において、待ち受け中に電波の受信状態や時刻などを画面の一部に表示するときに使用される（図 10を参照)。パーシャル表示を行うときには、設定された表示領域内の表示素子には映像信号が書き込まれるが、非表示領域内の表示素子には映像信号が書き込まれない。このようなパーシャル表示を行うことにより、表示素子の駆動頻度を減らし、液晶表示装置の消費電力を低減することができる。パーシャル表示については、例えば特許文献 1および 2に開示されている。

[0003] 図 11は、パーシャル表示機能を有する従来の液晶表示装置の構成を示す図である。図 11において、画素アレイ 84は、（！！！！！；！個の表示素子!³、 n本の走査信号線 G l〜Gn、および、 m本のデータ信号線 Sl〜Smを含んでいる。走査信号線駆動回路 82は、表示制御部 81から出力された制御信号（GSP、 GEN、 GCK1、 GCK2)に基づき、走査信号線 Gl〜Gnを順に選択的に活性ィ匕する。データ信号線駆動回路 83 は、表示制御部 81から出力された制御信号 (SSP、 SCK、 SCKB)および映像信号 VDに基づき、データ信号線 Sl〜Smを駆動する。

[0004] パーシャル表示を行うときには、表示制御部 81は、非表示期間（非表示領域に対応した期間）では、ゲートィネーブル信号 GENをローレベルに制御する。走査信号線駆動回路 82は、ゲートィネーブル信号 GENがローレベルのときには、いずれの走查信号線も活性化しない。したがって、ゲートイネ一ブル信号 GENがローレベルである間、映像信号 VDは、ずれの表示素子 Pにも書き込まれな!/、。

[0005] 図 12は、データ信号線駆動回路 83の詳細な構成を示す図である。データ信号線駆動回路 83は、データ信号線 Sl〜Smのそれぞれに対応して、フリップフロップ 91 およびサンプリング部 92を含んでいる。フリップフロップ 91は、直列に接続され、シフトレジスタを形成する。シフトレジスタの出力信号力データ信号線 Sl〜Smについてのサンプリング信号 SMPl〜SMPmとなる。

[0006] サンプリング部 92は、複数のインバータ 93およびサンプリングスィッチ 94を含んでいる。インバータ 93は、駆動能力が小さいもの力も順に直列に接続される。サンプリングスィッチ 94の制御端子には、インバータ 93を通過したサンプリング信号 SMP1 〜SMPmが与えられる。サンプリングスィッチ 94は、制御端子に与えられたサンプリング信号に基づき、映像信号 VDをデータ信号線 Sl〜Smに印加するカゝ否かを切り換える。なお、サンプリング部 92にインバータ 93を設ける理由は、フリップフロップ 91 の駆動能力ではサンプリングスィッチ 94を所望の速度でスイッチングさせることができないからである。

特許文献 1 :日本国特開平 11— 184434号公報

特許文献 2 :日本国特開 2002— 99262号公報

発明の開示

発明が解決しょうとする課題

[0007] 上述したパーシャル表示は、主に、消費電力に対する要求が厳ヽ電子機器 (例えば、携帯電話)で行われる。このため、液晶表示装置の消費電力も、可能な限り低減する必要がある。ところが一方では、液晶表示装置に含まれる表示素子の個数は増加し続けている。表示素子の個数が増加すると、（1)サンプリング部の個数が増加する、（2)サンプリング部がより高速に動作する、などの理由により液晶表示装置の消費電力は増加する。

[0008] ところで、パーシャル表示機能を有する液晶表示装置を使用する場合、一般に、画面全体に表示を行う時間よりも、パーシャル表示を行う時間のほうがはるかに長い。したがって、液晶表示装置の消費電力を低減するためには、パーシャル表示を行うときの消費電力を低減することが効果的である。また、液晶表示装置のデータ信号線駆動回路では、シフトレジスタとサンプリングスィッチとの間に設けられるバッファ回路（図 11では、インバータ 93)が多くの電力を消費することが知られて、る。 [0009] それ故に、本発明は、パーシャル表示を行うときの液晶表示装置の消費電力を低減することを目的とする。

課題を解決するための手段

[0010] 本発明の第 1の局面は、パーシャル表示機能を有する液晶表示装置であって、行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、

前記走査信号線を選択的に活性化する走査信号線駆動回路と、

与えられた映像信号に基づき、前記データ信号線を駆動するデータ信号線駆動回路とを備え、

前記データ信号線駆動回路は、

各前記データ信号線についてサンプリング信号を出力するシフトレジスタと、第 1および第 2の出力端子を有し、前記シフトレジスタから出力されたサンプリング信号を、通常表示モードでは少なくとも前記第 1の出力端子から出力し、パーシャル表示モードでは前記第 2の出力端子から出力する選択回路と、

前記第 1の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第 1のサンプリング部と、

前記第 2の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第 2のサンプリング部とを含むことを特徴とする。

[0011] 本発明の第 2の局面は、本発明の第 1の局面において、

前記第 2のサンプリング部は、前記第 1のサンプリング部よりも低速で動作する回路構成を有することを特徴とする。

[0012] 本発明の第 3の局面は、本発明の第 2の局面において、

前記第 1のサンプリング部は、

前記第 1の出力端子から出力されたサンプリング信号が入力される第 1のノッファ部と、

前記第 1のバッファ部力も出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加する力否かを切り換える第 1のサンプリングスィッチとを含み、

前記第 2のサンプリング部は、

前記第 2の出力端子から出力されたサンプリング信号が入力される第 2のノッファ部と、

前記第 2のバッファ部から出力されたサンプリング信号に基づき、前記映像信号を前記データ信号線に印加する力否かを切り換える第 2のサンプリングスィッチとを含み、

前記第 2のバッファ部の駆動能力は、前記第 1のバッファ部よりも低ぐ

前記第 2のサンプリングスィッチのオン抵抗は、前記第 1のサンプリングスィッチよりも大きいことを特徴とする。

[0013] 本発明の第 4の局面は、本発明の第 3の局面において、

前記第 2のバッファ部は、前記第 1のノッファ部よりもチャネル幅が狭いトランジスタで構成されており、

前記第 2のサンプリングスィッチは、前記第 1のサンプリングスィッチよりもチャネル幅が狭ヽトランジスタで構成されてヽることを特徴とする。

[0014] 本発明の第 5の局面は、本発明の第 1の局面において、

前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第 2の出力端子から出力せず、前記第 1の出力端子力出力することを特徴とする。

[0015] 本発明の第 6の局面は、本発明の第 1の局面において、

前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第 1および第 2の出力端子から出力することを特徴とする。

[0016] 本発明の第 7の局面は、本発明の第 1の局面において、

前記走査信号線駆動回路は、通常表示モードでは、活性化する走査信号線を第 1 のライン時間ごとに切り換え、パーシャル表示モードにおける表示期間では、活性ィ匕する走査信号線を前記第 1のライン時間よりも長い第 2のライン時間ごとに切り換え、前記シフトレジスタは、通常表示モードでは第 1のサンプリング周期で動作し、パーシャル表示モードにおける表示期間では、前記第 1のサンプリング周期よりも長い第 2のサンプリング周期で動作することを特徴とする。

[0017] 本発明の第 8の局面は、行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する液晶表示装置の駆動方法であって、

前記走査信号線を選択的に活性化するステップと、

与えられた映像信号に基づき、前記データ信号線を駆動するステップとを備え、前記データ信号線を駆動するステップは、

各前記データ信号線についてサンプリング信号を生成するステップと、生成したサンプリング信号を、通常表示モードでは少なくとも第 1のサンプリング信号として出力し、パーシャル表示モードでは第 2のサンプリング信号として出力するステツプと、

第 1のサンプリング部を用、て、前記第 1のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップと、

第 2のサンプリング部を用いて、前記第 2のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップとを含む。

発明の効果

[0018] 本発明の第 1または第 8の局面によれば、通常表示モードでは、第 1のサンプリング部（あるいは、第 1および第 2のサンプリング部）を用いたサンプリングが行われ、パーシャル表示モードでは、第 1のサンプリング部とは異なる第 2のサンプリング部を用いたサンプリングが行われる。これにより、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

[0019] 本発明の第 2の局面によれば、通常表示モードでは、第 1のサンプリング部（あるいは、第 1および第 2のサンプリング部）を用いたサンプリングが行われ、パーシャル表示モードでは、第 1のサンプリング部よりも低速で動作する第 2のサンプリング部を用いたサンプリングが行われる。これにより、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。 [0020] 本発明の第 3の局面によれば、第 1のサンプリング部と第 2のサンプリング部との間で、ノッファ部およびサンプリングスィッチの特性に差を持たせることにより、第 1のサンプリング部よりも低速で動作する第 2のサンプリング部を備えた液晶表示装置を得ることがでさる。

[0021] 本発明の第 4の局面によれば、第 1のサンプリング部と第 2のサンプリング部との間で、バッファ部およびサンプリングスィッチを構成するトランジスタのチャネル幅に違いを持たせることにより、第 1のサンプリング部よりも低速で動作する第 2のサンプリング部を備えた液晶表示装置を得ることができる。

[0022] 本発明の第 5の局面によれば、第 1のサンプリング部と第 2のサンプリング部とは常に排他的に動作するので、液晶表示装置の設計や評価などを容易に行うことができる。

[0023] 本発明の第 6の局面によれば、通常表示モードでは 2つのサンプリング部が並列に動作するので、第 1のサンプリング部の能力を低く設計することができる。

[0024] 本発明の第 7の局面によれば、パーシャル表示モードにおける表示期間では、 1ライン時間およびサンプリング周期が通常表示モードのときよりも長くなり、映像信号は通常表示モードのときよりも遅い速度で変化する。したがって、第 2のサンプリング部が動作するパーシャル表示モードでも、正し、サンプリング動作を保証することができる。

図面の簡単な説明

[0025] [図 1]本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。

[図 2]図 1に示す液晶表示装置に含まれるデータ信号線駆動回路の詳細な構成を示す図である。

[図 3A]図 2に示すデータ信号線駆動回路に含まれる選択回路の第 1構成例の回路図である。

[図 3B]図 3Aに示す選択回路の真理値表を示す図である。

[図 4A]図 2に示すデータ信号線駆動回路に含まれる選択回路の第 2構成例の回路図である。

[図 4B]図 4Aに示す選択回路の真理値表を示す図である。圆 5A]図 2に示すデータ信号線駆動回路に含まれる選択回路の第 3構成例を回路図である。

圆 5B]図 5Aに示す選択回路の真理値表を示す図である。

圆 6]図 3Aまたは図 4Aに示す選択回路を含むデータ信号線駆動回路のタイミングチャートである。

圆 7]図 5Aに示す選択回路を含むデータ信号線駆動回路のタイミングチャートである。

圆 8]図 2に示すデータ信号線駆動回路に含まれる第 1および第 2のサンプリング部の動作状況を示すテーブルである。

圆 9]図 1に示す液晶表示装置に含まれる表示制御部の出力信号のタイミングチヤ一トである。

[図 10]パーシャル表示による表示画面の例を示す図である。

[図 11]従来の液晶表示装置の構成を示すブロック図である。

圆 12]従来の液晶表示装置に含まれるデータ信号線駆動回路の詳細な構成を示す図である。

符号の説明

lO- •·¾¾(ΤΒ表示装置

l l- ··表示制御部

12· ··走査信号線駆動回路

13· ··データ信号線駆動回路

14· '·画素アレイ

21· "フリップフロップ

22· ··選択回路

23· '·第 1のサンプリング部

24· '·第 2のサンプリング部

31、 41· ··インバータ

32、 42· ··サンプリングスィッチ

発明を実施するための最良の形態 [0027] 図 1は、本発明の一実施形態に係る液晶表示装置の構成を示すブロック図である。図 1に示す液晶表示装置 10は、表示制御部 11、走査信号線駆動回路 12、データ信号線駆動回路 13、および、画素アレイ 14を備えている。液晶表示装置 10には、通常表示モードかパーシャル表示モードかを示すモード選択信号 MSELが供給される。液晶表示装置 10は、通常表示モードでは画面全体に表示を行い、パーシャル表示モードでは画面の一部に表示を行う。

[0028] 画素アレイ 14は、（m X n)個の表示素子 P、 n本の走査信号線 Gl〜Gn、および、 m本のデータ信号線 Sl〜Smを含んでいる。（！！！個の表示素子？は、行方向に m個ずつ、列方向に n個ずつ配置される。走査信号線 Gl〜Gnは、同じ行に配置された表示素子 Pに共通して接続される。データ信号線 Sl〜Smは、同じ列に配置された表示素子 Pに共通して接続される。

[0029] 画素アレイ 14は、液晶パネル上に形成される。液晶パネルには、走査信号線駆動回路 12およびデータ信号線駆動回路 13の全部または一部が、モノリシックに形成される。また、液晶パネルに表示制御部 11の一部をモノリシックに形成してもよい。

[0030] 表示制御部 11は、走査信号線駆動回路 12およびデータ信号線駆動回路 13に対して制御信号を出力すると共に、データ信号線駆動回路 13に対して映像信号 VDを出力する。より詳細には、表示制御部 11は、走査信号線駆動回路 12に対して、ゲートスタートパルス GSP、ゲートクロック GCK1、 GCK2、および、ゲートイネ一ブル信号 GENを出力すると共に、データ信号線駆動回路 13に対して、ソーススタートパルス S SP、ソースクロック SCK、 SCKB (SCKの否定信号）、パーシャル表示制御信号 PA TCTL、および、映像信号 VDを出力する。

[0031] ゲートスタートパルス GSPは、 1フレームの先頭を示す信号であり、 1フレーム時間に 1回の割合で所定の時間だけ所定のレベル (以下、ハイレベルとする）となる。ゲートクロック GCK1、 GCK2は、 1ラインの先頭を示す信号であり、それぞれ、 2ライン時間に 1回の割合で所定の方向（以下、立ち上がり方向とする）に変化する。ゲートイネ一ブル信号 GENは、表示を行うか否かを 1ラインごとに示す信号であり、通常表示モード、および、パーシャル表示モードにおける表示期間（表示領域に対応した期間）では所定の値 (以下、ノ、ィレベルとする）となる。 [0032] 以下、映像信号 VDが変化する周期を「サイクル」と!、う。ソーススタートパルス SSP は、 1ラインの先頭を示す信号であり、 1ライン時間に 1サイクルだけ所定のレベル (以下、ハイレベルとする）となる。ソースクロック SCKは、 2サイクルの周期を有するクロック信号である。パーシャル表示制御信号 PATCTLは、モード選択信号 MSELと同じ信号である。映像信号 VDは、ソースクロック SCKの立ち上がりと立ち下がりに同期して変化する。

[0033] 走査信号線駆動回路 12は、表示制御部 11から出力された制御信号に基づき、走查信号線 Gl〜Gnを順に選択的に活性ィ匕する。より詳細には、走査信号線駆動回路 12は、ゲートスタートパルス GSPが出力された直後の 1ライン時間では、走査信号線 G1に所定の電位を印加することにより、走査信号線 G1を活性化する。その後、走查信号線駆動回路 12は、ゲートクロック GCK1または GCK2が立ち上がるたびに、活性化する走査信号線を G2、 G3、 · ··、 Gnの順に切り換える。ただし、ゲートイネ一ブル信号 GENがローレベルのときには、走査信号線駆動回路 12はいずれの走査信号線も活性化しない。

[0034] データ信号線駆動回路 13は、表示制御部 11から出力された制御信号および映像信号 VDに基づき、データ信号線 Sl〜Smを駆動する。データ信号線駆動回路 13は、以下に示す回路構成を有する。

[0035] 図 2は、データ信号線駆動回路 13の詳細な構成を示す図である。データ信号線駆動回路 13は、データ信号線 Sl〜Smのそれぞれに対応して、フリップフロップ 21、選択回路 22、第 1のサンプリング部 23、および、第 2のサンプリング部 24を含んでいる。なお、図面を簡略ィ匕するために、図 2にはデータ信号線 S1〜S4に対応した回路のみが描かれている。

[0036] データ信号線駆動回路 13には、全部で m個のフリップフロップ 21が含まれる。 m個のフリップフロップ 21は、前段の出力が次段の入力となるように直列に接続され、 m 段のシフトレジスタを形成する。シフトレジスタには、クロック入力としてソースクロック S CK、 SCKBが与えられ、シリアルデータ入力としてソーススタートパルス SSPが与えられる。フリップフロップ 21は、ソースクロック SCKまたは SCKBが変化したときに、前段のフリップフロップ 21の出力信号 (または、ソーススタートパルス SSP)を記憶する。 [0037] 以下、 i番目（iは 1以上 m以下の整数）のフリップフロップ 21の出力信号をサンプリング信号 Qiという。サンプリング信号 Q1は、 1ライン時間のうちで最初に 2サイクルに亘つてハイレベルとなる。サンプリング信号 Q2は、サンプリング信号 Q1の立ち上がり力も 1サイクル遅れて、 2サイクルに亘つてハイレベルとなる。同様に、サンプリング信号 Qiは、サンプリング信号 Qi—1の立ち上がりから 1サイクル遅れて、 2サイクルに亘つてハイレベルとなる（後述する図 6および図 7を参照）。

[0038] データ信号線 Sl〜Smに対応して設けられた選択回路 22、第 1のサンプリング部 2 3、および、第 2のサンプリング部 24は、それぞれ同じ回路構成を有する。以下では、データ信号線 Siに対応して設けられた選択回路 22、第 1のサンプリング部 23、および、第 2のサンプリング部 24について説明する。

[0039] 選択回路 22には、サンプリング信号 Qiとパーシャル表示制御信号 PATCTLとが入力される。パーシャル表示制御信号 PATCTLは、通常表示モードではローレべル、パーシャル表示モードではハイレベルとなる。選択回路 22は、第 1のサンプリング部 23に接続された第 1の出力端子と、第 2のサンプリング部 24に接続された第 2の出力端子とを有する。選択回路 22は、通常表示モードではサンプリング信号 Qiを第 1の出力端子から出力し、パーシャル表示モードではサンプリング信号 Qiを第 2の出力端子から出力する。あるいは、選択回路 22は、通常表示モードではサンプリング信号 Qiを第 1および第 2の出力端子の両方力も出力してもよい。

[0040] 図 3A、図 4Aおよび図 5Aは、それぞれ、選択回路 22の第 1〜第 3の構成例の回路図であり、図 3B、図 4Bおよび図 5Bは、それぞれ、図 3A、図 4Aおよび図 5Aに示す選択回路の真理値表を示す図である。以下、選択回路 22の第 1の出力端子力も出力されるサンプリング信号を第 1のサンプリング信号 SMP— Liといい、選択回路 22 の第 2の出力端子から出力されるサンプリング信号を第 2のサンプリング信号 SMP— Siという。

[0041] 図 3Aに示す選択回路 22aは、インバータ、 2個のアナログスィッチ、および、 2個の N型 MOSトランジスタを含んでいる。選択回路 22aは、パーシャル表示制御信号 PA TCTLがローレベルのときはサンプリング信号 Qiを第 1の出力端子から出力し、パーシャル表示制御信号 PATCTLがハイレベルのときはサンプリング信号 Qiを第 2の出力端子から出力する（図 3Bを参照)。

[0042] 図 4Aに示す選択回路 22bは、インバータおよび 2個の ANDゲートを含んでいる。

選択回路 22bは、選択回路 22aと同様に、パーシャル表示制御信号 PATCTLが口一レベルのときはサンプリング信号 Qiを第 1の出力端子から出力し、パーシャル表示制御信号 PATCTLがハイレベルのときはサンプリング信号 Qiを第 2の出力端子から出力する（図 4Bを参照)。

[0043] 図 5Aに示す選択回路 22cは、インバータおよび ANDゲートを含んでいる。選択回路 22cは、パーシャル表示制御信号 PATCTLがローレベルのときはサンプリング信号 Qiを第 1および第 2の出力端子の両方から出力し、パーシャル表示制御信号 PAT CTLがハイレベルのときはサンプリング信号 Qiを第 2の出力端子から出力する（図 5 Bを参照)。

[0044] 図 6は、選択回路 22aまたは 22bを含むデータ信号線駆動回路 13のタイミングチヤートである。図 6に示すように、通常表示モード (パーシャル表示制御信号 PATCTL 力一レベルのとき）では、サンプリング信号 Qiに基づき、第 1のサンプリング信号 S MP— Liが出力される。パーシャル表示モード（パーシャル表示制御信号 PATCTL がハイレベルのとき）では、サンプリング信号 Qiに基づき、第 2のサンプリング信号 S MP— Siが出力される。

[0045] 図 7は、選択回路 22cを含むデータ信号線駆動回路 13のタイミングチャートである。図 7に示すように、通常表示モードでは、サンプリング信号 Qiに基づき、第 1のサンプリング信号 SMP— Liと第 2のサンプリング信号 SMP— Siとが出力される。ノーシャル表示モードでは、サンプリング信号 Qiに基づき、第 2のサンプリング信号 SMP— Si が出力される。

[0046] 第 1のサンプリング部 23は、第 1のサンプリング信号 SMP— Li〖こ基づき映像信号 V Dをサンプリングし、データ信号線 Siに印加する。第 2のサンプリング部 24は、第 2のサンプリング信号 SMP— Siに基づき映像信号 VDをサンプリングし、データ信号線 Si に印加する。

[0047] 上述したように、選択回路 22は、パーシャル表示制御信号 PATCTLに応じて、サンプリング信号 Qiの出力先を切り換える。したがって、選択回路 22の種類とパーシャル表示制御信号 PATCTLとに応じて、第 1のサンプリング部 23および第 2のサンプリング部 24が動作する場合と動作しない場合とがある。

[0048] 図 8は、第 1のサンプリング部 23と第 2のサンプリング部 24の動作状況を示すテーブルである。図 8に示すように、選択回路 22として選択回路 22aまたは 22bを使用する場合には、パーシャル表示制御信号 PATCTLがローレベルのときは第 1のサンプリング部 23が動作し、パーシャル表示制御信号 PATCTLがハイレベルのときは第 2 のサンプリング部 24が動作する。また、選択回路 22として選択回路 22cを使用する場合には、パーシャル表示制御信号 PATCTLがローレベルのときは第 1のサンプリング部 23と第 2のサンプリング部 24とが動作し、パーシャル表示制御信号 PATCTL がハイレベルのときは第 2のサンプリング部 24が動作する。

[0049] 以下、再び図 2を参照して、第 1のサンプリング部 23と第 2のサンプリング部 24の詳細を説明する。図 2に示すように、第 1のサンプリング部 23は、複数のインバータ 31 およびサンプリングスィッチ 32を含んでいる。サンプリングスィッチ 32は、 P型 MOSトランジスタと N型 MOSトランジスタと力もなるアナログスィッチである。サンプリングスィツチ 32の一方の導通端子には映像信号 VDが与えられ、他方の導通端子はデータ信号線 Siに接続される。

[0050] インバータ 31は 2つのグループに分けられ、各グループに属するインバータ 31は直列に接続される。直列に接続されたインバータ 31は、ノッファ部として機能する。より詳細には、インバータ 31は、内蔵する MOSトランジスタのチャネル幅が狭いものから順に (すなわち、駆動能力が小さいものから順に)接続される。最初のインバータ 31 には、第 1のサンプリング信号 SMP— Liが入力される。サンプリングスィッチ 32の制御端子には、最後のインバータ 31を通過した第 1のサンプリング信号 SMP— Liが与えられる。なお、第 1のサンプリング部 23は、インバータ 31に代えて、ノッファ機能を有する他の回路 (例えば、入力信号を非反転出力するバッファ)を含んで!/、てもよ、

[0051] 第 1のサンプリング信号 SMP— Liがノヽィレベルのとき、サンプリングスィッチ 32はォン状態となり、映像信号 VDはデータ信号線 Siに印加される。これに対して、第 1のサンプリング信号 SMP Liがローレベルのとき、サンプリングスィッチ 32はオフ状態となり、映像信号 VDはデータ信号線 Siに印加されない。このようにサンプリングスイツチ 32は、制御端子に与えられたサンプリング信号 (複数のノッファ 31を通過した第 1 のサンプリング信号 SMP— Li)に基づき、映像信号 VDをデータ信号線 Siに印加するカゝ否かを切り換える。

[0052] 第 2のサンプリング部 24は、第 1のサンプリング部 23と同様に、複数のインバータ 4 1およびサンプリングスィッチ 42を含んで!/、る。インバータ 41およびサンプリングスィツチ 42の接続形態は、第 1のサンプリング部 23の場合と同じである。直列に接続されたインバータ 41は、ノッファ部として機能する。サンプリングスィッチ 42は、複数のィンバータ 41を通過した第 2のサンプリング信号 SMP— Siに基づき、映像信号 VDをデータ信号線 Siに印加する力否かを切り換える。

[0053] 第 2のサンプリング部 24は、以下の点で、第 1のサンプリング部 23と相違する。サンプリングスィッチ 42は、サンプリングスィッチ 32よりもチャネル幅が狭!、MOSトランジスタを用いて構成される。このため、サンプリングスィッチ 42のオン抵抗は、サンプリングスィッチ 32よりも大きくなる。また、インバータ 41は、インバータ 31よりもチャネル幅が狭い MOSトランジスタを用いて構成される。このため、インバータ 41の駆動能力はインバータ 31よりも低くなり、インバータ 41で構成されたバッファ回路の駆動能力はインバータ 31で構成されたバッファ回路よりも低くなる。回路構成に以上のような違いがあるために、第 2のサンプリング部 24は第 1のサンプリング部 23よりも低速で動作する。

[0054] 上述したように、パーシャル表示モードでは、第 1のサンプリング部 23は動作せず、第 2のサンプリング部 24のみが動作する（図 8を参照）。このようなパーシャル表示モードにお、ても正し、サンプリング動作を保証するために、液晶表示装置 10では、以下に示すように、パーシャル表示モードにおける表示期間では通常表示モードのときよりも 1ライン時間およびサンプリング周期を長くし、パーシャル表示モードにおける非表示期間では通常表示モードのときよりも 1ライン時間を短くする方法が用いられる。

[0055] 図 9は、表示制御部 11の出力信号のタイミングチャートである。通常表示モード (パ一シャル表示制御信号 PATCTLがローレベルのとき）では、 1ライン時間（以下、 T1 という）ごとにゲートクロック GCK1または GCK2が立ち上がる。このため、走査信号線駆動回路 12は、活性ィ匕する走査信号線を 1ライン時間 T1ごとに切り換える。

[0056] これに対して、パーシャル表示モードにおける表示期間（パーシャル表示制御信号 PATCTLがハイレベル、かつ、ゲートィネーブル信号 GENがハイレベルのとき）では、 1ライン時間 T1 (通常表示モードにおける 1ライン時間）よりも長い時間（以下、 T 2という）ごとに、ゲートクロック GCK1または GCK2が立ち上がる。このため、走査信号線駆動回路 12は、活性ィ匕する走査信号線を 1ライン時間 T1よりも長い時間 T2ごとに切り換える。

[0057] また、パーシャル表示モードにおける非表示期間（パーシャル表示制御信号 PAT CTLがハイレベル、かつ、ゲートィネーブル信号 GENがローレベルのとき）では、 1ライン時間 T1よりも短い時間（以下、 T3という）ごとに、ゲートクロック GCK1または GC K2が立ち上がる。ただし、ゲートィネーブル信号 GENがローレベルであるので、走查信号線駆動回路 12はヽずれの走査信号線も活性化しな!ヽ。

[0058] このように、液晶表示装置 10における 1ライン時間は、通常表示モードでは Tl、パ一シャル表示モードにおける表示期間では Τ2 (Τ2>Τ1)、パーシャル表示モードにおける非表示期間では Τ3 (Τ3く T1)となる（以下、この時間を TOという）。 1ライン時間 TOは、ソーススタートパルス SSP、ソースクロック SCK、 SCKB、および、映像信号 VDが変化するタイミングの基準となる。映像信号 VDが変化する周期であり、ソースクロック SCKの半周期に相当する 1サイクルの長さは、 1ライン時間 TOに基づき決定される。

[0059] このため、パーシャル表示モードにおける表示期間では、 1サイクルの長さは、通常表示モードのときよりも長くなる。したがって、フリップフロップ 21で構成されたシフトレジスタは、パーシャル表示モードにおける表示期間では、通常表示モードのときよりも遅い速度で (T1ZT2倍の速度で)動作する。言い換えると、このフリップフロップは、通常表示モードでは第 1のサンプリング周期で動作し、パーシャル表示モードでは第 1のサンプリング周期よりも長い第 2のサンプリング周期で動作する。また、映像信号 VDは、パーシャル表示モードにおける表示期間では、通常表示モードのときよりも遅ヽ速度で (T1ZT2倍の速度で)変化する。 [0060] なお、以上のように 1ライン時間の長さを変更する場合でも、 1フレーム時間の長さは一定に保たれる。したがって、例えば、表示領域に a行の表示素子が含まれるとき、次式（1)が成立する。

Tl X n=T2 X a+T3 X (n-a) …ひ）

[0061] また、パーシャル表示モードにおける非表示期間では、ゲートイネ一ブル信号 GE Nがローレベルであるので、映像信号 VDはいずれの表示素子 Pにも書き込まれない。したがって、パーシャル表示モードにおける非表示期間では、 1ライン時間 T3が通常表示モードにおける 1ライン時間 T1よりも短くても、画面表示に支障は生じない。

[0062] 以下、本実施形態に係る液晶表示装置 10の効果を説明する。従来の液晶表示装置（図 11および図 12を参照)では、データ信号線駆動回路 83は、通常表示モードでもパーシャル表示モードでも同じ動作を行う。したがって、データ信号線駆動回路 83 における消費電力は、通常表示モードでもパーシャル表示モードでも同じである。

[0063] これに対して、液晶表示装置 10 (図 1および図 2を参照）では、通常表示モードでは第 1のサンプリング部 23 (または、第 1のサンプリング部 23と第 2のサンプリング部 24) が動作するのに対して、パーシャル表示モードでは第 2のサンプリング部 24が動作する。第 1のサンプリング部 23では、サンプリングスィッチ 32は電力をほとんど消費しないが、インバータ 31はサンプリング信号 Qiの変化に伴い電力を消費する。また、第 2のサンプリング部 24では、サンプリングスィッチ 42は電力をほとんど消費しないが、インバータ 41はサンプリング信号 Qiの変化に伴い電力を消費する。

[0064] ところが、インバータ 41はインバータ 31よりもチャネル幅が狭い MOSトランジスタを用いて構成されているので、インバータ 41における消費電力はインバータ 31よりも小さい。したがって、第 2のサンプリング部 24における消費電力は、第 1のサンプリング部 23よりも小さい。

[0065] このように液晶表示装置 10においては、パーシャル表示モードでは、第 1のサンプリング部 23よりも消費電力が小さい第 2のサンプリング部 24が動作する。したがって、液晶表示装置 10によれば、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

[0066] また、液晶表示装置 10では、パーシャル表示モードにおける表示期間では、 1ライン時間およびサンプリング周期が通常表示モードのときよりも長くなり、映像信号 VD は通常表示モードのときよりも遅い速度で変化する。したがって、第 2のサンプリング部 24のみが動作するパーシャル表示モードでも、正、サンプリング動作を保証することがでさる。

[0067] 特に、選択回路 22a、 22bのように、通常表示モードではサンプリング信号 Qiを第 2 のサンプリング部 24に出力せず、第 1のサンプリング部 23に出力する選択回路 22を使用すれば、第 1のサンプリング部 23と第 2のサンプリング部 24とは常に排他的に動作するので、液晶表示装置 10の設計や評価などを容易に行うことができる。

[0068] また、選択回路 22cのように、通常表示モードではサンプリング信号 Qiを第 1のサンプリング部 23と第 2のサンプリング部 24の両方に出力する選択回路 22を使用すれば、通常表示モードでは 2つのサンプリング部が並列に動作するので、第 1のサンプリング部 23の能力を低く設計することができる。

[0069] なお、表示制御部 11を好適に設計することにより、以下のような液晶表示装置を構成することもできる。第 1に、液晶表示装置は、パーシャル表示モードでは、通常表示モードよりもフレームレート（単位時間あたりの表示フレーム数)を小さくしてもよい。第 2に、液晶表示装置は、パーシャル表示モードでは、表示領域内の表示素子には所定の時間間隔で映像信号を書き込み、非表示領域内の表示素子にはそれよりも長い時間間隔で映像信号を書き込んでもよい。第 3に、液晶表示装置は、通常表示モードでは多値の映像信号に基づき画面を表示し、パーシャル表示モードでは 2値の映像信号に基づき画面を表示してもよい。この場合、液晶表示装置は、多値の映像信号を生成するときにはオペアンプを使用し、 2値の映像信号を生成するときには 2 種類の電源電圧に接続されたスィッチを使用してもよい。これらの液晶表示装置によれば、パーシャル表示を行うときの消費電力をさらに低減することができる。

[0070] 以上に示すように、本実施形態に係る液晶表示装置は、通常表示モードでは、第 1 のサンプリング部（あるいは、第 1および第 2のサンプリング部）を用いてサンプリングを行い、パーシャル表示モードでは、第 1のサンプリング部とは異なる第 2のサンプリング部を用いてサンプリングを行う。したがって、本実施形態に係る液晶表示装置によれば、従来の液晶表示装置と比べて、パーシャル表示を行うときの消費電力を低減することができる。

産業上の利用可能性

本発明の液晶表示装置は、パーシャル表示を行うときの消費電力を低減できるという効果を有するので、携帯電話、情報処理端末、パーソナルコンピュータなど、各種の装置の表示装置に利用することができる。

Claims

請求の範囲

[1] パーシャル表示機能を有する液晶表示装置であって、

行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイと、

前記データ信号線駆動回路は、

前記第 2の出力端子から出力されたサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加する第 2のサンプリング部とを含むことを特徴とする、液晶表示装置。

[2] 前記第 2のサンプリング部は、前記第 1のサンプリング部よりも低速で動作する回路構成を有することを特徴とする、請求項 1に記載の液晶表示装置。

[3] 前記第 1のサンプリング部は、

前記第 2のサンプリング部は、

前記第 2のサンプリングスィッチのオン抵抗は、前記第 1のサンプリングスィッチよりも大きいことを特徴とする、請求項 2に記載の液晶表示装置。

[4] 前記第 2のバッファ部は、前記第 1のバッファ部よりもチャネル幅が狭いトランジスタで構成されており、

前記第 2のサンプリングスィッチは、前記第 1のサンプリングスィッチよりもチャネル幅が狭、トランジスタで構成されて、ることを特徴とする、請求項 3に記載の液晶表示装置。

[5] 前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第 2の出力端子から出力せず、前記第 1の出力端子力出力することを特徴とする、請求項 1に記載の液晶表示装置。

[6] 前記選択回路は、通常表示モードでは、前記シフトレジスタから出力されたサンプリング信号を前記第 1および第 2の出力端子から出力することを特徴とする、請求項 1 に記載の液晶表示装置。

[7] 前記走査信号線駆動回路は、通常表示モードでは、活性化する走査信号線を第 1 のライン時間ごとに切り換え、パーシャル表示モードにおける表示期間では、活性ィ匕する走査信号線を前記第 1のライン時間よりも長い第 2のライン時間ごとに切り換え、前記シフトレジスタは、通常表示モードでは第 1のサンプリング周期で動作し、パーシャル表示モードにおける表示期間では、前記第 1のサンプリング周期よりも長い第 2のサンプリング周期で動作することを特徴とする、請求項 1に記載の液晶表示装置

[8] 行方向および列方向に配置された複数の表示素子と、同じ行に配置された表示素子に共通して接続される複数の走査信号線と、同じ列に配置された表示素子に共通して接続される複数のデータ信号線とを含む画素アレイを有する液晶表示装置の駆動方法であって、

前記走査信号線を選択的に活性化するステップと、

第 2のサンプリング部を用いて、前記第 2のサンプリング信号に基づき前記映像信号をサンプリングし、前記データ信号線に印加するステップとを含む、液晶表示装置の駆動方法。