KR101345828B1 - 쉬프트 레지스터 및 이를 이용한 게이트 구동회로 - Google Patents

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하이디스 테크놀로지 주식회사
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Abstract

본 발명은 쉬프트 레지스터 및 표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하기 위해 순차 연결된 쉬프트 레지스터를 포함하는 게이트 구동회로에 관한 것이다. 각 쉬프트 레지스터는, 해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 방향 입력 신호를 제1 노드로 출력하는 입력부; 상기 제1 노드에 연결되어 상기 제1 노드의 신호에 대한 인버팅 신호를 발생시켜 상기 제2 노드로 출력하며, 클럭신호와의 커플링에 의해 제어되는 인버터부; 및 상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 의해 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 상기 제2 노드의 신호에 의해 풀다운 출력신호를 활성화시켜 출력하는 풀다운부, 및 상기 클럭신호와의 커플링에 의해 상기 제1 노드를 안정화시키는 안정화부로 구성되는 출력부를 포함한다. 본 발명의 출력부는 클럭신호와의 커플링에 의해 제1 노드를 안정화시킴과 동시에 부트스트랩 커패시터의 역할을 대체하는 안정화부에 의해 열화 및 데드스페이스 문제를 해소하는 효과를 갖는다.

Description

쉬프트 레지스터 및 이를 이용한 게이트 구동회로{Shift Register and Gate Driving Circuit Using the Same}
본 발명은 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것으로, 보다 상세하게는 표시장치의 화면이 상하 반전하는 경우에 대응하여 스캔 방향이 조절가능한 쉬프트 레지스터 및 이를 이용한 표시장치의 게이트 구동회로에 관한 것이다.
최근 휴대용 단말기에 적용되는 표시장치는 사용자의 의도에 따라 표시 화면의 위치 즉, 상하좌우가 반전되어 표시되어야 하는 경우가 있다. 이럴 경우 표시장치의 게이트 구동회로는 스캔 방향을 변경하여 출력되도록 설계될 필요성이 있다.
종래 쉬프트 레지스터는 대한민국 등록특허 10-1020627호에 예시된 바와 같이 다수의 박막 트랜지스터를 포함한다.
도 1은 종래 스캔 방향 조정이 가능한 쉬프트 레지스터 간의 연결관계를 나타낸 게이트 구동회로의 블록도이다. 도 2는 도 1에서 블록으로 나타낸 종래 쉬프트 레지스터의 일 예를 보여주는 상세 회로도이다.
도 2를 참고하면, 종래의 쉬프트 레지스터는 쉬프트하기 위한 입력 신호를 입력받는 입력부(1), 출력단의 오프특성을 좋게 하기 위한 인버터부(2), 게이트 라인에 스캔 입력 신호를 출력하기 위한 풀업 풀다운 회로부(3) 및 해당 쉬프트 레지스터를 리셋하기 위한 리셋부(4)를 포함한다.
도 2에 도시된 바와 같은 종래 쉬프트 레지스터의 인버터부(2)는 부족한 TFT 구동능력을 보상하고 인버팅 신뢰성 확보를 위해 4개의 TFT(TB, TC, TD, TI)로 구성되며, X노드를 충분히 인버팅 시키기 위해 추가적인 레벨의 신호 라인 즉, VGL 보다 더 낮은 LVGL 신호 라인이 필요하게 된다.
또한 저온 신뢰성 향상을 위해 부트스트랩 커패시터인 C1을 달아서 저온시 출력 특성을 향상시켰으나 C1 역시 패널의 데드스페이스가 넓어지는 문제를 야기한다.
또한 P노드를 안정화시키기 위한 TFT인 풀업 풀다운 회로부(3)의 TG 및 TF의 게이트에는 항상 DC전압(즉 X노드의 Vbias)이 연결되어 있기 때문에 바이어스 스트레스에 의한 열화가 발생할 수 있다. 열화로 인하여 TFT 특성이 저하되고 이상 점등이 발생할 가능성이 있다.
더욱이, 최근 게이트 구동회로의 쉬프트 레지스터는 게이트라인에 신호를 인가하는 순서를 표시화면의 회전에 따라 변경하도록 하는 양방향 구동 기능이 추가된다. 이를 위해, 도 1과 도 2에 도시된 바와 같이, 종래의 쉬프트 레지스터는 4개의 박막 트랜지스터(Tb, Tbr, Tf, Tfr)로 구성된 스캔 방향 조정부(5)를 필요로 한다.
그러나 게이트 라인에 신호를 인가하는 순서를 변경하기 위한 스캔 방향 조정부에 의해 트랜지스터의 개수가 증가함에 따라, 종래의 쉬프트 레지스터는 상술한 종래 문제점이 더욱 심화되고 있다.
본 발명의 목적은 게이트에 직류 신호가 연결되어 열화 문제를 야기시키는 TFT 대신 게이트에 교류 신호를 인가하는 안정화 TFT를 사용함으로써 열화를 방지하고 신뢰성을 향상시킨 쉬프트 레지스터 및 이를 이용한 구동회로를 제공하는 것이다.
본 발명의 다른 목적은 안정화 TFT를 P노드와 출력단 사이에 위치시킴으로써 저온 신뢰성 향상을 위해 존재하던 종래 부트스트랩 커패시터의 역할을 TFT가 대체하고 부트스트랩 커패시터를 제거함으로써 컴팩트한 디자인이 가능한 쉬프트 레지스터 및 이를 이용한 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 인버터부가 클럭신호와의 커플링에 의해 제어되게 함으로써 우수한 동작신뢰성을 가지도록 한 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 입력부와 리셋부의 신호 연결 상태 변경만으로 TFT 추가 없이 양방향 스캔 및 리셋이 가능한 입력부를 구비한 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.
본 발명의 또 다른 목적은 구동을 위해 필요한 TFT 및 신호를 최소화한 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 것이다.
본 발명의 상기 및 기타 목적들은, 본 발명에 따른 쉬프트 레지스터 및 이를 이용한 게이트 구동회로에 의해 모두 달성될 수 있다.
본 발명에 따른 게이트 구동회로는, 표시장치의 다수의 게이트 라인으로 스캔 신호를 공급하기 위해 게이트 라인 각각에 순차 연결된 다수의 쉬프트 레지스터를 포함한다.
본 발명의 바람직한 실시예에 따른 쉬프트 레지스터는, 해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 제1 노드로 출력하는 입력부; 상기 제1 노드에 연결되어 상기 제1 노드의 신호에 대한 인버팅 신호를 발생시켜 상기 제2 노드로 출력하며, 클럭신호와의 커플링에 의해 제어되는 인버터부; 및 상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 의해 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 상기 제2 노드의 신호에 의해 풀다운 출력신호를 활성화시켜 출력하는 풀다운부, 및 상기 클럭신호와의 커플링에 의해 상기 제1 노드를 안정화시키는 안정화부로 구성되는 출력부를 포함하여 이루어지는 것을 특징으로 한다.
바람직한 실시예에 따른 상기 출력부는,
게이트가 상기 제1 노드에 연결되고, 드레인이 상기 클럭신호를 입력받으며, 소스가 출력단에 연결된 제1 스위칭 소자; 게이트가 상기 제2 노드에 연결되고 드레인이 기저전압단에 연결되고, 소스가 상기 출력단에 연결된 제2 스위칭 소자; 및 게이트가 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 제1 노드에 연결되고, 소스가 상기 출력단에 연결된 제3 스위칭 소자를 포함한다.
바람직한 실시예에 따른 상기 인버터부는,
게이트가 상기 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 바이어스 신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제4 스위칭 소자; 게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 상기 기저전압단에 연결된 제5 스위칭 소자; 및 게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제4 스위칭 소자의 게이트에 연결되고, 소스가 상기 기저전압단에 연결된 제6 스위칭 소자를 포함한다.
바람직한 실시예에 따른 상기 인버터부는,
게이트가 상기 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 클럭신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제4 스위칭 소자; 게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 상기 기저전압단에 연결된 제5 스위칭 소자; 및 게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제4 스위칭 소자의 게이트에 연결되고, 소스가 상기 기저전압단에 연결된 제6 스위칭 소자를 포함한다.
본 발명의 바람직한 다른 실시예에 따른 쉬프트 레지스터는 게이트 스타트 펄스에 의해 제2 노드의 전압을 상승시키는 안정화부를 더 포함하는 것을 특징으로 하며, 본 발명에 따른 바람직한 안정화부는 게이트가 상기 게이트 스타트 펄스를 입력받고, 드레인이 상기 바이어스 신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제7 스위칭소자를 포함한다.
본 발명의 바람직한 또 다른 실시예에 따른 쉬프트 레지스터는, 쉬프트 레지스터를 리셋시키기 위해 게이트 로우 전압을 갖는 방향 입력신호가 입력될 때 제2 노드의 전압을 상승시키는 리셋보조부를 더 포함하는 것을 특징으로 하며, 상기 리셋 보조부는 게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제8 스위칭 소자; 및 게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제1 스위칭 소자와 반대로 게이트 로우 전압(VGL) 또는 게이트 하이 전압(VGH)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제9 스위칭 소자를 포함한다.
또한 바람직한 실시예에 따른 상기 상기 입력부는,
게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제10 스위칭 소자; 및 게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제1 스위칭 소자와 반대로 게이트 로우 전압(VGL) 또는 게이트 하이 전압(VGH)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제11 스위칭 소자를 포함한다.
위와 같은 본 발명에 따른 쉬프트 레지스터는, 정방향 구동의 경우 게이트 스타트 펄스(STV)가 첫번째 쉬프트 레지스터의 전단 쉬프트 레지스터 출력신호로 공급되어 첫번째 쉬프트 레지스터부터 마지막 쉬프트 레지스터까지 순차적으로 구동된다. 또한 역방향 구동의 경우 게이트 스타트 펄스가 마지막 쉬프트 레지스터의 후단 쉬프트 레지스터 출력신호로 공급되어 마직막 쉬프트 레지스터부터 첫번째 쉬프트 레지스터까지 순차적으로 구동된다.
위와 같은 본 발명은 저온 신뢰성 향상을 위해 종래 사용되었던 부트스트랩 커패시터인 C1 대신 클럭신호와의 커플링에 의해 제어되는 안정화 스위칭 소자를 사용함으로써 부트스트랩 커패시터에 의한 데드스페이스를 축소시키고 더욱 컴팩트한 디자인이 가능한 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 효과를 갖는다.
또한 상기 안정화 스위칭 소자가 종래 열화 문제를 발생시키던 풀 다운부의 스위칭 소자 역할을 함으로써 쉬프트 레지스터의 열화 문제를 최소화하고, 쉬프트 레지스터를 구성하는 TFT 개수를 축소시켜 더욱 컴팩트하고 열화 문제를 야기하지 않는 쉬프트 레지스터 및 이를 이용한 게이트 구동회로를 제공하는 효과를 갖는다.
또한 입력부의 신호 연결 상태를 바꾸어 종래 스캔 방향 조정부 없이 양방향 구동(bi-direction)이 가능하며 리셋도 될 수 있도록 하며, 인버터부를 클럭신호와의 커플링에 의해 완벽하게 인버팅되도록 하는 효과를 갖는다.
도 1은 종래 스캔 방향 조정이 가능한 게이트 구동회로의 블록도이다.
도 2는 종래 쉬프트 레지스터의 일 예를 보여주는 상세 회로도이다.
도 3은 본 발명의 일실시예에 따른 게이트 구동회로의 블록도로서, 듀얼타입의 게이트 구동회로 중 홀수 라인을 구동하기 위한 게이트 구동회로이다.
도 4는 양방향 구동이 되는 액정패널을 보여주는 도면이다.
도 5는 본 발명의 실시예 1에 따른 쉬프트 레지스터의 상세 회로도이다.
도 6은 도 5의 쉬프트 레지스터가 채용된 게이트 구동회로가 듀얼타입으로 설치된 경우의 정방향 타이밍도이다.
도 7은 도 5의 쉬프트 레지스터가 채용된 게이트 구동회로가 듀얼타입으로 설치된 경우의 역방향 타이밍도이다.
도 8은 본 발명의 실시예 2에 따른 쉬프트 레지스터의 상세 회로도이다.
도 9는 본 발명의 실시예 3에 따른 쉬프트 레지스터의 상세 회로도이다.
도 10은 본 발명의 실시예 4에 따른 쉬프트 레지스터의 상세 회로도이다.
도 11은 본 발명에 따른 쉬프트 레지스터가 채용된 싱글 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.
도 12는 본 발명에 따른 쉬프트 레지스터가 채용된 듀얼 타입의 게이트 구동회로의 P-노드, X-노드, 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.
본 발명에 따른 쉬프트 레지스터는, 표시장치의 다수의 게이트 라인으로 스캔 신호를 공급하기 위해 게이트 라인 각각에 순차 연결된다.
쉬프트 레지스터를 채용한 게이트 구동회로가 표시 패널의 양측 비표시영역에 배치되어 각각의 게이트 라인을 홀수(1,3,5…)와 짝수(2,4,6…)로 구분하여 구동하는 경우는 듀얼 타입이라 하고, 상기 게이트 구동회로가 표시 패널의 일측 비표시영역에 배치되어 상기 각각의 게이트 라인을 구동하는 경우는 싱글 타입이라 한다.
또한 순차 연결된 쉬프트 레지스터의 앞뒤에 각각 더미 쉬프트 레지스터가 위치한다. 더미 쉬프트 레지스터는 쉬프트 레지스터와 동일한 구조를 가지며, 정방향 구동일 경우 더미 쉬프트 레지스터(Forward Suicide)의 출력이 마지막 쉬프트레지스터를 리셋해주고, 역방향 구동일 경우 더미 쉬프트 레지스터(Backward Suicide)의 출력이 첫번째 쉬프트레지스터를 리셋해주며, 더미 쉬프트 레지스터의 출력은 표시영역에 영향을 미치지는 않는다.
도 3에 도시된 게이트 구동회로는 듀얼 타입 게이트 구동회로 중 홀수 라인 구동을 위한 한쪽 게이트 구동회로의 구성을 보여주며, 처음 2개 및 마지막 2개가 더미 쉬프트 레지스터이다. 각각의 쉬프트 레지스터에는 정방향 입력 신호(FW) 및 역방향 입력 신호(BW)가 인가된다. 정방향 입력 신호(FW)는 정방향 구동일 때 게이트 하이 전압(VGH)이고, 역방향 구동일 때 게이트 로우 전압(VGL)인 반면 역방향 입력 신호(BW)는 정방향 구동일 때 게이트 로우 전압(VGL)이고 역방향 구동일 때 게이트 하이 전압(VGH)이다.
또한 한 개의 클럭신호가 인버터부를 제어하고 출력부의 출력 신호를 발생시키기 위해 사용된다.
예를 들어 상기 클럭신호는, 도 3에 도시된 바와 같은 홀수 라인을 구동시키기 위한 듀얼 타입의 게이트 구동회로에서는 홀수번째(1,5,9…) 쉬프트 레지스터에 클럭신호 CLK1을 사용하고 짝수번째 쉬프트 레지스터(3,7,11…)에 클럭신호 CLK3을 사용한다(이 경우 짝수 라인 구동을 위한 게이트 구동회로에서는 CLK2 또는 CLK4가 사용됨).
싱글 타입으로 구성할 경우 역시 정방향 입력 신호(FW) 및 역방향 입력 신호(BW)가 인가되며, 서로 180도의 위상차를 갖는 두 개의 클럭신호(CLK, CLKB)가 순차적으로 사용될 수 있다.
클럭 신호의 경우 구동 방식(2overlap, 4overlap 등)에 따라 그 개수와 타이밍이 다를 수 있다.
이와 같은 게이트 구동회로는 정방향 구동의 경우 게이트 스타트 펄스(STP)가 첫번째 더미 쉬프트 레지스터로 공급되어 첫번째 더미 쉬프트 레지스터를 구동시키고, 첫번째 더미 쉬프트 레지스터의 출력이 두번째 더미 쉬프트 레지스터를 구동시키는 방식으로 첫번째 쉬프트 레지스터(SR1)부터 마지막 쉬프트 레지스터(SRM)까지 순차적으로 구동되어 도 4(a)와 같이 화면이 출력된다.
또한 표시패널이 상하 반전되어 역방향 구동될 경우 게이트 스타트 펄스가 마지막 더미 쉬프트 레지스터를 구동시키고, 마지막 더미 쉬프트 레지스터의 출력이 마지막에서 두번째 더미 쉬프트 레지스터(SRN -1)를 구동시키는 방식으로 마지막 쉬프트 레지스터(SRM)부터 첫번째 쉬프트 레지스터(SR1)까지 순차적으로 구동된다.
따라서 도 4(b)와 같이 표시패널이 상하 반전되어도 영상은 뒤집히지 않고 도 4(a)와 동일하게 출력된다.
도 5는 도 3의 게이트 구동회로에 사용되는 본 발명에 따른 쉬프트 레지스터의 실시예 1을 보여준다.
본 발명에 따른 쉬프트 레지스터의 구성을 실시예 1을 참고로 설명하면 다음과 같다.
1. 입력부
본 발명의 입력부(10)는 전단 쉬프트 레지스터의 출력신호에 의해 정방향(FW) 입력 신호를 입력받고, 후단 쉬프트 레지스터의 출력신호에 의해 역방향(BW) 입력 신호를 입력받는다.
정방향 입력 신호(FW)는 정방향 구동일 때 게이트 하이 전압(VGH)이고, 역방향 구동일 때 게이트 로우 전압(VGL)인 반면 역방향 입력 신호(BW)는 정방향 구동일 때 게이트 로우 전압(VGL)이고 역방향 구동일 때 게이트 하이 전압(VGH)이다.
입력부(10)는 그 입력신호를 출력단(Gout(N))에 연결된 P 노드(부트스트랩 노드라고도 함)에 전달한다.
이와 같은 입력부(10)는 도 5에 도시된 바와 같이 두 개의 스위칭 소자(T1, T2)로 구성될 수 있다. T1은 게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 정방향 입력 신호를 입력받고, 소스는 P 노드에 연결되며, T2는 게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 역방향 입력 신호를 입력받고, 소스는 P노드에 연결된다.
본 발명의 입력부(10)는 종래의 구조(도 2 참조)와 비교할 때, 신호선의 변경만으로 4개의 박막 트랜지스터(Tb, Tbr, Tf, Tfr)로 구성된 스캔 방향 조정부(5)를 제거할 수 있다.
또한 정방향 구동시 T1에 의해 공급된 FW 입력신호로 상승된 P노드의 전압을 T2에 의해 공급된 BW 입력신호로 다시 리셋시킬 수 있다(역방향 구동시는 반대). 따라서 본 발명의 입력부(10)는 종래 리셋부(4)의 역할도 담당하므로 종래 리셋부(4) 역시 제거할 수 있다.
따라서 본 발명의 입력부(10)로 인해 본 발명의 회로 구성은 종래에 비해 보다 간단해지며, 데드 스페이스를 줄일 수 있다.
한편, 게이트 구동회로가 표시 패널상의 좌우 양측에 배치되어 각각의 게이트 라인을 홀수와 짝수로 구분하여 구동하는 듀얼 타입의 경우, 본 회로가 N번째 쉬프트 레지스터라면 전단 쉬프트 레지스터의 출력신호는 N-2번째 쉬프트 레지스터의 출력신호(Gout(N-2))가 되고, 후단 쉬프트 레지스터의 출력신호는 N+2번째 쉬프트 레지스터의 출력신호(Gout(N+2))가 된다.
상기 듀얼 타입과 달리, 게이트 구동회로가 표시 패널상의 어느 한 측에만 배치된 싱글 타입의 경우, N번째 쉬프트 레지스터의 전단 쉬프트 레지스터 출력신호는 N-1번째 쉬프트 레지스터의 출력신호(Gout(N-1))가 되고, 후단 쉬프트 레지스터의 출력신호는 N+1번째 출력신호(Gout(N+1))가 된다.
또한 첫번째 더미 쉬프트 레지스터의 전단 쉬프트 레지스터 출력신호와 마지막 더미 쉬프트 레지스터의 후단 쉬프트 레지스터의 출력신호는 게이트 스타트 펄스(STP)가 된다.
2. 인버터부
인버터부는 P노드의 신호에 대한 인버팅 신호를 발생시켜 X노드로 출력하는 역할을 한다.
기본적으로 P노드의 전압이 상승하면 구동되어 X노드의 전압을 하강시키는 TFT(T4)와 P노드의 전압이 하강하면 구동되어 X노드의 전압을 상승시키는 TFT(T3)로 구성된다.
따라서 게이트 하이 전압(VGH) 입력신호가 입력되어 P노드의 전압이 상승하고 쉬프트 레지스터가 구동되는 동안 T3는 OFF 상태여야 하고, 게이트 로우 전압(VGL) 입력신호에 의해 리셋되어 P노드의 전압이 하강하면 T3가 ON되어 X노드의 전압을 상승시켜야 한다.
그러나 쉬프트 레지스터의 TFT는 N 타입 TFT만을 사용하기 때문에 입력 신호에 의한 완벽한 인버팅을 이룰 수 없다. 따라서 T3를 On/Off 시켜줄 방법이 필요하다.
종래에는 T3 앞단에 하나의 인버터를 더 달거나 클럭 신호를 연결하여 On/Off하는 방식을 사용하였다. 그러나 앞단에 추가된 인버터 역시 완벽하게 인버팅되지 않기 때문에 인버터부를 완벽하게 제어할 수 없었다. 또한 클럭신호를 직접 연결하는 경우 신호의 타이밍이 고정되기 때문에 쉬프트 레지스터에 사용하는 클럭신호의 수를 증가시켜야 하는 단점이 발생한다.
이에 본 발명에서는 인버터부가 클럭신호와의 커플링에 의해 제어되도록 한다. 클럭신호와의 커플링에 의한 인버터부의 제어란 입력된 클럭신호에 T3 게이트 단의 신호가 동기되어 턴온되고 입력된 클럭신호에 T3 게이트 단의 신호가 동기되지 않을 경우 턴온되지 않는 것을 말한다.
상기 커플링을 위해 본 발명은 T3의 게이트가 커패시터(C2)를 통해 클럭신호와 동기되어 커플링되는 신호를 입력받도록 설계하였다. 또한 커플링될 시기에 T3의 게이트가 플로팅 상태를 유지해야하며, 쉬프트 레지스터가 쉬프트 레지스터가 구동되는 구간동안(즉, 게이트 하이 전압이 들어와 쉬프트 레지스터의 동작이 시작할 때부터 게이트 로우 전압이 들어와 리셋될 때까지의 구간동안) 항상 OFF상태를 유지하여야 한다.
이를 위해 본 발명에 따른 인버터부는 도 5에서와 같이 3개의 스위칭 소자(T3, T4, T5)를 포함하도록 구성할 수 있다.
즉, T3는 게이트가 커패시터를 통해 클럭신호(도 5에 예를 들어 CLK1이 기재되어 있으며, 이 경우 도시된 쉬프트 레지스터의 전단 및 후단 쉬프트 레지스터에는 CLK3가 인가됨)와 동기되어 커플링되는 신호를 입력받고, 드레인이 외부 전압(Vbias)을 입력받으며, 소스가 X노드에 연결된다. T4는 게이트가 P노드에 연결되고, 드레인은 X노드에 연결되고, 소스는 기저전압단(VGL)에 연결된다. T5는 게이트가 P노드에 연결되고, 드레인이 T3의 게이트에 연결되고, 소스가 기저전압단(VGL)에 연결된다.
도 2에 도시된 종래 인버터부(2)는 신뢰성 확보를 위해 4개의 TFT와 LVGL신호를 사용하였으나 본 발명의 인버터부(20)는 클럭신호와의 커플링에 의해 제어되도록 함으로써 3개의 TFT와 1개의 커패시터로 원하는 특성 구현이 가능하고 특히 LVGL신호가 필요 없으므로 종래에 비해 매우 바람직한 구성이다.
3. 출력부
본 발명에 따른 출력부(30)는 도2에 도시된 종래 풀업 풀다운 회로부(3)에 대응하지만 열화의 문제가 되었던 TFT(TG)가 사용되지 않고 이 대신 사용되는 안정화 TFT가 부트스트랩 커패시터의 역할을 함으로써 부트스트랩 커패시터 없이 컴팩트한 쉬프트 레지스터를 구성할 수 있는 장점이 있다. 이러한 본 발명에 따른 출력부(30)를 설명하면 다음과 같다.
출력부(30)는 P 노드 및 X 노드에 연결된다. 출력부(30)는 클럭신호(CLK1)에 동기되어 P 노드의 신호를 풀업 출력신호로 출력하는 풀업부, X 노드의 신호에 의해 풀다운 출력신호를 활성화시켜 출력하는 풀다운부, 및 상기 클럭신호와의 커플링에 의해 P 노드를 안정화시키는 안정화부로 구성된다.
구체적으로 상기 풀업부는 TFT(T6)를 포함한다. TFT(T6)는 게이트가 P 노드에 연결되고 드레인은 클럭신호(CLK1)를 입력받고 소스는 출력단(Gout(N))에 연결된다.
풀다운부는 TFT(T7)를 포함한다. T7은 게이트가 X 노드에 연결되고 드레인은 P 노드에 연결되고 소스는 기저전압단(VGL)에 연결된다. T7은 게이트가 X 노드에 연결되고 드레인은 출력단(Gout(N))에 연결되고 소스는 기저전압단(VGL)에 연결된다. T7은 쉬프트 레지스터가 작동하는 동안 즉, P노드가 VGH 레벨의 전압을 갖는 동안을 제외하고 VGH 레벨을 갖는 X 노드의 전압에 의해 항상 턴온 상태여야 하며, 이러한 T7에 의해 출력단(N Gout)으로 VGL 레벨의 풀다운 신호가 출력되며 출력단(N Gout)의 전압상태는 지속적으로 기저전압(VGL) 상태로 유지된다.
안정화부는 TFT(T8)를 포함한다(본 발명에서 TFT(T8)을 안정화 TFT라고 함). 쉬프트 레지스터가 구동하지 않는 동안에 T6의 드레인에 인가되는 클럭신호에 의해 출력신호에 리플이 발생할 수 있는데 이때 T6의 드레인에 인가되는 클럭신호와 동일한 클럭신호에 의해 커플링되어 턴온되는 안정화 TFT가 턴온되어 있는 T7을 통해 P 노드가 VGL 레벨을 찾을 수 있도록 안정화시킨다.
쉬프트 레지스터가 구동하지 않는 동안에 항상 VGH 레벨의 전압을 갖는 X 노드에 게이트가 연결되어 항상 DC 전압이 인가됨으로써 열화가 발생하는 종래 TFT(도 2의 TG)에 반해 본 발명의 안정화 TFT(T8)는 P노드의 안정화가 필요한 타이밍에만 게이트에 전압이 인가되기 때문에 TFT(T8)의 열화가 방지되며 이로 인해 TFT의 신뢰성이 향상될 수 있다.
또한 도 2에 도시된 종래 쉬프트 레지스터는 풀업부 TFT(TE)의 게이트와 소스 사이에 커패시터(C1)를 구비하고, C1은 클럭신호에 동기되어 부트스트랩(Bootstrap) 현상을 일으키고 출력단(Gout(N))에서의 출력 특성을 향상시켰다. 그러나 본 발명에 따른 쉬프트 레지스터는 안정화 TFT(T8)가 풀업부 TFT(T6)의 게이트와 소스 사이에 위치하고 안정화 TFT(T8)가 부트스트랩 커패시터의 역할을 대체함으로써 종래 사용되었던 부트스트랩 커패시터를 제거할 수 있으며 이로 인해 더욱 컴팩트한 쉬프트 레지스터 디자인이 가능하다.
4. 클럭신호
본 발명에서 쉬프트 레지스터가 듀얼 타입인 경우 4H 주기마다 하이레벨(VGH)로 스윙하는 신호인 CLK1, CLK2, CLK3, CLK4가 클럭신호로서 인가될 수 있다. 클럭신호 CLK1 내지 CLK4는 도 6과 도 7에 도시된 타이밍도에서 확인할 수 있듯이 서로 1H의 차이를 갖는 클럭신호이며, 1H는 클럭신호의 펄스폭을 말하며 이는 1프레임 타임(1/주파수)/게이트 라인 수로 계산된다.
듀얼 타입 중 홀수 라인을 구동시키는 게이트 구동회로의 쉬프트 레지스터를 예시적으로 도시하고 있는 도 5에는 CLK1이 표시되어 있으나 도 5에 도시된 쉬프트 레지스터의 전단 및 후단 쉬프트 레지스터에는 2H의 차이를 갖는 CLK3가 인가될 것이며, 짝수 라인을 구동시키는 게이트 구동회로의 쉬프트 레지스터에는 2H의 차이를 갖는 2개의 클럭 신호 CLK2와 CLK4가 인가되도록 구성하며, 싱글 타입의 경우 서로 180도의 위상차를 갖는 두 개의 클럭신호(CLK, CLKB)가 순차적으로 반복 인가되도록 구성할 수 있다.
이러한 클럭신호는 구동 방식에 따라 그 개수와 타이밍이 달라질 수 있으며 이는 당업자에게 용이하게 이해될 수 있다.
(1) 구성
도 5에 도시된 본 발명에 따른 쉬프트 레지스터의 실시예 1은 구성을 다시 한번 살펴보면, 구체적으로 다음과 같은 8개의 스위칭 소자(TFT: T1~T8)로 구성된다.
제1 스위칭 소자(T1)는 게이트는 전단의 쉬프트 레지스터(N-2, 싱글 타입의 경우 N-1)의 출력단에 연결되고, 드레인은 정방향(FW) 입력 신호를 입력받고, 소스는 P노드에 연결된다. 정방향 방향 입력 신호는 정방향 구동시 VGH을 갖고 역방향 구동시 VGL를 갖는다.
제2 스위칭 소자(T2)는 게이트는 후단의 쉬프트 레지스터(N+2 또는 N+1)의 출력단에 연결되고, 드레인은 역방향(BW)의 방향 입력 신호를 입력받고, 소스는 P노드에 연결된다. 역방향 방향 입력 신호는 정방향 구동시 VGL을 갖고 역방향 구동시 VGH를 갖는다.
제3 스위칭 소자(T3)는 게이트가 커패시터(C2)를 통해 클럭신호(CLK)와 동기되어 커플링되는 신호를 입력받고, 드레인이 바이어스 전압(Vbias)을 입력받으며, 소스가 X노드에 연결된다.
제4 스위칭 소자(T4)는 게이트가 P노드에 연결되고, 드레인은 X노드에 연결되고, 소스는 기저전압단(VGL)에 연결된다.
제5 스위칭 소자(T5)는 게이트가 P노드에 연결되고, 드레인이 상기 제1 스위칭 소자(T1)의 게이트에 연결되고, 소스가 기저전압단에 연결된다.
제6 스위칭 소자(T6)는 게이트가 P노드에 연결되고, 드레인이 클럭신호(T3가 커패시터를 통해 입력받는 것과 동일한 클럭신호)를 입력받으며, 소스가 출력단에 연결된다.
제7 스위칭 소자(T7)는 게이트가 X노드에 연결되고 드레인이 출력단에 연결되고, 소스가 기저전압단(VGL)에 연결된다.
제8 스위칭 소자(T8)는 게이트가 커패시터(C2)를 통해 클럭신호(CLK)와 동기되어 커플링되는 신호를 입력받고 드레인이 P노드에 연결되며 소스가 출력단에 연결된다. T8의 게이트가 커패시터(C2)를 통해 클럭신호를 입력받기 위해 본 실시예에서는 T8의 게이트와 T3의 게이트를 서로 연결시키면 된다. T8의 게이트가 C2가 아닌 별도의 커패시터를 통해 클럭신호를 입력받도록 구성할 수도 있으나 컴팩트한 디자인을 위해 T8의 게이트를 T3의 게이트와 연결되도록 구성하는 것이 바람직하다.
상기 T1, T2는 입력단(10), T3~T5는 인버터부(20), T6~T8은 출력부(30)에 해당한다.
(2) 동작
1) 정방향 구동
실시예1의 정방향 구동시 동작을 설명하면 다음과 같다.
N번째 쉬프트 레지스터의 T1 게이트에 전단(N-2 또는 N-1) 쉬프트 레지스터의 출력신호가 인가되면 T1이 턴온되어 VGH의 정방향(FW) 입력신호가 P노드로 입력된다.
VGH 입력신호에 의해 P노드의 전압이 상승하고, T4, T5, T6가 턴온된다. T5의 턴온에 의해 T3의 게이트 전압이 VGL로 떨어지고 T3와 T8은 턴오프된다. 또한 T4의 턴온에 의해 X노드의 전압은 VGL로 떨어진다. X노드의 전압이 VGL 수준으로 떨어짐에 따라 T7은 턴오프된다.
입력신호가 들어오고 나면 T1은 턴오프되며 P노드는 전압을 유지하며 플로팅(floating) 상태를 유지한다. T6 역시 P노드와 동일한 시간동안 온(ON) 상태를 유지하다가 출력 클럭신호(CLK)가 입력되면 출력 클럭신호의 파형이 출력단(Gout(N))으로 출력된다.
이 출력 신호는 전단 쉬프트 레지스터를 리셋(reset)시키기 위해 전단 쉬프트 레지스터의 T2로 입력됨과 동시에 후단 쉬프트 레지스터를 구동시키기 위해 후단 쉬프트 레지스터의 T1으로 입력된다.
상기 출력 신호가 후단 쉬프트 레지스터의 T1으로 입력되면 후단 쉬프트 레지스터 역시 위와 동일한 동작으로 구동되며, 후단 쉬프트 레지스터의 T6로 출력 클럭신호(CLK3)가 입력되면 출력된 신호는 N번째 쉬프트 레지스터를 리셋(reset)시키기 위해 N번째 쉬프트 레지스터의 T2로 입력된다.
T2의 게이트에 후단 쉬프트 레지스터의 출력신호가 인가되면 T2가 턴온되어 VGL의 역방향(BW) 입력신호가 P노드로 입력된다.
BW 입력신호에 의해 P노드가 리셋되어 전압이 VGL 수준으로 떨어지면 T4, T5, T6는 턴오프된다. T5의 턴오프에 의해 T3의 게이트는 플로팅 상태가 되며, 이 후 클럭신호(CLK1)가 인가되면 T3와 T8의 게이트가 클럭신호에 커플링되어 VGH 수준으로 전압이 상승하여 T3와 T8가 턴온된다.
T3가 턴온되면 바이어스 전압(Vbias)이 X노드에 인가되어 X노드의 전압이 상승한다. X 노드의 전압이 VGH로 상승되면 T7은 턴온되고 출력신호(Gout(N))의 전압은 VGL을 유지하게 된다.
또한 T8이 턴온되면 같은 타이밍에 T6의 드레인에 클럭신호(CLK1)가 인가되더라도 P노드가 턴온된 T8과 이에 연결된 T7에 의해 VGH 레벨을 안정적으로 유지하게 된다.
2) 역방향 구동
실시예1의 역방향 구동시 동작을 설명하면 다음과 같다.
정방향 구동과 달리 후단 쉬프트 레지스터(N+2 또는 N+1)가 먼저 구동되고 그 출력신호가 T2의 게이트로 인가되면 T2가 턴온되어 VGH의 역방향(BW) 입력신호가 P노드로 입력된다.
BW 입력신호 입력부터 출력신호 출력까지의 동작은 상기 정방향 구동과 동일하다. 그러나 정방향 구동과 달리 N번째 쉬프트 레지스터의 출력신호가 전단 쉬프트 레지스터의 구동신호로 사용되고 후단 쉬프트 레지스터의 리셋 신호로 사용됨에 차이가 있다.
N번째 쉬프트 레지스터는 전단 쉬프트 레지스터(N-2 또는 N-1)의 출력신호가 T1의 게이트로 인가되고, T1이 턴온되어 VGL의 FW 입력신호가 P노드로 입력됨에 따라 리셋된다. FW 입력신호 입력에 의해 리셋되는 동작은 정방향 구동과 동일하다.
상기 설명된 본 발명에 따른 쉬프트 레지스터의 동작을 도 6 및 도 7의 타이밍도를 통해 확인하면 다음과 같다.
도 6은 도 5의 본 발명에 따른 쉬프트 레지스터가 채용된 게이트 구동회로가 표시패널의 양쪽에 설치된 듀얼 타입에 대한 정방향 타이밍도이며, 홀수번째 쉬프트 레지스터에는 위와 같이 클럭신호(CLK1, CLK3)를 사용하고, 짝수번째 쉬프트 레지스터는 클럭신호(CLK2, CLK4)를 사용한다.
정방향 구동의 경우, 도 6에서와 같이 STP(시작신호) 이후에 순차적으로 입력되는 클럭신호(CLK1,2,3,4)에 근거하여 첫번째 게이트 라인에서 마지막 게이트 라인으로의 순으로 출력신호(Gout1,2,3,4)를 출력한다.
역방향 구동의 경우, 도 7에서와 같이 STP(시작신호) 이후에 클럭신호(CLK4)를 선두로 하여 클럭신호(CLK3,2,1)를 차례로 입력받는다. 그에 따라, 게이트 구동회로는 마지막 게이트 라인에서 첫번째 게이트 라인으로의 순으로 출력신호(Gout800,799,798,797)를 출력한다.
쉬프트 레지스터의 출력(Gout)이 나오기 전에 4개의 더미 클럭신호가 존재하는 이유는 양방향 구동시 도3에 도시된 바와 같이 순차로 연결된 쉬프트 레지스터의 처음과 마지막에 있는 더미 쉬프트 레지스터 2단이 구동되어야하기 때문이다.
도 8에 본 발명의 실시예2에 따른 쉬프트 레지스터의 상세 회로도가 도시되어 있다.
실시예2는 실시예1과 입력부(10), 인버터부(20), 출력부(30)의 구성은 동일하며, 실시예 1에 리셋 보조부(40)를 더 포함함에 특징이 있다.
실시예 1와 관련하여 앞서 설명한 바와 같이 후단 쉬프트 레지스터의 출력신호가 T2의 게이트에 입력되어 리셋 신호가 들어와서 P노드의 전압이 하강하는 타이밍과 클럭신호가 입력되어 T3가 턴온됨으로써 X노드의 전압이 상승하는 타이밍 사이에 시간차(듀얼의 경우 CLK1과 CLK3 사이의 시간차 2H)가 발생한다.
따라서 VGL의 리셋 신호가 P노드로 입력될 때 X노드의 전압이 바로 상승되도록 하는 리셋 보조부(40)를 더 포함하는 것이 바람직하며, 이러한 리셋 보조부를 포함할 경우 클럭신호가 입력되기 전이라도 리셋 신호가 들어와서 P노드의 전압이 하강하는 것과 동일한 타이밍에 X노드의 전압이 상승하게 된다.
상기와 같은 리셋 보조부(50)는 도 8에 도시된 바와 같이 예를 들어 게이트가 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 FW 입력 신호(정방향 구동시 VGH, 역방향 구동시 VGL)를 입력받고, 소스가 X노드에 연결된 스위칭 소자(T9) 및 게이트가 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 BW 입력 신호(정방향 구동시 VGL, 역방향 구동시 VGH)를 입력받고, 소스가 X노드에 연결된 스위칭 소자(T10)로 구성할 수 있다.
리셋 보조부(40)를 제외하고는 실시예 1과 동일하게 동작하므로 이에 대한 상세한 설명은 생략한다.
도 9에 본 발명의 실시예 3에 따른 쉬프트 레지스터의 상세 회로도가 도시되어 있다.
실시예 3은 실시예 2와 입력부(10), 출력부(30) 및 리셋 보조부(40)의 구성은 동일하며, 인버터부에 차이가 있다. 즉, 실시예 1과 2의 인버터부(20)와 달리 실시예3의 인버터부(21)에서는 T3의 드레인에 바이어스 전압(Vbias) 대신 클럭신호(CLK1)가 입력된다.
실시예 1과 2에서는 바이어스 전압으로 X노드의 하이 전압을 조절할 수 있어 T7이 받는 스트레스를 줄여줄 수 있는 반면 실시예 3에서는 쉬프트 레지스터에 Vbias를 인가하지 않으므로 도2의 종래 쉬프트 레지스터에 비해 2개의 신호선(Vbias 및 LVGL 인가하기 위한 신호선)을 생략할 수 있는 장점을 갖는다.
실시예 3은 인버터부(21)를 제외하고는 실시예 2와 동일하게 동작하므로 이에 대한 상세한 설명은 생략한다.
또한 비록 실시예 3은 실시예 2에서 인버터부를 변경한 실시예를 도 9에 도시하였으나 실시예 1에서 인버터부를 변경하는 것 역시 가능하다.
도 10에 본 발명의 실시예 4에 따른 쉬프트 레지스터의 상세 회로도가 도시되어 있다.
실시예 4는 실시예1과 입력부(10), 인버터부(20), 출력부(30)의 구성은 동일하며, 실시예 1에 안정화부(50)를 더 포함함에 특징이 있다.
안정화부는 예를 들어 게이트가 상기 게이트 스타트 펄스를 입력받고, 드레인이 상기 바이어스 신호를 입력받으며, 소스가 상기 X노드에 연결된 스위칭소자(T11)로 구성할 수 있다.
안정화부(50)에 의해 각 쉬프트 레지스터는 구동 초기 X노드의 전압이 하이 레벨을 갖게 되고 T7이 턴온된다. 이에 따라 P노드 및 출력단의 전압이 기저전압 상태로 안정화되어 첫 프레임에서 이상 구동을 할 가능성을 차단할 수 있다.
그러나 안정화부에 인가되는 STP 신호는 더미 쉬프트 레지스터에는 인가되지 않는다. 이는 STP 신호를 받아서 구동되는 첫 두개의 더미 쉬프트 레지스터를 STP 신호로 리셋하면 입력과 리셋 타이밍이 겹쳐 정상 구동을 못하게 되기 때문이다.
실시예 4는 쉬프트 레지스터가 구동되기 시작할 때 X노드의 전압이 하이레벨이며, T7이 온 상태인 것을 제외하고는 실시예 1과 동일하게 동작하므로 이에 대한 상세한 설명은 생략한다.
또한 실시예 4는 실싱예 1에 안정화부(50)를 추가한 실시예를 도 10에 도시하였으나 실시예 3과 같이
또한 비록 실시예 3은 실시예 2에서 인버터부를 변경한 실시예를 도 9에 도시하였으나 실시예 2와 같이 리셋 보조부(40)를 더 포함할 수도 있다.
도 11은 본 발명에 따른 쉬프트 레지스터가 채용된 싱글 타입의 게이트 구동회로의 P-노드, X-노드 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이고, 도 12는 본 발명에 따른 쉬프트 레지스터가 채용된 듀얼 타입의 게이트 구동회로의 P-노드, X-노드 및 출력 파형을 시뮬레이션한 결과를 도시한 그래프이다.
도 11에서, (a)는 싱글 타입의 게이트 구동회로를 대략 60℃ 및 습도 90% 정도의 고온에서 스파이스(spice) 시뮬레이션한 결과이고 (b)는 상온(대략 25~27℃ 정도)에서 스파이스 시뮬레이션한 결과이며, (c)는 -20℃의 저온에서 스파이스 시뮬레이션한 결과이다.
도 12에서, (a)는 듀얼 타입의 게이트 구동회로를 대략 60℃ 및 습도 90% 정도의 고온에서 스파이스 시뮬레이션한 결과이고 (b)는 상온(대략 25~27℃ 정도)에서 스파이스 시뮬레이션한 결과이며, (c)는 -20℃의 저온에서 스파이스 시뮬레이션한 결과이다.
도 11과 12를 보면, 각각의 경우에 P 노드 및 X 노드에서의 신호 파형이 정상적이며, 게이트 출력 파형도 안정적으로 나오고 있음을 확인할 수 있다.
비록 본 명세서에서는 설명의 편의를 위해 듀얼 타입 게이트 구동회로 중 홀수 라인을 구동하기 위한 게이트 구동회로 및 이에 채용되는 쉬프트 레지스터를 도면에 도시하고 이를 참조로 본 발명을 설명하나 본 발명이 속하는 분야의 당업자들은 이러한 설명을 통해 듀얼 타입 게이트 구동회로 중 짝수 라인을 구동하기 위한 게이트 구동회로 및 싱글 타입 게이트 구동회로, 및 이에 채용되는 쉬프트 레지스터의 구성을 모두 이해할 수 있을 것이다.
또한 본 발명에 따른 쉬프트 레지스터를 구체적인 실시예로 한정되게 설명하였으나 특허청구범위에서 청구된 발명의 사상 및 그 영역을 이탈하지 않으면서 다양한 변화 및 변경이 있을 수 있음을 이해하여야 할 것이다.
10 : 입력부 20 : 인버터부
30 : 출력부 40 : 리셋 보조부
50 : 안정화부

Claims (16)

  1. 표시장치의 다수의 게이트 라인으로 각각 스캔 신호를 공급하는 순차 연결된 다수의 쉬프트 레지스터를 포함하는 게이트 구동회로에 있어서,
    상기 쉬프트 레지스터는,
    해당 쉬프트 레지스터의 전단 또는 후단의 쉬프트 레지스터의 출력신호에 의해 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 제1 노드로 출력하는 입력부;
    상기 제1 노드에 연결되어 상기 제1 노드의 신호에 대한 인버팅 신호를 발생시켜 제2 노드로 출력하며, 클럭신호와의 커플링에 의해 제어되는 인버터부; 및
    상기 제1 노드와 연결되고, 상기 제1 노드의 신호에 의해 상기 클럭신호를 활성화시켜 출력신호로서 해당 게이트 라인으로 출력하는 풀업부, 상기 제2 노드의 신호에 의해 풀다운 출력신호를 활성화시켜 출력하는 풀다운부, 및 상기 클럭신호와의 커플링에 의해 상기 제1 노드를 안정화시키는 안정화부로 구성되는 출력부;
    를 포함하여 이루어지는 것을 특징으로 하는 게이트 구동회로.
  2. 제 1 항에 있어서,
    상기 출력부는
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 클럭신호를 입력받으며, 소스가 출력단에 연결된 제1 스위칭 소자;
    게이트가 상기 제2 노드에 연결되고 드레인이 기저전압단에 연결되고, 소스가 상기 출력단에 연결된 제2 스위칭 소자; 및
    게이트가 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 제1 노드에 연결되고, 소스가 상기 출력단에 연결된 제3 스위칭 소자;
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  3. 제 2 항에 있어서,
    상기 인버터부는
    게이트가 상기 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 바이어스 신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제4 스위칭 소자;
    게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 상기 기저전압단에 연결된 제5 스위칭 소자; 및
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제4 스위칭 소자의 게이트에 연결되고, 소스가 상기 기저전압단에 연결된 제6 스위칭 소자;
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  4. 제 2 항에 있어서,
    상기 인버터부는
    게이트가 상기 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 클럭신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제4 스위칭 소자;
    게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 상기 기저전압단에 연결된 제5 스위칭 소자; 및
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제4 스위칭 소자의 게이트에 연결되고, 소스가 상기 기저전압단에 연결된 제6 스위칭 소자;
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  5. 제 3 항에 있어서,
    게이트 스타트 펄스에 의해 상기 제2 노드의 전압을 상승시키는 안정화부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  6. 제 5 항에 있어서,
    상기 안정화부는
    게이트가 상기 게이트 스타트 펄스를 입력받고, 드레인이 상기 바이어스 신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제7 스위칭소자를 포함하는 것을 특징으로 하는 게이트 구동회로.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전단 또는 후단의 쉬프트 레지스터 출력신호에 의해 게이트 로우 전압(VGL)을 갖는 방향 입력 신호가 상기 제1 노드로 입력될 때 상기 제2 노드의 전압을 상승시키는 리셋 보조부를 더 포함하는 것을 특징으로 하는 게이트 구동회로.
  8. 제 2 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 전단 또는 후단의 쉬프트 레지스터 출력신호에 의해 게이트 로우 전압(VGL)을 갖는 방향 입력 신호가 상기 제1 노드로 입력될 때 상기 제2 노드의 전압을 상승시키는 리셋 보조부를 더 포함하고,
    상기 리셋 보조부는
    게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제8 스위칭 소자; 및
    게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제1 스위칭 소자와 반대로 게이트 로우 전압(VGL) 또는 게이트 하이 전압(VGH)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제9 스위칭 소자;
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  9. 제 7 항에 있어서,
    상기 입력부는,
    게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 게이트 하이 전압(VGH) 또는 게이트 로우 전압(VGL)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제10 스위칭 소자; 및
    게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제10 스위칭 소자와 반대로 게이트 로우 전압(VGL) 또는 게이트 하이 전압(VGH)을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제11 스위칭 소자;
    를 포함하는 것을 특징으로 하는 게이트 구동회로.
  10. 제 9 항에 있어서,
    상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 제10 스위칭 소자에 상기 게이트 하이 전압(VGH)을 갖는 방향 입력 신호가 입력되는 정방향 구동의 경우, 상기 제11 스위칭 소자에는 상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 게이트 로우 전압(VGL)을 갖는 방향 입력신호가 입력되고, 상기 게이트 로우 전압을 갖는 방향 입력신호에 의해 상기 제1 노드가 리셋되는 것을 특징으로 하는 게이트 구동회로.
  11. 제 9 항에 있어서,
    상기 후단 쉬프트 레지스터의 출력신호에 의해 상기 제11 스위칭 소자에 상기 게이트 하이 전압(VGH)을 갖는 방향 입력 신호가 입력되는 역방향 구동의 경우, 상기 제10 스위칭소자에는 상기 전단 쉬프트 레지스터의 출력신호에 의해 상기 게이트 로우 전압(VGL)을 갖는 방향 입력신호가 입력되고, 상기 게이트 로우 전압(VGL)을 갖는 역방향 입력신호에 의해 상기 제1 노드가 리셋되는 것을 특징으로 하는 게이트 구동회로.
  12. 제 7 항에 있어서,
    상기 다수의 쉬프트 레지스터가 표시장치의 다수의 게이트 라인으로 정방향 또는 역방향으로 순차적으로 스캔 신호를 공급하도록
    상기 게이트 구동회로가 싱글타입인 경우 180도 위상차를 갖는 2개의 클럭신호가 각각 서로 이웃하는 쉬프트 레지스터에 입력되며,
    상기 게이트 구동회로가 듀얼타입인 경우 4H마다 인가되는 4개의 클럭신호가 사용되며, 이 중 서로 2H의 차이를 갖는 클럭신호가 서로 이웃하는 쉬프트 레지스터에 입력되는 것을 특징으로 하는 게이트 구동회로.
  13. 게이트는 전단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 게이트 하이 전압 또는 게이트 로우 전압을 갖는 방향 입력 신호를 입력받고, 소스는 제1 노드에 연결된 제1 스위칭 소자(T1);
    게이트는 후단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 상기 제1 스위칭 소자와 반대로 게이트 로우 전압 또는 게이트 하이 전압을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제2 스위칭 소자(T2);
    게이트가 커패시터를 통해 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 클럭신호를 입력받으며, 소스가 제2 노드에 연결된 제3 스위칭 소자(T3);
    게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 기저전압단에 연결된 제4 스위칭 소자(T4);
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제3 스위칭 소자의 게이트에 연결되고, 소스가 기저전압단에 연결된 제5 스위칭 소자(T5);
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 클럭신호를 입력받으며, 소스가 출력단에 연결된 제6 스위칭 소자(T6);
    게이트가 상기 제2 노드에 연결되고 드레인이 상기 출력단에 연결되며, 소스가 상기 기저전압단에 연결된 제7 스위칭 소자(T7); 및
    게이트가 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 제1 노드에 연결되며, 소스가 상기 출력단에 연결된 제8 스위칭 소자(T8);
    를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  14. 게이트는 전단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 게이트 하이 전압 또는 게이트 로우 전압을 갖는 방향 입력 신호를 입력받고, 소스는 제1 노드에 연결된 제1 스위칭 소자(T1);
    게이트는 후단의 쉬프트 레지스터의 출력단에 연결되고, 드레인은 상기 제1 스위칭 소자와 반대로 게이트 로우 전압 또는 게이트 하이 전압을 갖는 방향 입력 신호를 입력받고, 소스는 상기 제1 노드에 연결된 제2 스위칭 소자(T2);
    게이트가 커패시터를 통해 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 바이어스 신호를 입력받으며, 소스가 제2 노드에 연결된 제3 스위칭 소자(T3);
    게이트가 상기 제1 노드에 연결되고, 드레인은 상기 제2 노드에 연결되고, 소스는 기저전압단에 연결된 제4 스위칭 소자(T4);
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 제3 스위칭 소자의 게이트에 연결되고, 소스가 기저전압단에 연결된 제5 스위칭 소자(T5);
    게이트가 상기 제1 노드에 연결되고, 드레인이 상기 클럭신호를 입력받으며, 소스가 출력단에 연결된 제6 스위칭 소자(T6);
    게이트가 상기 제2 노드에 연결되고 드레인이 상기 출력단에 연결되며, 소스가 상기 기저전압단에 연결된 제7 스위칭 소자(T7); 및
    게이트가 커패시터를 통해 상기 클럭신호와 동기되어 커플링되는 신호를 입력받고, 드레인이 상기 제1 노드에 연결되며, 소스가 상기 출력단에 연결된 제8 스위칭 소자(T8);
    를 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  15. 제 14 항에 있어서,
    게이트가 게이트 스타트 펄스를 입력받고, 드레인이 상기 바이어스 신호를 입력받으며, 소스가 상기 제2 노드에 연결된 제11 스위칭소자(T11)를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
  16. 제 13 항 내지 제 15 항 중 어느 한 항에 있어서,
    게이트가 상기 후단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제1 스위칭 소자와 동일한 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제9 스위칭 소자(T9); 및
    게이트가 상기 전단의 쉬프트 레지스터의 출력신호를 입력받고, 드레인은 상기 제2 스위칭 소자와 동일한 방향 입력 신호를 입력받고, 소스는 상기 제2 노드에 연결된 제10 스위칭 소자(T10);
    를 더 포함하는 것을 특징으로 하는 쉬프트 레지스터.
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Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105096904A (zh) * 2015-09-30 2015-11-25 京东方科技集团股份有限公司 栅极驱动电路、显示装置和驱动方法
WO2015176349A1 (zh) * 2014-05-20 2015-11-26 深圳市华星光电技术有限公司 一种扫描驱动电路及液晶显示装置
WO2019062293A1 (zh) * 2017-09-28 2019-04-04 惠科股份有限公司 显示装置的驱动装置及驱动方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094010A (ko) * 2004-03-17 2005-09-26 비오이 하이디스 테크놀로지 주식회사 쉬프트 레지스터
KR20100070627A (ko) * 2008-12-18 2010-06-28 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
KR20110132738A (ko) * 2010-06-03 2011-12-09 하이디스 테크놀로지 주식회사 Ｅｐｄ 및 디스플레이 장치의 구동회로

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20050094010A (ko) * 2004-03-17 2005-09-26 비오이 하이디스 테크놀로지 주식회사 쉬프트 레지스터
KR20100070627A (ko) * 2008-12-18 2010-06-28 하이디스 테크놀로지 주식회사 액정표시장치의 구동회로
KR20110132738A (ko) * 2010-06-03 2011-12-09 하이디스 테크놀로지 주식회사 Ｅｐｄ 및 디스플레이 장치의 구동회로

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
WO2015176349A1 (zh) * 2014-05-20 2015-11-26 深圳市华星光电技术有限公司 一种扫描驱动电路及液晶显示装置
US9530372B2 (en) 2014-05-20 2016-12-27 Shenzhen China Star Optoelectronics Technology Co., Ltd Scan driving circuit and LCD device
CN105096904A (zh) * 2015-09-30 2015-11-25 京东方科技集团股份有限公司 栅极驱动电路、显示装置和驱动方法
US10217427B2 (en) 2015-09-30 2019-02-26 Boe Technology Group Co., Ltd. Gate drive unit circuit, gate drive circuit, display device and driving method
WO2019062293A1 (zh) * 2017-09-28 2019-04-04 惠科股份有限公司 显示装置的驱动装置及驱动方法

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