KR20110132738A - Ｅｐｄ 및 디스플레이 장치의 구동회로 - Google Patents

Abstract

본 발명은 EPD 및 디스플레이 장치의 구동회로에 관한 것으로, 입력신호를 쉬프트 하여 출력하는 게이트 드라이버를 내장한 EPD(Electric Paper Display) 장치의 구동회로에 있어서, 하이 레벨 신호와 로우 레벨 신호로 이루어진 펄스 입력신호를 입력받아 부스팅 노드에 전달하는 입력부와, 상기 입력부와 접속되며, 상기 펄스 입력신호를 인버팅하여 인버팅 신호를 출력하는 인터버부와, 상기 입력부와 상기 인버터부에 각각 접속되며, 상기 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 풀업부와 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 풀다운부로 이루어진 풀업풀다운부를 구비하되, 상기 인버터부는 상기 풀업 출력신호가 출력되는 구간에서 상기 로우 레벨 신호 보다 낮은 레벨을 일정 기간 갖는 신호를 출력함으로써, 우수한 출력 특성을 나타내도록 회로 성능을 향상시키면서 신뢰성이 우수한 효과가 있다.

Description

ＥＰＤ 및 디스플레이 장치의 구동회로{DRIVING CIRCUIT FOR ELECTRIC PAPER DISPLAY AND DISPLAY DEVICE}

본 발명은 EPD(Electric Paper Display) 및 디스플레이 장치의 구동회로에 관한 것으로, 보다 상세하게는 우수한 출력 특성을 나타내도록 회로 성능을 향상시키면서 신뢰성이 우수한 EPD 및 디스플레이 장치의 구동회로에 관한 것이다.

일반적으로, 비정질 실리콘(a-Si) 박막트랜지스터(Thin-Film Transistor, 이하 TFT라 칭함)를 사용하는 액정표시장치(LCD) 패널의 경우 저온 폴리 실리콘 TFT와는 달리 낮은 이동도의 특성으로 인하여 액정표시장치의 패널 내부에 화소 구동을 위한 회로들을 다양하게 집적하는 것이 힘든 문제점이 있었다.

이러한 문제점을 극복하고자 최근에는 낮은 주파수로 동작할 수 있는 영역들을 패널 내부에 집적하는 시도가 활발히 이루어지고 있는데, 그 중 게이트 드라이버 회로를 패널 내부에 집적하는 것이 가장 효율적으로 인식되고 있으며 제품으로도 출시되고 있다. 종래 기술에 의한 게이트 드라이버 회로가 집적된 액정표시장치의 구동회로는 동 출원인의 한국등록특허 제705628호 등 다수가 개시되어 있다.

액정표시장치 패널에 집적되는 게이트 드라이버 회로는 낮은 이동도를 극복하기 위해 TFT의 폭(Width)을 증가시키고 부트스트랩(Bootstrap)이라는 효과를 이용하는 쉬프트 레지스터 회로를 형성하게 된다.

도 1은 일반적인 부트스트랩 효과를 이용하는 쉬프트 레지스트 회로의 블럭도이다. 부트스트랩 효과를 이용하는 쉬프트 레지스트 회로는 2-페이즈(2-phase) 또는 4-페이즈(4-phase) 방식을 사용할 수 있다. 2-페이즈는 쉬프트 레지스터 동작의 동기 및 전류공급 신호용으로 사용하는 클럭신호(Clock signal)가 게이트 펄스의 하이 레벨 구간 크기인 1-수평시간(Horizontal time)에 동기되어 180도 위상차를 갖는 2개의 클럭(Clock)신호를 사용하는 방식이며, 4-페이즈는 쉬프트 레지스터 동작의 동기 및 전류공급 신호용으로 사용하는 클럭신호가 1-수평시간에 동기되는 것은 2-페이즈 방식과 동일하나 90도씩의 위상차를 갖는 4가지 종류의 클럭신호를 사용하는 방식으로 4-수평시간 마다 하이 레벨 구간이 반복되는 클럭신호를 사용한다.

도 2의 (a)는 2-페이즈(2-phase), 도 2의 (b)는 4-페이즈(4-phase) 방식을 이용하는 경우의 쉬프트 레지스터의 파형들을 도시한 그래프들이다.

도 1, 도 2를 참조하면, 입력블럭(11)을 통해서 전단 출력(N-1 or N-2 번째 출력이 일반적임)을 입력받은 후, 입력블럭(11)의 TFT를 오프 상태로 전환하여 부트스트랩 노드(P-node)가 플로팅 노드가 되도록 만들어 준다. 다음으로, 수평시간에 클럭신호를 로우 레벨(VGL) 전압에서 하이 레벨(VGH) 전압으로 상승시키면 플로팅 상태였던 부트스트랩 노드(P-node)는 클럭신호와의 커플링 효과로 인하여 이상적으로는 대략 하이 레벨(VGH) 전압의 2배 정도의 전압 레벨까지 상승한다(일반적으로는 2VGH-a).

이 때, 부트스트랩 효과에 의해 상승된 전압이 출력 TFT(T11)의 게이트 노드에 인가되므로 출력 TFT(T11)는 많은 전류를 흘려줄 수 있게 되어 클럭신호가 상승/하강 지연 시간(Rise/Fall Delay time)의 큰 손실 없이 출력노드(Output node)로 출력되는데, 입력신호와 출력신호 사이에는 1-수평시간 만큼 신호 지연이 발생하게 되므로 쉬프트 레지스터 회로로 동작이 가능하게 된다.

다음으로, 종래 기술에 의한 게이트 드라이버 회로가 내장된 구동회로를 동출원인의 한국등록특허 제705628호를 예로 들어 설명한다. 도 3은 한국등록특허 제705628호의 액정표시장치의 구동회로이다.

도 3을 참조하면, 종래의 구동회로는 8개의 박막트랜지스터(T1, T2, T3, T4, T5, T6, T7, T8)와 2개의 커패시터(C1, C2)로 구성된다. 도 3의 구동회로는 게이트 하이 레벨 전압을 생성하는 풀업(Pull-up)부(T3)와 게이트 로우 레벨 전압을 생성하는 풀다운(Pull-down)부(T2, T4)를 구비하는 풀업 풀다운 회로부(T2, T3, T4; 130)를 가지는데, 풀다운(Pull-down)기능을 구현하기 위해서는 NTFT 인버터 회로(T5, T6)의 출력을 컨트롤 신호로 이용하도록 되어 있다.

그런데, 인버터 회로(T5, T6)의 출력신호(X)는 풀다운부(T2, T4)의 TFT 게이트 노드에 인가되는데, 이 때 게이트 전압이 높을수록 회로 성능은 향상되나 게이트 노드 바이어스 전압에 의한 스트레스로 TFT의 열화가 진행되어 신뢰성 저하가 발생되는 단점을 가지게 된다. 통상 풀다운부(T2, T4)의 TFT가 오프되는 때 TFT의 Vgs는 0V 이상이 되는 경우가 많고 이 경우 누설전류가 존재한다.

도 4는 TFT의 I-V 특성이 이동도가 증가하거나, 문턱전압(Vth)이 감소되는 경우 누설 전류가 증가하는 현상을 설명하기 위한 모식도이다. 도 4에서 보여주는 바와 같이, TFT의 I-V 특성은 이동도가 증가하거나 문턱전압(Vth)이 감소하게 되면 TFT의 Vgs가 0V 이상인 경우 누설전류가 증가하여 회로 성능을 저하시킨다.

또한, 풀다운부(T2, T4)의 회로 내부에 존재하는 회로 누설 전류 성분으로 집적된 게이트 드라이버의 출력이 하이 레벨인 구간에서 문턱전압(Vth)이 작고 고온 등의 이동도 증가요인이 발생하게 되면, 게이트 드라이버 출력이 감쇄되어 출력되는 현상이 발생하게 된다.

본 발명은 전술한 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은 우수한 출력 특성을 나타내도록 회로 성능을 향상시키면서 신뢰성이 우수한 EPD 및 디스플레이 장치의 구동회로를 제공하는데 있다.

전술한 목적을 달성하기 위하여 본 발명의 제1 측면은, 입력신호를 쉬프트 하여 출력하는 게이트 드라이버를 내장한 EPD(Electric Paper Display) 장치의 구동회로에 있어서, 하이 레벨 신호와 로우 레벨 신호로 이루어진 펄스 입력신호를 입력받아 부스팅 노드에 전달하는 입력부; 상기 입력부와 접속되며, 상기 펄스 입력신호를 인버팅하여 인버팅 신호를 출력하는 인터버부; 상기 입력부와 상기 인버터부에 각각 접속되며, 상기 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 풀업부와 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 풀다운부로 이루어진 풀업풀다운부를 구비하되, 상기 인버터부는 상기 풀업 출력신호가 출력되는 구간에서 상기 로우 레벨 신호 보다 낮은 레벨을 일정 기간 갖는 신호를 출력하는 EPD 장치의 구동회로를 제공하는 것이다.

여기서, 상기 인버터부는 상기 풀다운 출력신호가 출력되는 구간에서 일정 기간 오버 슈트를 출력하는 것이 바람직하다.

본 발명의 제2 측면은, 입력신호를 쉬프트 하여 출력하는 게이트 드라이버를 내장한 디스플레이 장치의 구동회로에 있어서, 제1 및 제2 블록으로 이루어지되, 상기 제1 블록은, 하이 레벨 신호와 로우 레벨 신호로 이루어진 펄스 입력신호를 입력받아 제1 부스팅 노드에 전달하는 제1 입력부와; 상기 제1 입력부와 접속되며, 상기 펄스 입력신호를 인버팅하여 인버팅 신호를 출력하는 인터버부와; 상기 제1 입력부와 상기 인버터부에 각각 접속되며, 상기 제1 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 제1 풀업부와 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 제1 풀다운부로 이루어진 제1 풀업풀다운부를 구비하며, 상기 제2 블록은, 상기 제1 블록의 출력신호를 입력받아 제2 부스팅 노드에 전달하는 제2 입력부와; 상기 제2 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 제2 풀업부와 상기 인버터부와 공유되어 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 제2 풀다운부로 이루어진 제2 풀업풀다운부를 구비하며, 상기 인버터부는 상기 풀업 출력신호가 출력되는 구간에서 상기 로우 레벨 신호 보다 낮은 레벨을 일정 기간 갖는 신호를 출력하는 디스플레이 장치의 구동회로를 제공하는 것이다.

이상에서 설명한 바와 같은 본 발명의 EPD 및 디스플레이 장치의 구동회로에 따르면, 쉬프트 레지스터의 풀다운 기능 블록 내 TFT의 게이트 노드에 인가되는 인버터 블록의 출력 파형을 오버슈트 형태의 파형으로 형성하여 게이트 노드의 바이어스 스트레스 전압을 낮추어 수명을 증가시킬 수 있다.

또한, 회로 내부의 누설 전류 성분을 제거하여 고온이나 문턱전압이 낮은 경우 등의 TFT 누설전류 증가 요인 발생 시에도, 게이트 출력 파형의 감쇄 현상 없이 우수한 특성을 가지는 이점이 있다.

도 1은 일반적인 부트스트랩 효과를 이용하는 쉬프트 레지스트 회로의 블록도이다.
도 2의 (a)는 2-페이즈(2-phase), 도 2의 (b)는 4-페이즈(4-phase) 방식을 이용하는 경우의 쉬프트 레지스터의 파형들을 도시한 그래프들이다.
도 3은 한국등록특허 제705628호의 액정표시장치의 구동회로이다.
도 4는 TFT의 I-V 특성이 이동도가 증가하거나, 문턱전압이 감소되는 경우 누설 전류가 증가하는 현상을 설명하기 위한 모식도이다.
도 5는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로의 블록도이다.
도 6은 도 5의 인버터부(220)의 상세 구성도이고, 도 7은 도 6의 인버터에서 출력되는 출력 파형이 종래 기술과 대비하여 변화되는 상황을 설명하기 위한 도면이다.
도 8은 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로의 일 구현예를 도시한 것이다.
도 9a는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로가 기판의 일측에만 배치되어 있는 상황을 도시하고 있고, 도 9b는 도 9a의 타이밍도이다.
도 10a는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로가 양쪽으로 나누어 기판 상에 배치된 상황을 개념적으로 도시한 개념도이고, 도 10b는 도 10a의 타이밍도이다.
도 11a 및 도 11b는 종래 기술과 본 발명의 제1 실시예에 따른 P-노드, X-노드 및 출력 파형을 Spice 시뮬레이션 한 결과를 도시한 그래프이다.
도 12는 본 발명의 제2 실시예에 따른 디스플레이 장치의 구동회로의 일 구현예를 도시한 것이다.
도 13a는 본 발명의 제2 실시예에 따라서 디스플레이 구동부가 양쪽으로 나누어 기판 상에 배치된 상황을 개념적으로 도시한 개념도이고, 도 13b는 도 13a의 타이밍도이다.
도 14는 본 발명의 제2 실시예에 적용된 제1 및 제2 블록의 P-노드, P'-노드 및 X-노드의 파형을 도시한 그래프이다.
도 15는 본 발명의 제1 실시예와 본 발명의 제2 실시예에 따른 P-노드, X-노드 및 출력 파형을 Spice 시뮬레이션 한 결과를 도시한 그래프이다.
도 16은 본 발명의 제3 실시예에 따른 디스플레이 장치의 구동회로의 일 구현예를 도시한 것이다.
도 17은 본 발명의 제3 실시예에 따른 디스플레이 장치의 구동회로의 출력 파형을 도시한 그래프이다.

이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세하게 설명한다. 그러나, 다음에 예시하는 본 발명의 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 본 발명의 실시예는 당업계에서 통상의 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위하여 제공되어지는 것이다.

먼저, 본 발명에 실시예에 적용된 EPD(Electric Paper Display 또는 Electrophoretic Display, 전기영동 디스플레이) 장치는, 통상적으로 전자책(e-book) 및 전자 신문(e-paper) 등과 같이 스트레스를 받지 않으면서 "읽기"가 편안한 평판 표시장치의 하나로서, 용매에 현탁된 하전입자들에 영향을 주는 전기영동 현상에 기초한 비자발광형 장치이다.

이러한 EPD 장치는, 일반적으로 한 쌍의 대향되고 분리된 기판과, 상기 한 쌍의 기판에 각각 구비되는 전극을 포함하며, 상기 전극들 중 적어도 하나의 전극은 투명하다. 또한, 상기 한 쌍의 대향된 기판 사이에는 전기영동소자를 구비하며, 상기 전기영동소자 내부에는 유전 용매 및 상기 유전 용매에 분산된 하전입자를 포함한다.

이에 따라 상기 기판에 구비되는 전극을 통해 서로 다른 전압을 각각 인가하면, 하전입자들은 하전된 극성과 반대 극성을 갖는 기판으로 인력에 의해 이동하게 된다. 이 경우 투명한 전극을 포함하는 기판에서 나타나는 색은 상기 유전 용매 및 하전입자의 착색 상태 및 상기 하전입자의 유전 용매 내에서의 배열상태 등에 의해 결정된다.

이와 같은 EPD 장치는 복수개의 주사선 및 데이터 신호선이 교차하는 픽셀 영역에, 상기 주사선 및 데이터 신호선을 통하여 선택신호 및 데이터 신호를 각각 인가하여 상기 복수개의 픽셀이 소정의 그레이 스케일로 화상을 구현하도록 한다. 이 경우 EPD 장치는 각 픽셀로 인가되는 데이터 신호를 제어하기 위하여 트랜지스터 소자를 구비하며, 상기 트랜지스터 소자는 일반적으로 박막트랜지스터(TFT)로 이루어진다.

(제1 실시예)

도 5는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로의 블록도이다.

도 5를 참조하면, 본 발명의 제1 실시예에 따른 EPD(Electric Paper Display) 장치의 구동회로는, 크게 입력부(Input Block)(210), 인버터부(Inverter Block)(220) 및 풀업 풀다운 회로부(240) 등을 포함하여 구성된다.

여기서, 입력부(210)는 하이 레벨(VGH)과 로우 레벨(VGL)을 구비하는 펄스 입력 신호를 입력받아 부스팅 노드(P-node)에 전달하고, 인버터부(220)는 입력부(210)와 접속되어 펄스 입력신호를 인버팅하여 인버팅 신호를 X-노드(X-node)로 출력한다.

풀업 풀다운 회로부(240)는 입력부(210)와 인버터부(220)에 각각 접속되며, 부스팅 P-노드(P-Node)로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 풀업부(240a)와 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 풀다운부(240b)를 구비한다.

여기서, 인버터부(220)는 풀업 출력신호가 출력되는 구간에서 입력부(210)에 입력된 펄스 입력신호의 로우 레벨(VGL)보다 낮은 레벨(LVGL)을 일정 기간 갖는 신호를 출력한다. LVGL 전압은 VGL 대비 대략 3V 내지 6V 정도의 전압을 갖는 것이 효과적이다.

입력부(210)는 포화모드(saturation mode) TFT를 사용하여 다이오드 형태의 입력 스위치를 가지는 경우가 효과적이며 입력신호가 하이 레벨(VGH)인 경우에는 신호 입력이 인가되고 입력신호가 로우 레벨(VGL)인 경우에는 신호 입력이 차단되어 신호가 입력된 후에는 플로팅 상태를 유지하는 기능을 수행한다.

풀업부(240a)는 게이트 출력 파형의 하이 레벨 전압을 생성하기 위한 전원 소스로 클럭신호를 사용하게 되는데, 클럭신호의 전압 레벨은 게이트 구동 전압의 하이/로우(High/Low), 즉 VGH/VGL의 2레벨 펄스 형태를 갖게 된다. 클럭 파형의 듀티비는 대략 20％ 내지 50％를 갖게 되는데, 앞에서 설명한 대로 구동 방식에 따라 2-페이즈 또는 4-페이즈 신호가 사용될 수 있다.

도 6은 도 5의 인버터부(220)의 상세 구성도이고, 도 7은 도 6의 인버터에서 출력되는 출력 파형이 종래 기술과 대비하여 변화되는 상황을 설명하기 위한 도면이다. 도 7의 왼쪽은 종래 기술에 의한 출력 파형, 도 7의 오른쪽은 본 발명에 의한 출력 파형을 도시하고 있다.

도 6을 참조하면, 인버터부(220)는 TFT들(T21, T22, T23)을 구비하고, Vbias와 입력신호(Input)와 도 5의 부트스트랩 노드(P-node)를 입력으로 하고, X-노드(X-node)로 출력신호를 전달한다.

여기서, 종래 기술과 큰 차이점은 TFT(T23)이 추가되고, 이 TFT(T23)의 게이트 단자는 부트스트랩 P-노드(P-node)에 연결되고, 소스 단자는 TFT(T22)의 소스 단자의 전압 레벨(VGL)보다 낮은 전압 레벨(LVGL)에 연결된다. 또한, TFT(T21)의 드레인이 연결되는 전압 레벨(Vbias)은 전술한 바와 같이 X-노드(X-node) 출력신호가 오프 레벨(Off level) 유지를 위한 TFT(T21)가 정상 구동을 하기 적합한 레벨을 갖게 할 수 있는 전압 레벨(약 4∼5V 정도)을 가지도록 설정한다.

인버터부(220)는 종래 기술의 경우 입력 전압만을 컨트롤 신호로 사용하여 VGL 레벨을 출력하던 인버터 회로를 부트스트랩 노드인 P-노드를 컨트롤 신호로 사용하며, LVGL(Lower VGL) 신호를 사용하여 인버터 회로 출력을 VGL보다 낮은 전위로 만들고 풀다운 기능 블록 내의 TFT 들의 Vgs를 음수로 만들어 누설전류를 줄여주는 방식으로 고온 및 문턱전압(Vth) 감소에 의한 회로 불안정요인을 제거하고 있다.

도 8은 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로의 일 구현예를 도시한 것이다. 도 8은 기본적인 박막트랜지스터(TFT) 및 커패시턴스만을 표시한 것으로 미도시 회로 블록이 존재할 수 있지만 발명의 핵심적인 사상의 언급에 필요하지 않은 부분을 생략하여 도시하였다. 또한, 도 8의 EPD 장치의 구동회로는 9개의 박막트랜지스터(TFT)와 2개의 커패시터로 구성된 경우를 예로 들어 설명하고 있고, 각 박막트랜지스터의 크기는 서로 상이하게 할 수 있으며 추가적인 구성이 포함될 수도 있다.

도 8의 EPD의 구동회로는 박막트랜지스터(T31, T32, T33, T34, T35, T36, T37, T38, T39)와 2개의 커패시터(C31, C32)로 구성된다.

여기서, 제1 트랜지스터(T31)는 N-1 또는 N-2번째 게이트 라인의 출력단에 드레인 단자와 게이트 단자가 공통으로 연결된다.

제2 트랜지스터(T32)는 드레인 단자가 제1 트랜지스터(T31)의 소스 단자와 연결되어 P-노드(P)를 이루고, 소스 단자가 VGL단에 연결된다.

제1 커패시터(C31)는 제1 전극에 클럭신호(CLK)가 인가되고, 제2 전극이 P-노드에 연결된다.

제3 트랜지스터(T33)는 게이트 단자가 P-노드에 연결되고, 드레인 단자에 클럭신호(CLK)의 반전신호(CLKB)가 인가되며, 소스 단자는 N번째 게이트 라인에 연결된다.

제4 트랜지스터(T34)는 게이트가 제2 트랜지스터(T32)의 게이트와 연결되어 X-노드를 이루고, 드레인 단자는 상기 N번째 게이트 라인에 연결되며, 소스 단자가 상기 VGL단에 연결된다.

제5 트랜지스터(T35)는 Vbias 단자에 게이트 단자와 드레인 단자가 공통으로 연결되고, 소스 단자가 X-노드에 연결된다.

제6 트랜지스터(T36)는 X-노드와 상기 VGL단 사이에 연결되고, 게이트 단자는 제1 트랜지스터(T31)의 드레인 단자에 연결된다.

제2 커패시터(T32)는 X-노드와 제6 트랜지스터(T36)의 게이트 사이에 연결된다.

또한, 설명의 편의를 위해 도 3의 종래 기술에 의한 구동회로와의 차이점을 위주로 설명하면, 인버터부(240)의 구성에 제9 트랜지스터(T39)가 포함된 구성이 핵심적인 차이점이다. 제9 트랜지스터(T39)는 게이트 단자가 P-노드에 연결되고, 드레인 단자가 X-노드에 연결되며, 소스 단자가 VGL 전압 보다 낮은 LVGL 단에 연결된다.

또한, 제7 트랜지스터(T37)와 제8 트랜지스터(T38)는 리셋(Reset) 기능을 위해 추가될 수 있다. 제7 트랜지스터(T37)는 게이트 단자가 N+1번째 게이트 라인에 연결되며, P-노드와 VGL단 사이에 제2 트랜지스터(T32)와 병렬을 이루도록 연결된다. 그리고, 제8 트랜지스터(T38)는 게이트 단자가 상기 N+1번째 게이트 라인에 연결되고, Vbias 단자와 X-노드 사이에 연결된다.

한편, 전술한 바와 같이 구성된 본 발명의 제1 실시예에 따른 구동회로는 EPD(Electric Paper Display) 장치에 적용함이 바람직하지만, 이에 국한하지 않으며, 통상의 액정표시장치 예컨대, 비정질 실리콘(a-Si) TFT를 사용하는 액정표시장치에도 적용 가능하다.

도 9a는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로가 기판의 일측에만 배치되어 있는 상황을 도시하고 있고, 도 9b는 도 9a의 타이밍도이다.

도 9a의 배치 상황은 2-페이즈 구동인 경우 적용되는 방식이고, 4-페이즈 구동의 경우에는 EPD 장치의 구동회로가 양쪽으로 나누어(ODD, EVEN으로 구분) 기판 상에 배치되는 방식이 적용된다(도 10 참조). 양자의 경우는 입력신호(Input) 및 리셋 타이밍(reset timing)은 실시예에 따라 다소 차이가 있을 수 있다.

도 9a 및 도 9b를 참조하면, G1블록, G2블록, G3블록, 순으로 기판의 일측에 전부 배치되는 구조이다.

도 8, 도 9a 및 도 9b를 참조하여 설명하면, N-1(Input)에 STP 신호가 입력되고 클럭신호(CLK)와 클럭신호의 반전신호(CLKB)에 의해 P-노드(P)와 X-노드(X)는 타이밍도에 도시된 바와 같이 2-페이지 구동을 수행한다.

상술한 설명에서 P-노드와 X-노드의 도시는 설명의 편의를 위해 1번째 블록(G1)에서의 상황만을 도시하고 있다. 따라서, 실제 2번째, 3번째 블록 등 그 이후 블록들에서는 P-노드와 X-노드의 타이밍은 1주기씩 쉬프트 된다.

이와 같이 구성된 본 발명의 EPD 장치의 구동회로의 동작을 보다 상세히 설명한다.

도 8을 참조하여 회로 동작을 순서대로 살펴보면, 먼저, N-1번째 회로(미도시)의 출력신호(N-1(Input))가 제1 트랜지스터(T31)의 드레인 단자를 통해 입력된다.

제1 트랜지스터(T31)를 통해 N-1번째 회로의 출력신호(본 구동회로인 N번째 회로를 기준으로 볼 때는 입력신호가 됨)가 입력되면, 클럭신호(CLK)도 상기 입력신호에 동기되어 입력된다.

상기 입력신호가 하이 레벨(VGH)의 신호이면, 제1 트랜지스터(T31)와 제6 트랜지스터(T36)는 턴-온(turn-on) 상태가 되며, P-노드는 포지티브 레벨이 되며 전압은 하이 레벨(VGH) 전압에서 제1 트랜지스터(T31)의 문턱전압을 뺀 만큼의 전위(VGH-a)가 된다.

한편, 출력신호는 X-노드가 하이 레벨(VGH)이고, 제3 트랜지스터(T33)가 턴-오프(turn-off)를 유지하므로 로우 레벨(VGL)을 유지한다. 제2 커패시턴스(C32)는 충전된다.

이때, 입력신호가 로우 레벨(VGL)의 신호가 되고, 제1 트랜지스터(T31)와 제6 트랜지스터(T36)는 턴-오프 상태가 되며, 제3 트랜지스터(T33)는 P-노드의 하이 레벨(VGH) 전압에 의해 턴-온되고, CLKB 신호가 하이 레벨(VGH)이기 때문에 출력은 하이 레벨(VGH)을 가지게 된다.

한편, 제9 트랜지스터(T39)의 게이트 단자는 P-노드에 연결되고 소스 단자는 로우 레벨(VGL) 전압보다 낮은 전압 레벨(LVGL)에 연결된다. 이러한 구성에 의해 X-노드는 도 9b에서와 같은 프로파일을 가질 수 있게 된다.

한편, N+1번째 회로의 출력신호가 리셋신호로 제7 트랜지스터(T37)와 제8 트랜지스터(T38)에 인가되면, P-노드는 로우 레벨이 되고 제5 트랜지스터(T35)의 영향으로 X-노드의 전압이 하이(High) 상태가 되면서 제2 트랜지스터(T32)와 제4 트랜지스터(T34)가 온(On) 상태를 유지할 수 있게 되어 풀력 파형의 오프(Off) 전압을 유지할 수 있게 된다.

이때, 제2 커패시터(C32)의 커패시턴스(Cap)의 역할은 X-노드 점에서의 전위 레벨을 유지하고 안정화시키기 위한 목적으로 형성이 되며, 제1 커패시터(C31)의 커패시턴스는 출력신호(Output)의 오프 레벨 특성을 안정화시키기 위한 기능으로 형성된다.

한편, 부트스트랩(bootstrap) 커패시터(C33)는 구동 전압이 충분히 높아 제3 트랜지스터(T33)를 구동하기에 충분한 부트스트랩이 일어날 수 있는 경우 선택적으로 제거할 수도 있다.

도 10a는 본 발명의 제1 실시예에 따른 EPD 장치의 구동회로가 기판의 양측에 배치되어 있는 상황을 도시하고 있고, 도 10b는 도 10a의 타이밍도이다.

도 10a의 배치 상황은 4-페이즈 구동의 경우에는 EPD 장치의 구동회로가 양쪽으로 나누어(ODD, EVEN으로 구분) 기판 상에 배치되는 방식이다. 도 8, 도 10a 및 도 10b를 참조하여 설명하면, 도 8의 EPD 구동회로는 우측에 G1블록, G3블록 등 홀수번째 블록들이 배치되고 좌측에 G2블록, G4블록 등 짝수번째 블록들이 배치된다.

먼저, STP_O 신호가 도 8의 N-1(Input)에 입력되고 클럭신호(CLK(O))와 클럭신호의 반전신호(CLKB(O))에 의해 P-노드(P)와 X-노드(X)는 타이밍도에 도시된 바와 같이 4-페이지 구동을 수행한다. 그 결과 G1블록의 게이트 출력신호 Gout(1)를 출력한다.

한편, STP_E 신호에 의해 G2블록도 G1블록의 경우와 동일한 방식으로 결과 G2블록의 게이트 출력신호 Gout(2)를 출력한다.

한편, G1블록, G3블록, G5블록 등 홀수번째 각 볼록은 서로 연결되어 입력신호를 이전 블록으로부터 입력받고 이전 블록에 리셋 신호를 출력하는 구성으로 되어 있다. 이는 G2블록, G4블록, G6블록 등 짝수번째 각 볼록도 동일한 구성으로 되어 있다.

한편, 상술한 설명에서 P-노드와 X-노드의 도시는 설명의 편의를 위해 1번째 블록(G1)에서의 상황만을 도시하고 있다. 따라서, 실제 2번째 이후 블록들에서는 P-노드와 X-노드의 타이밍은 1주기씩 쉬프트 된다.

한편, 도 10a의 배치구조에 있어서도 도 8의 볼록은 입출력될 때 연결되는 옆블록만 달라질 뿐 거의 유사하다. 다만, 도 8에서 제1 커패시터(C31)인 부트스트랩(Bootstrap) 커패시터는 제거 될 수 있다. 부트스트랩(bootstrap) 커패시터(C33)는 구동 전압이 충분히 높아 제3 트랜지스터(T33)를 구동하기에 충분한 부트스트랩이 일어날 수 있는 경우 선택적으로 제거할 수도 있다.

도 11a 및 도 11b는 종래 기술과 본 발명의 제1 실시예에 따른 P-노드, X-노드 및 출력 파형을 Spice 시뮬레이션 한 결과를 도시한 그래프이다.

도 11a를 참조하면, 트랜지스터의 누설 전류가 크거나 문턱전압(Vth)이 작은 경우 부트스트랩 P-노드의 플로팅 전위가 무너지면서 출력 파형이 제대로 출력되지 않으나, 본 발명의 제1 실시예에 도 11b의 경우는 부트스트랩되는 노드인 P-노드(P)의 전위가 그대로 유지가 되므로 게이트 출력 파형이 안정적으로 나오는 것을 확인할 수 있다.

(제2 실시예)

먼저, 본 발명의 제2 실시예에 따른 구동회로는, 전술한 제1 실시예의 구동회로 구조에서 디스플레이 패널 양측의 데드 스페이스(Dead space)를 줄이기 위하여, 전술한 제1 실시예에서 X-노드를 제어(control)하는 부분을 두 단이 공유함으로써 X-노드를 제어하는 TFT의 개수를 줄여 데드 스페이스(Dead space)를 효과적으로 줄일 수 있도록 한 것이다.

도 12는 본 발명의 제2 실시예에 따른 디스플레이 장치의 구동회로의 일 구현예를 도시한 것으로서, 전술한 제1 실시예와 비교하여 출력 파형을 보내는 두 블록(Block)의 인버터부를 하나의 단으로 묶어 사용하는 구성을 나타낸 도면이다.

이와 같은 구조에서는 기판 상의 일측에는 제1 블록(1 Block)과 제2 블록(2 Block)이 반복해서 연속적으로 형성되어 각 블록이 순서대로 홀수번째 게이트 라인들과 각각 연결되고, 기판의 타측에는 기판을 사이에 두고 제1 블록(1 Block)과 제2 블록(2 Block)이 반복해서 연속적으로 형성되어 각 블록이 순서대로 짝수번째 게이트 라인들과 각각 연결되어 있다.

하기 설명에서는 제1 블록(1 Block)과 제2 블록(2 Block)이 임의의 제N 게이트 라인과 제 N+2 게이트 라인에 각각 접속된 경우를 예로 들어 설명한다.

제2 실시예의 경우 두 개의 출력 파형을 내는 단을 묶어서 사용하므로 2-phase 방식은 사용하기 곤란한 점이 있으며, 기본적으로 4-phase 구동 방식을 사용한다. 제1 블록과 제2 블록이 리셋(Reset)을 수행할 때 N+3번째 출력 파형으로 하기 때문에, 2-phase 방식의 경우 원하지 않는 파형이 출력될 수 있기 때문이다.

즉, N단 쉬프트 레지스터의 인버터부를 N+2단과 공유하는 것으로서, 첫 블록의 X-노드는 다음 블록이 공유하고, 리셋을 N+3번째 신호로 받음으로써, X-노드의 전압을 제어하는 3개의 TFT를 제거할 수 있고, 그로 인하여 회로의 면적을 줄이고, 소비전력을 효과적으로 감소시킬 수 있다.

도 13a는 본 발명의 실시예에 따라서 디스플레이 구동부가 양쪽으로 나누어(ODD, EVEN으로 구분) 기판 상에 배치된 상황을 개념적으로 도시한 개념도이다. 도 13a에 의하면, 상술한 도 10의 제1 블록(1 Block)과 제2 블록(2 Block)은 예를 들어 각각 G1블록, G3블록에 대응될 수 있다.

도 13a를 참조하면, 제1 블록(G1)과 제2 블록(G3)은 하나의 그룹을 형성하고 이러한 각 그룹들은 기판의 좌측에 배치되어 STP(O)(스타트신호_홀수)에 의해 구동되며, 동일한 그룹들이 기판의 우측에 배치되어 STP(E)(스타트신호_짝수)에 의해 구동된다.

이러한 구성에 있어서는 2개의 블록이 하나의 그룹을 형성하고 X-노드를 서로 공유하며 하나의 그룹은 같은 타이밍에서 리셋된다. 또한, 하나의 그룹에서 2번째 블록의 게이트 출력신호가 출력된 후 1H 신호 뒤에 리셋 신호가 입력된다. 예를 들어, G1,G3블록의 경우 G4의 게이트 출력신호가 리셋 신호로 입력되고 G2,G4블록의 경우 G5의 게이트 출력신호가 리셋 신호로 입력된다.

또한, 각 그룹(2개의 블록)의 2번째 블록은 같은 블록 내의 첫 번째 게이트 출력을 입력신호로 사용하고 각 그룹(2개의 블록)의 1번째 블록은 1게이트 라인 전단의 게이트 출력 신호를 입력신호로 사용한다. G5블록은 G4 게이트 출력을 입력신호로 사용하고, G6블록은 G5 게이트 출력을 입력신호로 사용한다.

도 13b는 도 13a의 디스플레이 구동장치를 설명하기 위한 파형 신호들이다. 도 13a와 도 13b를 참조하여 좀더 상세히 구현예를 설명한다.

먼저, STP_O 신호가 입력되면 G1블록의 P-노드가 프리챠지된다. 다음으로 CLK(O)가 하이레벨로 되고 Gout(1)이 출력된다. 그 다음 G3블록이 프리차지 되고 CLKB 신호가 하이(High)로 되면 Gout(3)이 출력된다. 한편, Gout(4)의 출력 신호를 리셋신호로 이용하여 G1블록과 G3블록은 리셋된다.

STP_E 신호가 입력되면 G2블록의 P-노드가 프리챠지된다. 다음으로 CLK(E)가 하이레벨도 되고 Gout(2)이 출력된다. 그 다음 G4블록이 프리차지 되고 CLKB 신호가 하이(High)로 되면 Gout(4)이 출력된다. Gout(5)의 출력신호를 리셋신호로 이용하여 G2블록과 G4블록은 리셋된다.

한편, 상술한 설명에서 P-노드, P'-노드, X-노드의 도시는 설명의 편의를 위해 1번째 블록(G1)에서의 상황만을 도시하고 있다. 따라서, 실제 2번째 이후 블록들에서는 P-노드, P'-노드 및 X-노드의 타이밍은 1주기씩 쉬프트 된다.

이하, 제1 블록(1 Block)과 제2 블록(2 Block)의 세부 구성을 상세히 설명한다.

도 12를 참조하면, 본 발명의 제2 실시예에 따른 디스플레이 장치의 구동회로는, 크게 제1 블록(1 Block)과 제2 블록(2 Block)으로 구성되는 바, 제1 블록(1 Block)은 9개의 박막트랜지스터(T41, T42, T43, T44, T45, T46, T47, T48, T49)와 1개의 커패시터(C41)로 구성되며, 제2 블록(2 Block)은 6개의 박막트랜지스터(T51, T52, T53, T54, T55, T56)로 구성된다.

여기서, 제1 블록(1 Block)의 연결을 구체적으로 살펴보면, 먼저, 제1 트랜지스터(T41), 제2 트랜지스터(T42), 제4 트랜지스터(T44), 제5 트랜지스터(T45), 제6 트랜지스터(T46) 및 제9 트랜지스터(T49)는 전술한 제1 실시예에서의 제1 트랜지스터(T31), 제2 트랜지스터(T32), 제4 트랜지스터(T34), 제5 트랜지스터(T35), 제6 트랜지스터(T36) 및 제9 트랜지스터(T39)와 연결관계 및 작용 효과가 동일하므로 이에 대한 설명은 생략하기로 한다.

제3 트랜지스터(T43)는 게이트 단자가 P-노드에 연결되고, 드레인 단자에 클럭신호(CLK)가 인가되며, 소스 단자는 N번째 게이트 라인에 연결된다.

제1 커패시터(C41)는 제3 트랜지스터(T43)의 게이트 단자와 소스 단자에 연결된다.

제2 블록(2 Block)의 연결을 구체적으로 살펴보면, 제10 트랜지스터(T51)는 제1 블록(1 Block)의 제3 트랜지스터(T43)의 소스 단자에 드레인 단자와 게이트 단자가 공통으로 연결된다.

제11 트랜지스터(T52)는 드레인 단자가 제10 트랜지스터(T51)의 소스 단자와 연결되어 P-노드를 이루고, 소스 단자가 VGL단에 연결되고, 게이트 단자는 제1 블록(1 Block)의 제2 및 제4 트랜지스터(T42, T44) 게이트 단자와 연결되어 함께 X-노드를 이룬다.

제12 트랜지스터(T53)는 게이트 단자가 P-노드에 연결되고, 드레인 단자에 클럭신호(CLK)에 2-페이즈 쉬프트(phase shift)된 반전신호(CLKB)가 인가되며, 소스 단자는 N+2번째 게이트 라인에 연결된다.

제13 트랜지스터(T54)는 게이트가 제11 트랜지스터(T52)의 게이트와 연결되어 제1 블록(1 Block)의 제2 및 제4 트랜지스터(T42, T44)의 게이트와 함께 X-노드를 이루고, 드레인 단자는 상기 N+2번째 게이트 라인에 연결되며, 소스 단자가 상기 VGL단에 연결된다.

제14 트랜지스터(T55)는 게이트 단자가 상기 N+3번째 게이트 라인에 연결되고, 드레인 단자가 P-노드에 연결되며, 소스 단자가 상기 VGL단에 연결된다.

제15 트랜지스터(T56)는 게이트 단자가 P-노드에 연결되고, 드레인 단자가 X-노드에 연결되며, 소스 단자가 VGL 전압보다 낮은 LVGL 단에 연결된다.

전술한 바와 같이 제1 및 제2 블록(1 Block 및 2 Block)으로 구성된 구동회로는 디스플레이 장치 예컨대, 비정질 실리콘(a-Si) TFT를 사용하는 액정표시장치(LCD)에 적용함이 바람직하지만, 이에 국한하지 않으며, 예컨대, EPD(Electric Paper Display) 장치에도 적용 가능하다.

이때, 액정표시장치(LCD)와 EPD 장치는 구동전압에서 차이를 보인다. 예를 들면, 기본 모바일(mobile) 액정표시장치(LCD)의 경우 Vbias=5V, VGL=-10V, LVGL=-13V, VGH=15V의 구동전압을 가지며, EPD 장치의 경우 Vbias=4V, VGL=-20V, LVGL=-24V, VGH=22V의 구동전압을 가진다. 이 구동전압의 차이에 의해서 EPD 장치의 경우 액정디스플레이(LCD) 구동에 비해서 몇 가지 유리한 측면을 보인다.

즉, 출력 파형의 노이즈(Noise)는 제2 및 제4 트랜지스터(T42, T44)가 온(On) 상태로 P-노드 전압과 출력 파형의 전압을 오프(Off) 전압으로 내려주어야 적게 발생한다. 이는 X-노드의 하이(High) 전압과 VGL의 전압차가 문턱전압(Vth) 전압보다 충분히 커서 제2 및 제4 트랜지스터(T42, T44)가 충분히 포화(Saturation) 상태로 구동되어야 한다.

X-노드의 전압은 인버터(inverter)단의 제5 트랜지스터(T45)와 제6 트랜지스터(T46), 제9 트랜지스터(T49)의 트랜지스터들의 전압 분배에 의해서 정해지게 되는데, EPD 장치의 경우 액정표시장치(LCD)보다 Vbias, VGL 사이의 전압차가 크기 때문에 X-노드의 전압을 제어(control)할 수 있는 범위가 커지게 된다.

저온 신뢰성 조건의 경우 문턱전압(Vth)이 양의 전압으로 쉬프트(Shift)하게 되는데, 이때 액정표시장치(LCD)의 경우 제2 및 제4 트랜지스터(T42, T44)는 충분한 포화(Saturation) 상태에 도달 못하는 파형을 보인다.

하지만, EPD 장치의 경우 액정표시장치(LCD)에 비해 낮은 VGL 전압에 의해 문턱전압(Vth)을 극복할 만한 충분한 전압이 가해지므로 제2 및 제4 트랜지스터(T42, T44)의 구동이 원활하게 되어 P-노드와 출력 파형의 노이즈에 강한 특성을 지닐 수 있다.

이러한 특성 때문에 후술하는 본 발명의 제3 실시예에서 제안한 구조는 도 16에 도시된 바와 같이, 제14 트랜지스터(T55) 및 제15 트랜지스터(T56)의 트랜지스터들을 추가로 제거할 수 있다. 이는 리셋 트랜지스터(Reset TFT)를 사용하지 않는 원리를 이용한 것으로, 제2 블록(2 Block)의 출력 파형이 노이즈(Noise)에 약해질 수 있지만, 제2 및 제4 트랜지스터(T42, T44)의 동작에 의해서 최소화 될 수 있다.

이와 같이 구성된 본 발명의 디스플레이 장치의 구동회로 일부의 동작을 설명하면 다음과 같다. 제1 블록(1 Block)과 제2 블록(2 Block)이 임의의 제N 게이트 라인과 제N+2 게이트 라인에 각각 접속된 경우를 예로 들어 설명한다.

도 14는 본 발명의 제2 실시예에 적용된 제1 및 제2 블록의 P-노드, P'-노드 및 X-노드의 파형을 도시한 그래프이다. 기본 동작은 전술한 제1 실시예의 구조와 비슷하지만, 제1 블록과 제2 블록의 리셋(Reset)을 N+3 출력의 신호로 사용함으로써, 도 14의 (b)와 같이 X-노드의 로우 레벨 구간을 유지하는 구간이 길어야 한다.

이를 위하여 제2 블록(2 Block)에 제14 트랜지스터(T56)를 추가함으로써 제2 블록(2 Block)에 클럭신호가 들어올 때, P'-노드인 부트스트랩(Bootstrap)에 맞춰서 X-노드(X)의 전압을 LVGL 레벨로 낮추어 준다.

또한, 제1 및 제2 블록으로 이루어지는 그룹의 구동 주기는 4H이고, 각각의 클럭 신호들에 맞추어 1H씩 2번 X-노드의 전압을 LVGL 레벨로 오버슈트한다. 따라서, 오버슈트는 각각의 클럭신호들에 동기되어 1H씩 2H 동안 인가된다.

또한, 3개의 TFT(제1 블록의 T45, T46 및 T48에 해당함)외에 부트스트랩(bootstrap) 커패시터(제1 블록의 C41에 해당함)를 제거할 수 있다. X-노드의 전압을 제1 블록(1 Block)의 제1 커패시터(C41)가 유지를 해주기 때문에 제2 블록(2 Block)의 부트스트랩(Bootstrap) 커패시터는 제거가 될 수 있다.

다만, 제2 블록(2 Block)의 출력 파형이 약간 불안정함을 보이므로 VGL의 전압을 -12V로 종래 보다 2V정도 낮추어 충분한 전압을 확보해야 하며, 종래의 부트스트랩(Bootstrap) 커패시터의 용량보다 약간 큰 용량의 제1 커패시터(C41)를 사용한다. 이는 제11 및 제13 트랜지스터(T52, T54)를 확실한 동작 상태로 만들어주어 출력 파형을 안정화하는 역할을 한다.

본 발명의 제2 실시예에서는 입력(input)과 리셋(Reset)이 전술한 제1 실시예의 구조와 다르게 들어오게 된다. 제1 블록(1 Block)의 입력(input)은 N-1번째의 입력을 받으며, 제2 블록(2 Block)의 입력은 제1 블록(1 Block)의 출력을 받아서 사용한다. 또한, 리셋(Reset)의 경우 제1 블록(1 Block)과 제2 블록(2 Block)이 동시에 진행되므로 제1 블록(1 Block)으로 보았을 때 N+3번째 출력을 리셋으로 사용한다.

도 12, 도 13a 및 도 13b를 참조하여 회로 동작을 순서대로 살펴보면, 먼저, 제1 블록(1 Block)에서의 동작은 전술한 제1 실시예와 동일하므로, 이에 대한 설명은 생략하기로 한다. 이하에는 제2 블록(2 Block)의 회로 동작에 대하여 상세하게 설명하기로 한다.

N번째 회로 즉, 제1 블록(1 Block)의 출력신호가 제2 블록(2 Block)의 제10 트랜지스터(T51)의 드레인 단자를 통해 입력된다. 제10 트랜지스터(T51)를 통해 N번째 회로의 출력신호가 입력되면, 클럭신호(CLK)도 상기 입력신호에 동기되어 입력된다.

상기 입력신호가 하이 레벨(VGH)의 신호이면 제10 트랜지스터(T51)는 턴-온 상태가 되며, P-노드는 포지티브 레벨이 되며 전압은 VGH 전압에서 제10 트랜지스터(T51)의 문턱전압을 뺀 만큼의 전위(VGH-a)가 된다.

한편, 출력신호는 X-노드가 로우 레벨이고, 제3 트랜지스터(T43)가 턴-오프를 유지하므로 로우 레벨을 유지한다. 이때, 입력신호가 로우 레벨(VGL)의 신호가 되고, 제10 트랜지스터(T51) 턴-오프 상태가 되며, 제12 트랜지스터(T53)는 P-노드의 하이레벨 전압에 의해 턴온된다.

그리고, 도 12의 (a)와 같이, CLK의 하이구간의 시간 동안 플로팅(Floating) 상태로 전압을 유지하고 있게 된다. CLKB 신호가 하이 레벨이 되면 출력은 하이 레벨을 가지게 된다.

한편, 제15 트랜지스터(T56)의 게이트 단자는 P-노드에 연결되고, 소스 단자는 전압(VGL)보다 낮은 전압 레벨(LVGL)에 연결된다. 이러한 구성에 의해 X-노드는 도 12의 (b)에서와 같이 한번 더 로우 레벨을 유지할 수 있게 된다.

다른 한편, N+3번째 회로의 출력신호가 리셋 신호로 제1 블록(1 Block)의 제7 트랜지스터(T47)와 제8 트랜지스터(T48)에 인가되면, P-노드와 P-노드는 로우 레벨이 되고, 제5 트랜지스터(T45)의 영향으로 X-노드의 전압이 하이(High) 상태가 되면서 제2 트랜지스터(T42)와 제4 트랜지스터(T44)가 온(On) 상태를 유지할 수 있게 되어 출력 파형의 오프(Off) 전압을 유지할 수 있게 된다.

이때, 제1 커패시터(C41)의 커패시턴스(Cap)의 역할은 부트스트랩이 강하게 일어나게 하고, X-노드점에서의 전위 레벨을 유지하고 안정화시키기 위한 목적으로 형성이 된다.

도 15는 본 발명의 제1 실시예와 본 발명의 제2 실시예에 따른 P-노드, X-노드 및 출력 파형을 Spice 시뮬레이션 한 결과를 도시한 그래프이다.

도 15의 (b)를 참조하면, 도 15의 (a)와 비교하였을 때, 거의 유사한 출력 파형을 가짐을 알 수 있다. 도 15로 인하여 본 발명의 제2 실시예는 전술한 제1 실시예와 마찬가지로 충분히 정상 구동함을 확인할 수 있다.

한편, 도 15의 (a)의 경우 본 발명의 제1 실시예의 게이트 출력파형이고, (b)는 본 발명의 제2 실시예의 N+2 게이트 출력파형이다.

(제3 실시예)

도 16은 본 발명의 제3 실시예에 따른 디스플레이 장치의 구동회로의 일 구현예를 도시한 것이다.

도 16을 참조하면, 본 발명의 제3 실시예에 따른 디스플레이 장치의 구동회로는, 전술한 본 발명의 제2 실시예와 비교하여 제2 블록(2 Block)의 제14 트랜지스터(T55) 및 제15 트랜지스터(T56)를 제거한 모든 구성요소들이 제2 실시예와 동일한 구조를 가지고 있으므로, 이에 대한 상세한 구성 및 동작 원리의 설명은 전술한 제2 실시예를 참조하기로 한다.

이미 전술한 바와 같이, 제2 블록(2 Block)의 제14 트랜지스터(T55) 및 제15 트랜지스터(T56)의 트랜지스터들을 추가로 제거하는 것은 리셋 트랜지스터(Reset TFT)를 사용하지 않는 원리를 이용한 것으로, 제2 블록(2 Block)의 출력 파형이 노이즈(Noise)에 약해질 수 있지만, 제1 블록(1 Block)의 제2 및 제4 트랜지스터(T42, T44)의 동작에 의해서 최소화 될 수 있다.

도 17은 본 발명의 제3 실시예에 따른 디스플레이 장치의 구동회로의 출력 파형을 도시한 그래프로서, 전술한 제2 실시예와 비교하였을 때, 거의 유사한 출력 파형을 가짐을 알 수 있다.

도 17로 인하여 본 발명의 제3 실시예에서 제2 블록(2 Block)의 제14 트랜지스터(T55) 및 제15 트랜지스터(T56)의 트랜지스터들을 추가로 제거하고도 전술한 제2 실시예와 마찬가지로 충분히 정상 구동함을 확인할 수 있다.

전술한 본 발명에 따른 EPD 및 디스플레이 장치의 구동 회로에 대한 바람직한 실시예에 대하여 설명하였지만, 본 발명은 이에 한정되는 것이 아니고 특허청구범위와 발명의 상세한 설명 및 첨부한 도면의 범위 안에서 여러 가지로 변형하여 실시하는 것이 가능하고 이 또한 본 발명에 속한다.

210 : 입력부,
220 : 인버터부,
240 : 풀업 풀다운 회로부

Claims (14)

1. 입력신호를 쉬프트 하여 출력하는 게이트 드라이버를 내장한 EPD(Electric Paper Display) 장치의 구동회로에 있어서,
   하이 레벨 신호와 로우 레벨 신호로 이루어진 펄스 입력신호를 입력받아 부스팅 노드에 전달하는 입력부;
   상기 입력부와 접속되며, 상기 펄스 입력신호를 인버팅하여 인버팅 신호를 출력하는 인터버부;
   상기 입력부와 상기 인버터부에 각각 접속되며, 상기 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 풀업부와 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 풀다운부로 이루어진 풀업풀다운부를 구비하되,
   상기 인버터부는 상기 풀업 출력신호가 출력되는 구간에서 상기 로우 레벨 신호 보다 낮은 레벨을 일정 기간 갖는 신호를 출력하는 EPD 장치의 구동회로.
   
2. 제1 항에 있어서,
   상기 인버터부는 상기 풀다운 출력신호가 출력되는 구간에서 일정 기간 오버 슈트를 출력하는 EPD 장치의 구동회로.
   
3. N-1 또는 N-2번째 게이트 라인의 출력단에 드레인 단자와 게이트 단자가 공통으로 연결되는 제1 트랜지스터;
   드레인 단자가 상기 제1 트랜지스터의 소스 단자와 연결되어 제1 노드(P)를 이루고, 소스 단자가 VGL단에 연결된 제2 트랜지스터;
   제1 전극에 클럭신호가 인가되고, 제2 전극이 상기 제1 노드(P)에 연결되는 제1 커패시터;
   게이트 단자가 상기 제1 노드(P)에 연결되고, 드레인 단자에 상기 클럭신호의 반전신호가 인가되며, 소스 단자는 N번째 게이트 라인에 연결되는 제3 트랜지스터;
   게이트가 상기 제2 트랜지스터의 게이트와 연결되어 제2 노드(X)를 이루고, 드레인 단자는 상기 N번째 게이트 라인에 연결되며, 소스 단자가 상기 VGL단에 연결되는 제4 트랜지스터;
   Vbias 단자에 게이트 단자와 드레인 단자가 공통으로 연결되고, 소스 단자가 상기 제2 노드(X)에 연결되는 제5 트랜지스터;
   상기 제2 노드(X)와 상기 VGL단 사이에 연결되고, 게이트 단자는 상기 제1 트랜지스터의 드레인 단자에 연결되는 제6 트랜지스터;
   상기 제2 노드(X)와 상기 제6 트랜지스터의 게이트 사이에 형성된 제2 커패시터; 및
   게이트 단자가 상기 제1 노드(P)에 연결되고, 드레인 단자가 제2 노드(X)에 연결되며, 소스 단자가 상기 VGL 전압 보다 낮은 LVGL단에 연결된 제9 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 EPD 장치의 구동회로.
   
4. 제3 항에 있어서,
   게이트 단자가 N+1번째 게이트 라인에 연결되며, 상기 제1 노드(P)와 상기 VGL단 사이에 상기 제2 트랜지스터와 병렬을 이루도록 연결되는 제7 트랜지스터; 및
   게이트 단자가 상기 N+1번째 게이트 라인에 연결되고, 상기 Vbias 단자와 상기 제2 노드(X) 사이에 연결되는 제8 트랜지스터가 더 구비되는 것을 특징으로 하는 EPD 장치의 구동회로.
   
5. 제3 항에 있어서,
   상기 LVGL단의 전압은 상기 VGL 전압 보다 3 V 내지 6 V 낮은 것을 특징으로 하는 EPD 장치의 구동회로.
   
6. 입력신호를 쉬프트 하여 출력하는 게이트 드라이버를 내장한 디스플레이 장치의 구동회로에 있어서,
   제1 및 제2 블록으로 이루어지되,
   상기 제1 블록은, 하이 레벨 신호와 로우 레벨 신호로 이루어진 펄스 입력신호를 입력받아 제1 부스팅 노드에 전달하는 제1 입력부와; 상기 제1 입력부와 접속되며, 상기 펄스 입력신호를 인버팅하여 인버팅 신호를 출력하는 인터버부와; 상기 제1 입력부와 상기 인버터부에 각각 접속되며, 상기 제1 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 제1 풀업부와 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 제1 풀다운부로 이루어진 제1 풀업풀다운부를 구비하며,
   상기 제2 블록은, 상기 제1 블록의 출력신호를 입력받아 제2 부스팅 노드에 전달하는 제2 입력부와; 상기 제2 부스팅 노드로부터 부스팅 전압을 전달받아 풀업 출력신호를 출력하는 제2 풀업부와 상기 인버터부와 공유되어 상기 인버팅 신호를 전달받아 풀다운 출력신호를 출력하는 제2 풀다운부로 이루어진 제2 풀업풀다운부를 구비하며,
   상기 인버터부는 상기 풀업 출력신호가 출력되는 구간에서 상기 로우 레벨 신호 보다 낮은 레벨을 일정 기간 갖는 신호를 출력하는 디스플레이 장치의 구동회로.
   
7. 제6 항에 있어서,
   상기 기판 상의 일측에는 상기 제1 블록과 제2 블록이 반복해서 연속적으로 형성되어 각 블록이 순서대로 홀수번째 게이트 라인들과 각각 연결되고,
   상기 기판의 타측에는 기판을 사이에 두고 상기 제1 블록과 제2 블록이 반복해서 연속적으로 형성되어 각 블록이 순서대로 짝수번째 게이트 라인들과 각각 연결되는 것을 특징으로 하는 디스플레이 장치의 구동회로.
   
8. 제6 항에 있어서,
   상기 제1 블록과 제2 블록은 함께 리셋되는 것을 특징으로 하는 디스플레이 장치의 구동회로.
   
9. 제6 항에 있어서,
   상기 인버터부는 상기 풀다운 출력신호가 출력되는 구간에서 일정 기간 오버슈트를 출력하는 것을 특징으로 하는 디스플레이 장치의 구동회로.
   
10. 제1 및 제2 블록으로 이루어지되,
    상기 제1 블록은, N-1번째 게이트 라인의 출력단에 드레인 단자와 게이트 단자가 공통으로 연결되는 제1 트랜지스터;
    드레인 단자가 상기 제1 트랜지스터의 소스 단자와 연결되어 제1 노드(P)를 이루고, 소스 단자가 VGL단에 연결된 제2 트랜지스터;
    게이트 단자가 상기 제1 노드(P)에 연결되고, 드레인 단자에 상기 클럭신호가 인가되며, 소스 단자는 N번째 게이트 라인에 연결되는 제3 트랜지스터;
    상기 제3 트랜지스터의 게이트 단자와 소스 단자에 연결되는 커패시터;
    게이트가 상기 제2 트랜지스터의 게이트와 연결되어 제2 노드(X)를 이루고, 드레인 단자는 상기 N번째 게이트 라인에 연결되며, 소스 단자가 상기 VGL단에 연결되는 제4 트랜지스터;
    Vbias 단자에 게이트 단자와 드레인 단자가 공통으로 연결되고, 소스 단자가 상기 제2 노드(X)에 연결되는 제5 트랜지스터;
    상기 제2 노드(X)와 상기 VGL단 사이에 연결되고, 게이트 단자는 상기 제1 트랜지스터의 드레인 단자에 연결되는 제6 트랜지스터; 및
    게이트 단자가 상기 제1 노드(P)에 연결되고, 드레인 단자가 제2 노드(X)에 연결되며, 소스 단자가 상기 VGL 전압 보다 낮은 LVGL 단에 연결된 제9 트랜지스터를 포함하여 구성되며,
    상기 제2 블록은, 상기 제1 블록의 제3 트랜지스터의 소스 단자에 드레인 단자와 게이트 단자가 공통으로 연결되는 제10 트랜지스터;
    드레인 단자가 상기 제10 트랜지스터의 소스 단자와 연결되어 제3 노드(P)를 이루고, 소스 단자가 상기 VGL단에 연결되며, 게이트 단자는 상기 제1 블록의 제2 및 제4 트랜지스터의 게이트 단자와 함께 연결되어 상기 제2 노드(X)를 이루는 제11 트랜지스터;
    게이트 단자가 상기 제3 노드(P')에 연결되고, 드레인 단자에 상기 클럭신호의 반전신호가 인가되며, 소스 단자는 N+2번째 게이트 라인에 연결되는 제12 트랜지스터; 및
    게이트가 상기 제11 트랜지스터의 게이트와 연결되어 상기 제1 블록의 제2 및 제4 트랜지스터의 게이트와 함께 연결되어 상기 제2 노드(X)를 이루고, 드레인 단자는 상기 N+2번째 게이트 라인에 연결되며, 소스 단자가 상기 VGL단에 연결되는 제13 트랜지스터를 포함하여 구성되는 것을 특징으로 하는 디스플레이 장치의 구동회로.
    
11. 제10 항에 있어서,
    상기 인버터부의 오버 슈트 기간은 클럭신호 및 클럭신호의 반전 신호와 동기되는 것을 특징으로 하는 디스플레이 장치의 구동회로.
    
12. 제10 항에 있어서,
    게이트 단자가 N+3번째 게이트 라인에 연결되며, 상기 제1 노드(P)와 상기 VGL단 사이에 상기 제2 트랜지스터와 병렬을 이루도록 연결되는 제7 트랜지스터; 및
    게이트 단자가 상기 N+3번째 게이트 라인에 연결되고, 상기 Vbias 단자와 상기 제2 노드(X) 사이에 연결되는 제8 트랜지스터가 더 구비되는 것을 특징으로 하는 디스플레이 장치의 구동회로.
    
13. 제10 항에 있어서,
    상기 LVGL단의 전압은 상기 VGL 전압 보다 3 V 내지 6 V 낮은 것을 특징으로 하는 디스플레이 장치의 구동회로.
    
14. 제10 항에 있어서,
    게이트 단자가 N+3번째 게이트 라인에 연결되고, 드레인 단자가 상기 제3 노드(P')에 연결되며, 소스 단자가 상기 VGL단에 연결되는 제14 트랜지스터; 및
    게이트 단자가 상기 제3 노드(P')에 연결되고, 드레인 단자가 상기 제2 노드(X)에 연결되며, 소스 단자가 VGL 전압보다 낮은 LVGL 단에 연결되는 제15 트랜지스터가 더 구비되는 것을 특징으로 하는 디스플레이 장치의 구동회로.

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