CN110675793A - 显示驱动电路 - Google Patents

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Abstract

本发明提供一种显示驱动电路，包括上拉控制单元和上拉单元，所述上拉单元通过第一节点与所述上拉控制单元电性连接；所述上拉单元包括电容和第一晶体管，所述电容的第一端电性连接时钟信号输入端，所述电容的第二端电性连接所述第一节点；所述第一晶体管的栅极电性连接所述第一节点，所述第一晶体管的源极电性连接所述时钟信号输入端，所述第一晶体管的漏极电性连接信号输出端。通过将所述电容和所述信号输出端设置在相互并联的两条支路上，从而消除所述电容对所述信号输出端输出信号的损耗，提升所述输出端输出信号的强度和稳定性。

Description

显示驱动电路
技术领域
本发明涉及显示技术领域，尤其涉及一种显示驱动电路。
背景技术
GOA(Gate Driver on Array)技术，即阵列基板行驱动技术，是将扫描驱动电路直接制作在阵列基板上，从而节省了通过集成芯片单独设置扫描驱动电路的空间，有利于实现显示器的窄边框设计，且减少了集成芯片的焊接工序。因此，GOA技术在显示面板领域的应用越来越广泛。
基于GOA技术的显示驱动电路需要为显示面板的整行显示单元提供扫描信号，而显示驱动电路提供的扫描信号在传递的过程中会产生信号损耗，因此，为了减小信号损耗对显示面板的显示功能的影响，需要尽量提高显示驱动电路提供的扫描信号的强度。
图1是现有技术中使用的显示驱动电路的结构示意图。该显示驱动电路包括第一时钟信号输入端CLK1、第二时钟信号输入端CLK2、高压信号输入端VGH、低压信号输入端VGL、级联信号输入端OUT(n-1)和信号输出端OUT(n)，还包括：与第一时钟信号输入端CLK1、级联信号输入端OUT(n-1)及第一节点Q电性连接的第一晶体管T1’，与高压信号输入端VGH及第二节点QB电性连接的第二晶体管T2’，与第二时钟信号输入端、第一节点Q及信号输出端OUT(n)电性连接的第三晶体管T3’，与第二节点QB、低压信号输入单VGL及信号输出端OUT(n)电性连接的第四晶体管T4’，与第一节点Q、低压信号输入端VGL及第二节点QB电性连接的第五晶体管T5’，以及与第二节点QB、低压信号输入端VGL及第一节点Q电性连接的第六晶体管T6’。其中，在第一节点Q和信号输出端OUT(n)之间连接电容C’，所述电容C’用于维持并进一步提升第一节点Q的电位，以保证第二时钟信号输入端CLK2输入的电压信号通过第三晶体管T3’传递至信号输出端OUT(n)。由于信号输出端OUT(n)直接与电容C’电性相连，第二时钟信号输入端CLK2输入的电压信号在传递至信号输出端OUT(n)之前会先对电容C’进行充电，从而损耗传递至信号输出端OUT(n)的信号强度。对于距离显示驱动电路较远的显示单元，会因无法接收到足够强度的信号而出现显示异常的现象。
发明内容
基于上述现有技术的缺陷，本发明通过提供一种新型的显示驱动电路，以解决现有技术中显示驱动电路输出的信号强度受电容损耗而造成显示面板显示异常的问题。
本发明提供一种显示驱动电路，包括多级驱动单元，所述驱动单元包括：
上拉控制单元，与第一时钟信号输入端、第一级联信号输入端及第一节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点；
上拉单元，与所述第一节点、第二时钟信号输入端及第二节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第二节点；
所述第二节点电性连接级联信号输出端；
其中，所述上拉单元包括电容和第一晶体管，所述电容的第一端电性连接所述第二时钟信号输入端，所述电容的第二端电性连接所述第一节点；所述第一晶体管的栅极电性连接所述第一节点，所述第一晶体管的源极电性连接所述第二时钟信号输入端，所述第一晶体管的漏极电性连接所述第二节点。
根据本发明一实施例，所述上拉控制单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第二晶体管的源极电性连接所述级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点。
根据本发明一实施例，所述驱动单元还包括：
下拉单元，与所述第二节点、第三节点及第二低压信号输入端电性连接，用于在所述第三节点的信号控制下将所述第二低压信号输入端输入的信号传输至所述第二节点；
下拉控制单元，与所述第一节点、第二级联信号输入端及第一低压信号输入端电性连接，用于在所述第二级联信号输入端输入的信号控制下将所述第一低压信号输入端输入的信号传输至所述第一节点；
下拉维持单元，与所述第一节点、所述第三节点、高压信号输入端及所述第一低压信号输入端电性连接，用于在所述第一节点的信号控制下将所述第一低压信号输入端输入的信号或所述高压信号输入端输入的信号传输至所述第三节点。
根据本发明一实施例，所述下拉单元包括第三晶体管，所述第三晶体管的栅极电性连接所述第三节点，所述第三晶体管的源极电性连接所述第二低压信号输入端，所述第三晶体管的漏极电性连接所述第二节点。
根据本发明一实施例，所述下拉控制单元包括第四晶体管，所述第四晶体管的栅极电性连接所述第二级联信号输入端，所述第四晶体管的源极电性连接所述第一低压信号输入端，所述第四晶体管的漏极电性连接所述第一节点。
根据本发明一实施例，所述下拉维持单元包括第五晶体管、第六晶体管和第七晶体管，所述第五晶体管的源极和所述第六晶体管的源极电性连接所述第一低压信号输入端，所述第五晶体管的漏极和所述第六晶体管的栅极电性连接所述第一节点，所述第五晶体管的栅极和所述第六晶体管的漏极电性连接所述第三节点，所述第七晶体管的栅极和源极电性连接所述高压信号输入端，所述第七晶体管的漏极电性连接所述第三节点。
根据本发明一实施例，所述第一低压信号输入端输入的电压小于所述第二低压信号输入端输入的电压。
根据本发明一实施例，第n级驱动单元的所述第一级联信号输入端电性连接第n-1级驱动单元的所述级联信号输出端；第n级驱动单元的所述第二级联信号输入端电性连接第n+1级驱动单元的所述级联信号输出端；
其中，n为大于或等于2的整数。
根据本发明一实施例，第1级驱动单元的所述第一级联信号输入端电性连接启动信号线。
根据本发明一实施例，所述第一时钟信号输入端电性连接第一时钟信号线，所述第二时钟信号输入端电性连接第二时钟信号线，所述第一低压信号输入端电性连接第一低压信号线，所述第二低压信号输入端电性连接第二低压信号线，所述高压信号输入端电性连接高压信号线。
本发明的有益效果是：本发明提供的显示驱动电路通过将电容和级联信号输出端设置在相互并联的两条支路上，从而消除所述电容对级联信号输出端输出信号的损耗，提升级联信号输出端输出信号的强度和稳定性；另外，又将级联信号输出端通过一开关晶体管连接低压信号输入端，以保证级联信号输出端在无高压信号输出时维持在低压状态，防止级联信号输出端出现输出信号波动。
附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1是现有技术的显示驱动电路的驱动单元结构示意图；
图2是本发明实施例提供的显示驱动电路的单一驱动单元的结构示意图；
图3时本发明实施例提供的显示驱动电路的级联关系图；
图4时本发明实施例提供的显示驱动电路的输入/输出时序图。
具体实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
本发明实施例提供了一种显示驱动电路，通过将电容和级联信号输出端设置在相互并联的两条支路上，从而消除所述电容对级联信号输出端输出信号的损耗，提升级联信号输出端输出信号的强度和稳定性；另外，将级联信号输出端通过一开关晶体管连接低压信号输入端，以保证级联信号输出端在无高压信号输出时维持在低压状态，防止所述信号输出端出现输出信号波动。
如图2所示，是本发明实施例提供的显示驱动电路中的单级驱动单元的结构示意图。需要说明的是，所述显示驱动电路包括多级如图2所示的驱动单元，并且相邻所述驱动单元之间存在连接关系。
所述驱动单元包括上拉控制单元101和上拉单元102。
所述上拉控制单元101分别与第一时钟信号输入端21、第一级联信号输入端31及第一节点A电性连接。所述上拉控制单元101用于在所述第一时钟信号输入端21输入的信号的控制下将所述第一级联信号输入端31输入的信号传输至所述第一节点A。
具体地，所述上拉控制单元101包括第二晶体管T2，所述第二晶体管T2的栅极电性连接所述第一时钟信号输入端21，所述第二晶体管T2的源极电性连接所述级联信号输入端31，所述第二晶体管T2的漏极电性连接所述第一节点A。
需要说明的是，本发明实施例提供的显示驱动电路中使用的晶体管可以是n型晶体管，也可以是p型晶体管。为了便于理解本发明，在以下实施例中均以n型晶体管为例进行说明。应当理解的是，对于n型晶体管，当晶体管的栅极为高电平时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭；对于p型晶体管，当晶体管的栅极为低电平时，晶体管的源极与漏极导通，晶体管打开，反之晶体管关闭。
所述上拉单元102分别与所述第一节点A、第二时钟信号输入端22及第二节点B电性连接。所述上拉单元102用于在所述第一节点A的信号控制下将所述第二时钟信号输入端22输入的信号传输至所述第二节点B。
具体地，所述上拉单元102包括电容Cp和第一晶体管T1。所述电容Cp的第一端电性连接所述第二时钟信号输入端22，所述电容Cp的第二端电性连接所述第一节点A。所述电容Cp用于耦合所述第一节点A和所述第二时钟信号输入端22的电位。所述第一晶体管T1的栅极电性连接所述第一节点A，所述第一晶体管T1的源极电性连接所述第二时钟信号输入端22，所述第一晶体管T1的漏极电性连接所述第二节点B。所述第一晶体管T1用于在所述第一节点A的电压信号控制下，将所述第二时钟信号输入端22输入的信号传输至所述第二节点B。
具体地，所述第二节点B电性连接级联信号输出端61。所述级联信号输出端61用于为显示面板的显示单元提供扫描信号。
需要说明的是，所述电容Cp的两端分别连接所述第二时钟信号输入端22和所述第一节点A，所述级联信号输出端61通过所述第一晶体管T1与所述电容Cp并联设置，因此，所述第二时钟信号输入端22经所述第一晶体管T1传输至所述级联信号输出端61的信号不会被所述电容Cp损耗，从而保证所述级联信号输出端61输出的信号具有足够的强度和稳定性。
根据本发明一实施例，如图2所示，所述驱动单元还包括下拉单元103、下拉控制单元104以及下拉维持单元105。
所述下拉单元103分别与所述第二节点B、第三节点C及第二低压信号输入端52电性连接。所述下拉单元103用于在所述第三节点C的信号控制下将所述第二低压信号输入端52输入的信号传输至所述第二节点B，从而下拉所述第二节点B的电位，使所述级联信号输出端61输出低电平。
具体地，所述下拉单元103包括第三晶体管T3，所述第三晶体管T3的栅极电性连接所述第三节点C，所述第三晶体管T3的源极电性连接所述第二低压信号输入端52，所述第三晶体管T3的漏极电性连接所述第二节点B。
所述下拉控制单元104分别与所述第一节点A、第二级联信号输入端32及第一低压信号输入端51电性连接。所述下拉控制单元104用于在所述第二级联信号输入端32输入的信号控制下将所述第一低压信号输入端51输入的信号传输至所述第一节点A，从而下拉所述第一节点A的电位。
具体地，所述下拉控制单元104包括第四晶体管T4，所述第四晶体管T4的栅极电性连接所述第二级联信号输入端32，所述第四晶体管T4的源极电性连接所述第一低压信号输入端51，所述第四晶体管T4的漏极电性连接所述第一节点A。
所述下拉维持单元105分别与所述第一节点A、所述第三节点C、高压信号输入端41及所述第一低压信号输入端51电性连接，用于在所述第一节点A的信号控制下将所述第一低压信号输入端51输入的信号或所述高压信号输入端41输入的信号传输至所述第三节点C，从而下拉或抬升所述第三节点C的电位。
具体地，所述下拉维持单元105包括第五晶体管T5、第六晶体管T6和第七晶体管T7。其中，所述第五晶体管T5的源极和所述第六晶体管T6的源极电性连接所述第一低压信号输入端51，所述第五晶体管T5的漏极和所述第六晶体管T6的栅极电性连接所述第一节点A，所述第五晶体管T5的栅极和所述第六晶体管T6的漏极电性连接所述第三节点C，所述第七晶体管T7的栅极和源极电性连接所述高压信号输入端41，所述第七晶体管T7的漏极电性连接所述第三节点C。
应当理解的是，所述第三节点C通过所述第六晶体管T6电性连接所述第一低压信号输入端51，从而当所述第六晶体管T6打开时，所述第三节点C被下拉至低电位；另外，所述第三节点C通过所述第七晶体管T7电性连接所述高压信号输入端41，所述第七晶体管T7为常开晶体管，从而当所述第六晶体管T6关闭时，所述第三节点C被抬升至高电位。
需要说明的是，本发明实施例提供的显示驱动电路通过所述第一低压信号输入端51下拉所述第一节点A的电位，同时通过第二低压信号输入端52下拉所述第二节点B的电位，可保证所述级联信号输出端61在无高压信号输出时维持在低压状态，防止因所述第二节点B的电位波动导致的所述级联信号输出端61输出的信号异常。
可选地，所述第一低压信号输入端51输入的电压小于所述第二低压信号输入端52输入的电压。应当理解的是，所述第三节点C分别通过所述第七晶体管T7和所述第六晶体管T6与所述高压信号输入端41和所述第一低压信号输入端51连接，在所述第七晶体管T7和所述第六晶体管T6均打开的情况下，为了使所述第三节点C下拉至足够低的电位，需将所述第一低压信号输入端51输入的电压设置的足够小。
在上述实施例中已经对所述显示驱动电路中的单个驱动单元的结构进行了说明。应当理解的是，本发明提供的显示驱动电路包括多级级联的驱动单元，下面针对所述显示驱动电路中的各级驱动单元之间的级联关系进行说明。
如图3所示，是本发明实施例提供的显示驱动电路的级联关系图。第n级驱动单元U(n)的所述第一级联信号输入端31电性连接第n-1级驱动单元U(n-1)的所述级联信号输出端61；第n级驱动单元U(n)的所述第二级联信号输入端32电性连接第n+1级驱动单元U(n+1)的所述级联信号输出端61；其中，n为大于或等于2的整数。
特别地，参考图3所示，当n＝2时，第1级驱动单元的所述第一级联信号输入端31电性连接启动信号线STV。
如图3所示，对于任意一级驱动单元存在以下连接关系：所述第一时钟信号输入端21电性连接第一时钟信号线CK1，所述第一时钟信号线CK1用于向所述第一时钟信号输入端21传输第一时钟信号；所述第二时钟信号输入端22电性连接第二时钟信号线CK2，所述第二时钟信号线CK2用于向所述第二时钟信号输入端22传输第二时钟信号；所述第一低压信号输入端51电性连接第一低压信号线VL1，所述第一低压信号线VL1用于向所述第一低压信号输入端51传输第一低压信号；所述第二低压信号输入端52电性连接第二低压信号线VL2，所述第二低压信号线VL2用于向所述第二低压信号输入端52传输第二低压信号；所述高压信号输入端41电性连接高压信号线VH，所述高压信号线VH用于向所述高压信号输入端41传输高压信号。
需要说明的是，所述级联信号输出端61输出级联信号G，所述级联信号G可用于驱动显示面板的显示单元。
下面结合图2至图4对本发明实施例提供的显示驱动电路的输入/输出时序进行分析，其中图4是本发明实施例提供的显示驱动电路的输入/输出时序图。
在t1时间段内，所述第一时钟信号线CK1为高电平，所述第二时钟信号线CK2为低电平，第n-1级的级联信号G(n-1)为高电平。需要说明的是，当n＝2时，所述第n-1级的级联信号G(n-1)对应为启动信号STV。所述第二晶体管T2打开，所述第一节点A接收所述第n-1级的级联信号G(n-1)表现为高电平。所述第一晶体管T1和所述第六晶体管T6打开，所述第三节点C被所述第一低压信号线VL1拉低为低电平，所述第三晶体管T3关闭，所述第二节点B接收所述第二时钟信号线CK2的信号表现为低电平，第n级的级联信号G(n)表现为低电平信号。
在t2时间段内，所述第一时钟信号线CK1为低电平，所述第二时钟信号线CK2为高电平，第n-1级的级联信号G(n-1)或启动信号STV为低电平。所述第二晶体管T2关闭，在所述电容Cp的电压耦合作用下，所述第一节点A的电平被进一步拉升，表现为更高电平。所述第一晶体管T1进一步打开，所述第三晶体管T3保持关闭，所述第二时钟信号线CK2的高电平传输至所述第二节点B，第n级的级联信号G(n)表现为高电平信号。
在t3时间段内，所述第一时钟信号线CK1为高电平，所述第二时钟信号线CK2为低电平。此时随着级联信号G的传递，第n+1级的级联信号G(n+1)为高电平。所述第四晶体管T4打开，所述第一节点A被所述第一低压信号线VL1下拉至低电平。所述第一晶体管T1和所述第六晶体管T6关闭，所述第三节点C被所述高压信号线VH抬升至高电平，所述第三晶体管T3打开，所述第二节点B被所述第二低压信号线VL2下拉至低电平，第n级的级联信号G(n)表现为低电平信号。
需要说明的是，在t2时间段内，所述第二时钟信号线CK2的信号直接通过所述第一晶体管T1传输至所述级联信号输出端61，所述电容Cp不会对传输至所述级联信号输出端61的信号造成损耗，从而保证所述级联信号输出端61输出稳定的级联信号。另外，在t3时间段及t3时间段之后的时间内，所述级联信号输出端61输出的级联信号始终被所述第二低压信号线VL2维持在低电平，从而防止因所述第二时钟信号线CK2的信号波动造成所述级联信号输出端61输出的级联信号异常跳动。
综上所述，虽然本发明以具体实施例揭露如上，但上述实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定发范围为准。

Claims (10)

1.一种显示驱动电路，其特征在于，包括多级驱动单元，每级所述驱动单元包括：
上拉控制单元，与第一时钟信号输入端、第一级联信号输入端及第一节点电性连接，用于在所述第一时钟信号输入端输入的信号的控制下将所述第一级联信号输入端输入的信号传输至所述第一节点；
上拉单元，与所述第一节点、第二时钟信号输入端及第二节点电性连接，用于在所述第一节点的信号控制下将所述第二时钟信号输入端输入的信号传输至所述第二节点；
所述第二节点电性连接级联信号输出端；
其中，所述上拉单元包括电容和第一晶体管，所述电容的第一端电性连接所述第二时钟信号输入端，所述电容的第二端电性连接所述第一节点；所述第一晶体管的栅极电性连接所述第一节点，所述第一晶体管的源极电性连接所述第二时钟信号输入端，所述第一晶体管的漏极电性连接所述第二节点。
2.根据权利要求1所述的显示驱动电路，其特征在于，所述上拉控制单元包括第二晶体管，所述第二晶体管的栅极电性连接所述第一时钟信号输入端，所述第二晶体管的源极电性连接所述级联信号输入端，所述第二晶体管的漏极电性连接所述第一节点。
3.根据权利要求1所述的显示驱动电路，其特征在于，所述驱动单元还包括：
下拉单元，与所述第二节点、第三节点及第二低压信号输入端电性连接，用于在所述第三节点的信号控制下将所述第二低压信号输入端输入的信号传输至所述第二节点；
下拉控制单元，与所述第一节点、第二级联信号输入端及第一低压信号输入端电性连接，用于在所述第二级联信号输入端输入的信号控制下将所述第一低压信号输入端输入的信号传输至所述第一节点；
下拉维持单元，与所述第一节点、所述第三节点、高压信号输入端及所述第一低压信号输入端电性连接，用于在所述第一节点的信号控制下将所述第一低压信号输入端输入的信号或所述高压信号输入端输入的信号传输至所述第三节点。
4.根据权利要求3所述的显示驱动电路，其特征在于，所述下拉单元包括第三晶体管，所述第三晶体管的栅极电性连接所述第三节点，所述第三晶体管的源极电性连接所述第二低压信号输入端，所述第三晶体管的漏极电性连接所述第二节点。
5.根据权利要求3所述的显示驱动电路，其特征在于，所述下拉控制单元包括第四晶体管，所述第四晶体管的栅极电性连接所述第二级联信号输入端，所述第四晶体管的源极电性连接所述第一低压信号输入端，所述第四晶体管的漏极电性连接所述第一节点。
6.根据权利要求3所述的显示驱动电路，其特征在于，所述下拉维持单元包括第五晶体管、第六晶体管和第七晶体管，所述第五晶体管的源极和所述第六晶体管的源极电性连接所述第一低压信号输入端，所述第五晶体管的漏极和所述第六晶体管的栅极电性连接所述第一节点，所述第五晶体管的栅极和所述第六晶体管的漏极电性连接所述第三节点，所述第七晶体管的栅极和源极电性连接所述高压信号输入端，所述第七晶体管的漏极电性连接所述第三节点。
7.根据权利要求3所述的显示驱动电路，其特征在于，所述第一低压信号输入端输入的电压小于所述第二低压信号输入端输入的电压。
8.根据权利要求3所述的显示驱动电路，其特征在于，第n级驱动单元的所述第一级联信号输入端电性连接第n-1级驱动单元的所述级联信号输出端；第n级驱动单元的所述第二级联信号输入端电性连接第n+1级驱动单元的所述级联信号输出端；
其中，n为大于或等于2的整数。
9.根据权利要求3所述的显示驱动电路，其特征在于，第1级驱动单元的所述第一级联信号输入端电性连接启动信号线。
10.根据权利要求3所述的显示驱动电路，其特征在于，所述第一时钟信号输入端电性连接第一时钟信号线，所述第二时钟信号输入端电性连接第二时钟信号线，所述第一低压信号输入端电性连接第一低压信号线，所述第二低压信号输入端电性连接第二低压信号线，所述高压信号输入端电性连接高压信号线。
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